半导体装置

技术领域

本发明涉及主电流的电流路径与主面平行的半导体装置。

背景技术

为了提高半导体装置的耐压，研究了各种对策。例如，公开了在MOSFET(metaloxide semiconductor field effect transistor：金属氧化物半导体场效应晶体管)的栅极与漏区之间配置场板的构造(参照专利文献1)。在专利文献1所记载的发明中，通过在形成于栅极与漏区之间的热氧化膜之上配置场板，提高半导体装置的耐压。

现有技术文献

专利文献

专利文献1：日本特开2001-7327号公报

发明内容

发明所要解决的课题

近年来，对半导体装置的耐压的要求提高。与此相对，对于在导通动作中流动的主电流与半导体衬底的主面平行的半导体装置(以下，称为“横向半导体装置”)难以实现充分的耐压。本发明的目的在于提供一种能够提高耐压的横向半导体装置。

用于解决课题的手段

根据本发明的一个方式，提供一种半导体装置，其具备：第一导电型的半导体衬底；第二导电型的埋设区，其被埋入于半导体衬底的上表面的一部分；第二导电型的第一半导体区，其覆盖埋设区而选择性地配置于半导体衬底的上方，并且杂质浓度比埋设区低；第一导电型的连接区，其在配置有第一半导体区的区域的剩余区域处被埋入于半导体衬底的上表面的一部分，并且侧面与作为第一半导体区的下部的一部分的延伸区连接；以及第一导电型的第二半导体区，其配置于连接区的上表面，并且侧面与第一半导体区连接，第一半导体区的延伸区在第二半导体区的端部的下方延伸而与连接区的侧面相接。

发明效果

根据本发明，可提供一种能够提高耐压的横向半导体装置。

附图说明

图1是表示本发明的实施方式的半导体装置的结构的示意性剖视图。

图2是用于说明本发明的实施方式的半导体装置的制造方法的示意性剖视图(其1)。

图3是用于说明本发明的实施方式的半导体装置的制造方法的示意性剖视图(其2)。

图4是用于说明本发明的实施方式的半导体装置的制造方法的示意性剖视图(其3)。

图5是用于说明本发明的实施方式的半导体装置的制造方法的示意性剖视图(其4)。

图6是表示本发明的其他实施方式的半导体装置的结构的示意性剖视图。

具体实施方式

接着，参照附图对本发明的实施方式进行说明。在以下的附图的记载中，对相同或类似的部分标注相同或类似的附图标记。但是，应该注意的是，附图是示意性的，各层的厚度的比率等与现实不同。因此，具体的厚度、尺寸应参考以下的说明进行判断。另外，在附图相互之间当然也包含相互的尺寸的关系、比率不同的部分。

另外，以下所示的实施方式例示了用于将本发明的技术思想具体化的装置、方法，本发明的实施方式并不将构成部件的材质、形状、构造、配置等特定为下述内容。本发明的实施方式能够在权利要求书中加以各种变更。

如图1所示，本发明的实施方式的半导体装置具备：第二导电型的埋设区20，其被埋入于第一导电型的半导体衬底10的上表面的一部分；以及第二导电型的第一半导体区30，其覆盖埋设区20而选择性地配置于半导体衬底10的上方。埋设区20与半导体衬底10相接，在未配置埋设区20的区域处，第一半导体区30与半导体衬底10相接。第一半导体区30的杂质浓度被设定为比埋设区20的杂质浓度低。

图1所示的半导体装置还具备：第一导电型的连接区40，其在配置有第一半导体区30的区域的剩余区域处被埋入于半导体衬底10的上表面的一部分；以及第一导电型的第二半导体区50，其配置于连接区40的上表面。第二半导体区50的侧面与第一半导体区30连接。如图1所示，作为第一半导体区30的下部的一部分的延伸区31与连接区40的侧面连接。即，第一半导体区30的延伸区31在第二半导体区50的端部的下方延伸而与连接区40的侧面连接。

此外，第二导电型的漏区60配置于第一半导体区30的上表面的一部分，第二导电型的源区70配置于第二半导体区50的上表面的一部分。并且，在漏区60与源区70之间，栅极90隔着栅绝缘膜80而配置于第二半导体区50的上方。

另外，在图1所示的半导体装置中，在第二半导体区50的上表面的一部分配置有第一导电型的背栅区100。背栅区100与半导体衬底10经由第二半导体区50和连接区40而电连接。

另外，第一导电型和第二导电型是彼此相反的导电型。即，如果第一导电型为p型，则第二导电型为n型，如果第一导电型为n型，则第二导电型为p型。以下，例示性地说明第一导电型为p型、第二导电型为n型的情况。

图1所示的半导体装置是在导通动作中在源区70与漏区60之间与半导体衬底10的主面平行地流过主电流的横向晶体管。以下，对图1所示的半导体装置的基本动作进行说明。

以源区70的电位为基准，在向漏区60施加正的电位的状态下控制栅极90的电位，由此半导体装置进行导通动作。即，通过使栅极90与源区70之间的电压为规定的阈值电压以上，在栅极90的下方在第二半导体区50形成沟道。由此，在源区70与漏区60之间流过主电流。以下，将形成沟道的区域称为“沟道形成区”。此外，埋设区20的靠近第二半导体区50的一侧的端部位于沟道形成区与漏区60之间。

另一方面，在断开动作中，使栅极90和源区70间的电压低于规定的阈值电压。由此，沟道消失，主电流被切断。

在断开动作中，耗尽层从第一导电型的半导体衬底10、第二半导体区50及连接区40与第二导电型的第一半导体区30及埋设区20的界面的pn结起扩展。由于埋设区20的杂质浓度比第一半导体区30高，因此，与第一半导体区30与半导体衬底10的界面相比，在埋设区20与半导体衬底10的界面处，耗尽层向半导体衬底10侧较长地延伸。因此，与不具有埋设区20的半导体装置相比，在图1所示的半导体装置中能够提高耐压。

埋设区20的端部越接近第二半导体区50，埋设区20与半导体衬底10的界面的距离相对于第一半导体区30与半导体衬底10的界面的距离之比越长。因此，半导体装置的耐压提高。但是，如果使埋设区20的端部向栅极90侧延伸而过于接近第二半导体区50，则在第一半导体区30与第二半导体区50之间形成的耗尽层的横向扩展被抑制。因此，在耗尽层充分扩展之前，在第一半导体区30与第二半导体区50之间产生耐压破坏，半导体装置的耐压降低。

因此，优选使埋设区20的与第二半导体区50对置的端部处于比第一半导体区30与第二半导体区50连接的界面更接近漏区60的位置。在图1所示的半导体装置中，埋设区20的与第二半导体区50对置的端部的位置是栅极90与漏区60之间。

此外，在图1所示的半导体装置中，第一半导体区30的延伸区31在第二半导体区50的端部的下方延伸而与连接区40的侧面连接。因此，能够使表面附近的耗尽层延伸。由此，能够避免表面附近的电场集中，能够进一步提高半导体装置的耐压，提高可靠性。

以下，参照附图对图1所示的半导体装置的制造方法进行说明。另外，以下所述的半导体装置的制造方法是一个例子，能够通过包含其变形例在内的除此以外的各种制造方法来实现。

首先，准备第一导电型的半导体衬底10。例如，在半导体衬底10中使用p型的硅衬底。半导体衬底10的杂质浓度为5.0×10

然后，如图2所示，以埋入于半导体衬底10的上表面的一部分的方式形成埋设区20及连接区40。例如，使用通过光刻技术形成的掩模材料，将n型杂质选择性地离子注入到半导体衬底10的上表面的一部分，将埋设区20形成在规定的位置。n型杂质例如是砷、磷等。埋设区20的膜厚为15～25μm左右，杂质浓度为1.1×10

接着，如图3所示，以覆盖埋设区20及连接区40的方式，在半导体衬底10的上方的整个面上形成第一半导体区30。例如，使用外延生长法形成第一半导体区30。第一半导体区30的膜厚为5～10μm左右，杂质浓度为8.0×10

接着，如图4所示，在第一半导体区30的一部分选择性地离子注入p型杂质，形成第二半导体区50。此时，以到达半导体衬底10的上表面的方式形成第二半导体区50。第二半导体区50的膜厚为3～8μm左右，杂质浓度为5.0×10

然后，如图5所示，形成漏区60和源区70。例如，通过将使用光刻技术来构图的掩模材料作为掩模的离子注入法，将n型杂质选择性地注入到第一半导体区30的上部的一部分而形成漏区60。同样地，将n型杂质选择性地注入到第二半导体区50的上部的一部分而形成源区70。然后，将p型杂质选择性地注入到第二半导体区50的上部的一部分而形成背栅区100。此外，将栅绝缘膜80及栅极90形成在规定的位置，完成图1所示的半导体装置。

此外，由于在形成埋设区20及连接区40之后的制造工序中的热处理的影响等，埋设区20、连接区40的杂质向周围扩散。因此，埋设区20及连接区40的上部向上方延伸，与半导体衬底10与第一半导体区30的界面相比，埋设区20及连接区40与第一半导体区30的界面位于上方。

(其他实施方式)

如上所述，通过实施方式记载了本发明，但构成该公开的一部分的论述及附图不应该理解为限定本发明。根据该公开，本领域技术人员能够明确各种代替实施方式、实施例及运用技术。

例如，如图6所示，也可以在漏区60与栅极90之间在第一半导体区30的上表面形成场绝缘膜110，在场绝缘膜110的上表面配置场板120。通过将场板120设定为规定的电位，能够缓和栅极90的靠近漏区60的一侧的端部处的电场集中，能够进一步提高半导体装置的耐压。

在上述说明中，对半导体装置为MOSFET的情况进行了说明。但是，半导体装置也可以是其他构造的晶体管。例如，在半导体装置是JFET的情况下，也能够应用本发明。

这样，本发明当然包含在此未记载的各种实施方式等。

产业上的可利用性

本发明的半导体装置能够利用于包括制造横向半导体装置的制造业的电子设备产业。

附图标记说明

10：半导体衬底；

20：埋设区；

30：第一半导体区；

40：连接区；

50：第二半导体区；

60：漏区；

70：源区；

80：栅绝缘膜；

90：栅极。