多层3D箔封装

技术领域

本发明涉及用于电子器件、半导体器件等的多层3D箔封装(即，三维封装)或壳体。本发明的3D箔封装用于建立三维电子系统，具体地，三维集成电路。3D箔封装包括箔堆叠，该箔堆叠具有一个箔衬底在另一个箔衬底之上竖直布置的多个箔衬底。因此，该3D箔封装用于三维系统集成，并且因此与常规平面技术不同。另外，本发明涉及一种用于制造这种3D箔封装的方法。

背景技术

在三维或3D系统集成中，单个电子组件不仅在衬底上沿衬底的延伸方向水平布置，在平面技术中也是如此。但是，在3D系统集成中，电子组件还附加地一个在另一个之上竖直布置。这意味着电子组件分布在几个平面上。

因此，三维集成意味着器件的竖直连接(在机械和电气方面)。当与二维系统(平面技术)相比时，除其他事项外，三维集成电子系统的优点是较高的可实现的封装密度和较高的开关速度(由较短的传导路径引起)。

已知多种不同的3D集成技术。这些通常基于利用垂直引导通过晶片衬底的导电接触(TSV-硅通孔)。衬底可以是半导体晶片(包括IC元件)本身、或者由硅或玻璃制成的附加内插晶片。在硅衬底的情况下，导电过孔必须与周围的衬底电绝缘。在晶片衬底上制造这些过孔的技术很复杂，并且仅可以在特殊的半导体工厂中执行。在玻璃内插件的情况下，不再需要绝缘。然而，复杂的工序依然存在。另外，非常薄的玻璃内插晶片极易破裂。

晶片对晶片集成技术的另一个缺点是3D堆叠中的成品率损耗，这是因为通常晶片上的所有芯片元件都被接触，即，不具有电功能的那些芯片元件也被接触。

芯片对晶片集成是一种替代方案，其中预先选择已测试的IC。在芯片对晶片配置中的衬底包括较大的形貌。这带来了在每个平面中需要复杂的平面化的缺点。

另一类3D集成技术基于一个在另一个之上堆叠IC元件，这些IC元件被设置并与标准印刷电路板(PCB)材料接触。在这种情况下，印刷电路板平面的相对较高的厚度是有问题的，这导致在堆叠时的封装高度高并且还使得难以从3D堆叠内部散热。

还已知单床技术，其中将芯片元件嵌入在印刷电路板材料内。基本上也可以组装这样的PCB模块以形成3D堆叠，但是仍然存在结构高度高和散热性差的缺点。

因此，期望提供一种允许高集成密度而同时包括非常平坦的结构的3D堆叠或三维封装，其可以以低复杂度并因此以低成本来制造。

发明内容

提出了一种包括根据本公开示例实施例的特征的多层3D箔封装以实现该目的。另外，提出了一种用于制造这种多层3D箔封装的方法。3D箔堆叠及其制造方法的实施例和其他有利方面是各个从属权利要求的主题。

除其他方面之外，本发明的多层3D箔封装包括箔衬底堆叠，该箔衬底堆叠包括至少两个箔平面。第一电绝缘箔衬底被布置在第一箔平面中，并且第二电绝缘箔衬底被布置在第二箔平面中。每个箔衬底可以优选地被实现为单层或整体的。这意味着本文所述的箔衬底可以包括单层箔或以单个、整体或单层箔的形式实现。这同样可以适用于第二箔衬底和任何其他箔衬底。箔衬底通常是平面的，并包括(水平)主延伸方向。相应的箔平面被定向为平行于相应的箔衬底的主延伸方向。各个箔平面进而垂直于主延伸方向一个在另一个之上地堆叠。这意味着每个箔平面示例性地以平面或水平方式延伸，并且几个箔平面一个在另一个之上地竖直堆叠。这同样也适用于布置在相应的箔平面中的箔衬底。这意味着各个平面箔衬底一个在另一个之上地竖直布置在箔衬底堆叠内，使得结果是具有几个箔衬底层的三维箔封装。第一箔衬底包括第一主表面区域，在该第一主表面区域上布置至少一个功能电子组件。电组件直接布置在第一箔衬底上，即，在它们之间不布置任何其他衬底或衬底层。例如，这可以是半导体芯片、IC器件、LED、传感器、SMD组件等。第二箔衬底包括第一主表面区域和相对布置的第二主表面区域，其中至少一个功能电子组件被布置在第一主表面区域上。电组件直接布置在第二箔衬底上，即，在它们之间不布置任何其他衬底或衬底层。根据本发明，第二箔衬底包括腔，该腔在第二主表面区域中具有至少一个开口。因此，箔衬底堆叠内的箔衬底一个在另一个之上地布置，使得第一箔衬底的第一主表面区域与第二箔衬底的第二主表面区域相对，使得布置在第一箔衬底上的功能电子组件被布置在设置于第二箔衬底中的腔内。功能电子组件可以例如是布置在第一箔衬底上的半导体芯片，即，被容纳在位于上覆的第二箔衬底中的腔内。在此，功能电子组件可以以定制适配方式或几乎没有反冲地适配在该腔中。因此，可以补偿功能电子组件在第一箔衬底上的形貌凸起。因此，第二箔衬底在其腔中容纳下面的第一箔衬底的功能电子组件，并且因此补偿该功能电子组件的形貌凸起。因此，当与被布置为一个在另一个之上的常规衬底(不具有这种腔)相比时，第二箔衬底包括大幅减小的突出部。

另外，本发明提供了用于制造这种多层3D箔封装的相应方法。除了其他步骤之外，该方法包括设置第一电绝缘箔衬底和第二电绝缘箔衬底。将至少一个功能电子组件布置在第一箔衬底的第一主表面区域上。另外，将至少一个功能电子组件布置在第二箔衬底的第一主表面区域上。根据本发明，在第二箔衬底中产生腔，使得该腔包括在第二主表面区域中的至少一个开口，所述第二主表面区域与第二箔衬底的第一主表面区域相对。此外，通过将第一箔衬底和第二箔衬底竖直地在彼此之上布置来产生箔衬底堆叠，其中所述箔衬底被布置为一个在另一个之上，使得所述第一箔衬底的第一主表面区域与所述第二箔衬底的第二主表面区域相对，并且布置在所述第一箔衬底上的所述功能电子组件被布置在设置于所述第二箔衬底中的所述腔内。箔衬底允许非常平坦的结构。通过将电子组件布置在相对的箔衬底的腔内，附加地增加了平坦结构的效果。另外，可以廉价地提供箔衬底并且箔衬底易于加工，这对本发明的3D箔封装的生产成本具有进一步的积极影响。

附图说明

在附图中示例性地示出了一些实施例，并将在下文进行讨论，其中：

图1示出了根据实施例的用于本发明的3D箔封装的两个箔衬底的侧向截面图；

图2示出了根据实施例的本发明的3D箔封装的侧向截面图；

图3示出了用于说明用于制造3D箔封装的本发明方法的示意性框图；

图4示出了根据实施例的用于本发明的3D箔封装的两个箔衬底的侧向截面图；

图5示出了根据实施例的本发明的3D箔封装的侧向截面图；

图6示出了根据实施例的本发明的3D箔封装的侧向截面图；

图7示出了根据实施例的本发明的3D箔封装的侧向截面图；

图8示出了根据实施例的本发明的3D箔封装的侧向截面图；

图9示出了根据实施例的本发明的3D箔封装的侧向截面图；以及

图10示出了根据实施例的本发明的3D箔封装的侧向截面图。

具体实施方式

在下文中，参考附图更详细地描述了实施例，其中具有相同或类似功能的元件设置有相同的附图标记。

框图中示出的并参考该框图描述的方法步骤还可以以除了示出或描述之外的任何其他顺序来执行。另外，与器件的某个特征有关的方法步骤可以与该器件的所述特征互换，反之亦然。

另外，将以如具有集成电路的硅芯片的半导体芯片为例来示例性地描述功能电子组件。然而，也可以想到其他功能电子组件和器件，如IC器件、LED、传感器、SMD组件等。

图1和图2各自示出了本发明的多层3D箔封装100的实施例。在图1中，为了清楚起见，各个箔衬底110、120彼此分开地示出。在图2中，示出了箔衬底堆叠150，其中各个箔衬底110、120一个在另一个之上地布置。参考图1和图2两者来讨论该实施例。

如前所述，3D箔封装100包括箔衬底堆叠150。箔衬底堆叠150包括至少两个箔平面E

第一箔衬底110包括第一主表面区域111。在第一主表面区域111上布置至少一个功能电子组件113，例如半导体芯片。其他功能电子组件也可以布置在第一箔衬底110上。例如在常规平面技术中，这些可以布置在第一箔衬底110的第一主表面区域111上或第一箔平面E

第二箔衬底120包括第一主表面区域121和相对布置的第二主表面区域122。在第一主表面区域121上布置至少一个功能电子组件123，例如半导体芯片。其他功能电子组件也可以布置在第二箔衬底120上。例如在常规平面技术中，这些可以布置在第二箔衬底120的第一主表面区域121上或第二箔平面E2中。

如具体在图1中可以看出，第二箔衬底120可以包括腔124。腔124形成在第二箔衬底120的第二主表面区域122中。在此，腔124包括在第二主表面区域122中的至少一个开口。这意味着腔124从第二箔衬底120的第二主表面区域122开始沿第二箔衬底120的相对的第一主表面区域121的方向延伸。如图1和图2所示，腔124不能完全延伸通过而仅部分地延伸通过第二箔衬底120。

腔124可以包括侧向侧壁124a，该侧向侧壁基本上垂直于第二箔衬底120的第一主表面区域121和第二主表面区域122延伸。另外，腔124可以包括底部区域124b，该底部区域124b基本上平行于第二箔衬底120的第一主表面区域121和第二主表面区域122延伸。

如具体在图2中可以看出，第二箔衬底120中的腔124的尺寸可以等于或稍大于下面的或相对的第一箔衬底110上的半导体芯片113的尺寸。这意味着可以将半导体芯片113容纳在腔124中。

两个箔衬底110、120也可以一个在另一个之上地布置在箔衬底堆叠150中，使得第一箔衬底110的第一主表面区域111与第二箔衬底120的第二主表面区域122相对，并且布置在第一箔衬底110上的功能电子组件113被布置在设置于第二箔衬底120中的腔124内。

已经使用一个在另一个之上地竖直布置的两个箔衬底110、120的示例对多层箔衬底堆叠150进行了描述。多层箔衬底堆叠150还可以包括多于纯粹示例性地描述的两个箔衬底110、120的箔衬底。在此，每个另外的箔衬底可以布置在单独的箔平面中，使得相应的箔衬底在不同的箔平面中一个在另一个之上地竖直堆叠。每个另外的箔衬底可以附加地包括在其顶部上的一个或多个功能电子组件和在其底部上的一个或多个腔。在此，一个箔衬底的功能电子组件可以布置在相应的上覆的箔衬底的腔中。

图3示出了用于示意性地说明用于制造3D箔封装的本发明方法的框图。

在步骤301中，设置第一电绝缘箔衬底110和第二电绝缘箔衬底120。

在步骤302中，将至少一个功能电子组件113布置在第一箔衬底110的第一主表面区域111上。

在步骤303中，将至少一个功能电子组件123布置在第二箔衬底120的第一主表面区域121上。

在步骤304中，在第二箔衬底120中产生腔124，使得该腔124包括在第二主表面区域122中的至少一个开口，第二主表面区域122与第二箔衬底120的第一主表面区域121相对。

在步骤305，通过将第一箔衬底和第二箔衬底110、120一个在另一个之上地竖直布置来产生箔衬底堆叠150，其中所述箔衬底110、120被布置为一个在另一个之上，使得所述第一箔衬底110的第一主表面区域111与所述第二箔衬底120的第二主表面区域122相对，并且布置在所述第一箔衬底110上的所述功能电子组件113被布置在设置于所述第二箔衬底120中的所述腔124内。

图4示出了根据实施例的多层箔衬底堆叠150的放大示图。第一箔衬底110包括箔层厚度H

相对于第一箔衬底110的第一主表面区域111，布置在第一箔衬底110的第一主表面区域111上的功能电子组件113包括横向或平行延伸或横向外轮廓尺寸L

相对于第二箔衬底120的第二主表面区域122，形成在第二箔衬底120中的腔124包括平行或横向延伸或横向内部轮廓尺寸L

电子组件113的突出超过第一箔衬底110的第一主表面区域111的部分形成所谓的形貌突出部。在图4所示的非限制性示例中，结构高度H

根据本发明，设置在第二箔衬底120中的腔124的体积可以大于功能电子组件113的在形貌上突出超过第一箔衬底110的第一主表面区域111的部分的体积。

因此，布置在第一箔衬底110的第一主表面区域111上的功能电子组件113可以横向地完全布置在设置于第二箔衬底120中的腔124内。

示例性地，布置在第一箔衬底110的第一主表面区域111上的功能电子组件113可以包括在10μm至100μm或20μm至80μm之间的形貌突出部H

图5示出了多层3D箔封装100的实施例的另一示意性截面图。可以看出，在腔124和布置在腔124中的电子组件113的外轮廓之间可以存在空隙。腔124相对于电子组件113越大，则该空隙501越大，或者，腔124的体积与电子组件113的体积差异的越大，则该空隙501越大。

该空隙501可以示例性地存在于电子组件113的外轮廓与参考图1描述的侧向侧壁124a之一和/或腔124的底部区域124之间。空隙501可以由例如聚合物的填充物502填充。填充物502可以示例性地布置在腔124的底部区域124b与电子组件113的相对的顶侧之间(例如，参见图10)，其中在这种情况下，填充物502将不完全填充空隙501。然而，如图5中示例性所示，填充物502也可以完全填充空隙501。因此，填充物502可以至少部分地填充功能电子组件113的至少一个或所有外轮廓和腔124的与相应的外轮廓相对的壁124a、124b之间的空隙501，并且优选地完全填充。

可以例如通过诸如ACA(各向异性导电粘合剂)或ACF(各向异性导电膜)之类的导电粘合剂503或者在倒装接合技术中通过焊接连接和底部填充材料，来将功能电子组件113施加在箔衬底110上。

在倒装接合中，腔124的面积应大到使得当从上方安装电子组件113时箔衬底110被推入下面的接合板上。换句话说，电子组件113的外轮廓与腔124的相对的壁(特别是相对于底部区域124b)之间的距离应被选择为足够大，以允许推入箔衬底110。

依次布置在箔衬底堆叠150中的各个箔衬底110、120可以例如通过合适的接合装置504、例如通过可焊接合金、通过(示例性图案化的)导电粘合剂、或通过热压接合的金属连接来彼此连接。连接箔衬底堆叠150内的各个箔衬底110、120的步骤可以例如通过印刷、滴涂、丝网印刷或通过层压粘合膜来执行。

另外，为了连接箔衬底堆叠150内的各个箔衬底110、120的目的并且也为了将电子组件113连接到箔衬底110的目的，施加焊料或导电粘合剂可以例如通过滴涂或通过在相应表面上多次使用丝网印刷来执行。

箔衬底110、120可以例如在负压环境中并且优选在真空环境中彼此连接。这也称为真空接合。从本公开的意义上说，真空环境被理解为处于小于100mbar的压力。

箔衬底110、120可以示例性地以卷对卷的方式或以单独片的形式制造。具有布置在其上的至少一个电子组件113、123的箔衬底110、120也可以称为模块、箔模块或芯片箔模块。可以以不同的方式来执行连接箔衬底110、120。示例性地，可以将单个模块布置在另一单个模块上，或者可以将单个模块布置在包括多个模块的片上，或者可以应用片对片方法，其中将包括几个模块的第一片连接到同样包括几个模块的第二片。这种片对片方法对在一个工艺步骤中实现许多3D模块堆叠或多层3D箔封装可以是有利的。

相应的片对片方法可以示例性地包括以下方法步骤。首先，可以在第一箔衬底110的第一主表面区域111上布置多个功能电子组件113。另外，可以在第二箔衬底120的第一主表面区域121上布置多个功能电子组件123。另一步骤用于产生多个腔124，其中在第二箔衬底120的第二主表面区域122中产生该多个腔124，第二箔衬底120的第二主表面区域122与第二箔衬底120的第一主表面区域121相对。另一步骤用于通过将第一箔衬底110和第二箔衬底120一个在另一个之上地垂直布置来产生多个箔衬底堆叠150，其中箔衬底110、120被布置为一个在另一个之上，使得第一箔衬底110的第一主表面区域111与第二箔衬底120的第二主表面区域122相对，并且布置在第一箔衬底110上的功能电子组件113布置在设置于第二箔衬底120中的腔124内。优选地，来自多个电子组件的一个电子组件113可以各自被布置在来自多个腔的一个腔124内。随后，可以切割出以这种方式产生的各个箔衬底堆叠150，以获得多个多层3D箔封装100。

根据本发明，第二箔衬底120包括腔124，其中到目前为止，单层箔衬底一直被描述。这意味着各个箔衬底110、120可以包括单层箔，或者以单个、整体或单层箔的形式实现。

图6示出了多层3D箔封装100的另一示例，其中箔衬底中的至少一个(在该示例中为第二箔衬底120)被实现为两层或包括两层。实现为两层的箔衬底120包括第一箔衬底层120a和第二箔衬底层120b。两个箔衬底层120a、120b可以竖直地布置为一个在另一个之上。

两个箔衬底层120a、120b之一，例如与第一箔衬底110相对布置的箔衬底层120b，可以包括连续的窗开口125。连续的窗开口125被限定为使得窗开口125完全延伸穿过相应的箔衬底层120b。这意味着连续的窗开口125暴露相应的箔衬底层120b的两个主表面区域。

相应的另一箔衬底层(例如背离第一箔衬底110的箔衬底层120a)可以被实现为不包括窗开口或不具有窗开口。本发明的实施例提供了背离第一箔衬底110的箔衬底层120a包括由虚线表示的腔或凹部126。如图所示，该腔或凹部126和窗开口125可以布置成一个在另一个之上叠合，并因此一起形成第二箔衬底120的腔124。

腔或凹部126与前面提到的窗开口125的定义的不同之处在于腔126没有完全延伸通过相应的箔衬底层120a。这意味着腔126仅暴露相应的箔衬底层120a的两个主表面区域之一。

如图所示，当第二箔衬底120的箔衬底层120a、120b被布置为一个在另一个之上时，包括窗开口125的第二箔衬底层120b和第一箔衬底层120a中的以虚线表示的凹部126一起可以形成腔124，下面的第一箔衬底110的电子组件113可以布置在腔124中。

在以上参考图6描述的具有两层或两片120a、120b的两层箔衬底120的情况下，两层120a、120b一起形成腔124，其中每一层120a、120b包括其自己的相应凹部或腔。这意味着，在两个层120a、120b中，存在至少一个(可能是连续的)凹部或腔，其中各个层120a、120b中的凹部一起形成多层箔衬底120的腔12。

第二箔衬底120也可以被实现为包括多于示例性描述的两层120a、120b的多层或多片箔衬底。在这种情况下，每个单独层124均包括一个凹部，其中所有凹部一起形成多层或多片箔衬底120的腔124。这也适用于第一箔衬底110被实施为多层或多片箔衬底的情况。这适用于可能存在的任何其他多层箔衬底。

图7示出了多层3D箔封装100的另一实施例。在该实施例中，中间箔140被布置在第一箔衬底110和第二箔衬底120之间。中间箔140包括第一主表面区域141和相对的第二主表面区域142。中间箔140的第一主表面区域141被布置为与第二箔衬底120的第二主表面区域122相对。中间箔140的第二主表面区域142被布置为与第一箔衬底120的第一主表面区域111相对。

窗开口145完全延伸穿过第一主表面区域141和第二主表面区域142之间的中间箔140。在箔衬底堆叠150内，箔衬底110、120和中间箔140被布置为一个在另一个之上，使得形成在中间箔140中的连续窗开口145与形成在第二箔衬底120中的腔124相对并叠合(congruent)。因此，可以将布置在第一箔衬底110上的功能电子组件113布置在形成于中间箔140中的窗开口145内，并且同时布置在形成于第二箔衬底120中的腔124内。

如上所述，箔衬底堆叠150可以包括多于示例性示出的两个箔衬底110、120的箔衬底。图8示出了其中箔衬底堆叠150包括第三箔衬底130的实施例。关于示例性提及的两个箔衬底110和120讨论的所有特征也适用于图8中示例性示出的第三箔衬底130，并且在箔衬底堆叠150中可以存在其他箔衬底。

可以认识到，第三箔衬底130可以包括第一主表面区域131上的功能电子组件133。第三箔衬底130可以包括相对的第二主表面区域132上的腔134。该腔134可以与布置在第二箔衬底120的第一主表面区域121上的功能电子组件123相对地布置。布置在第二箔衬底120的第一主表面区域121上的功能电子组件123可以优选地完全布置在设置于第三箔衬底130的第二主表面区域132中的腔134内。

可以看出，形成在第二箔衬底120的第二主表面区域122中的腔124可以包括相对于布置在第二箔衬底120的第一主表面区域121上的功能电子组件123的横向偏移V

备选地或附加地，形成在第二箔衬底120的第二主表面区域122中的腔124可以包括相对于形成在第三箔衬底130的第二主表面区域132中的腔134的横向偏移V

备选地，设置在第二箔衬底120的第二主表面区域122中的腔124可以与布置在第二箔衬底120的第一主表面区域121中的功能电子组件123相对地布置，如之前所时论的实施例所示。另外，设置在第二箔衬底120的第二主表面区域122中的腔124可以与布置在第三箔衬底130的第二主表面区域132中的腔134相对地布置(在此未明确示出)。

总体而言，与布置在箔衬底堆叠150中的箔衬底110、120、130的数量无关，布置在相应箔衬底110、120、130的第一主表面区域111、121、132上的相应功能电子组件113、123、133可以布置在相应的相对布置的箔衬底110、120、130的形成在第二主表面区域112、122、132中的腔124、134内。

因此，各个腔124、134和布置在其中的相应的电子组件113、123、133可以被布置为彼此竖直相对(图1、图2、图4至图7、图9至图10)或彼此横向偏移(图8)。

这允许在箔衬底堆叠150内的各个箔衬底110、120、130一个在另一个之上地平面平行堆叠。当与常规的3D封装相比时，这大大降低了本发明的3D箔封装100的整体结构高度。

布置在箔衬底堆叠150中的一个或多个电绝缘箔衬底110、120可以示例性地包括聚合物或由聚合物制成。备选地，一个或多个箔衬底110、120可以包括聚酰亚胺或由聚酰亚胺制成。备选地，一个或多个箔衬底110、120可以包括玻璃或陶瓷，或者由玻璃或陶瓷制成。布置在箔衬底堆叠150中的一个或多个箔衬底110、120可以包括选自以下组中的至少一种材料：聚酰亚胺、PET(聚对苯二甲酸乙二醇酯)、PEN(聚萘二甲酸乙二醇酯)、FR4(阻燃剂)化合物、PEI(聚乙烯亚胺)和LCP(液晶聚合物)。

由于箔衬底110、120是电绝缘的，因此导电图案可以有利于例如将布置在相应的箔衬底110、120上的功能电子组件113、123彼此电连接，并使它们彼此接触。

图9示出了包括这种导电图案910、911、920、921的多层3D箔封装100的实施例。在该实施例中，第二箔衬底120包括至少一个竖直贯通连接部或过孔920，其延伸穿过第一主表面区域121和相对的第二主表面区域122之间的第二箔衬底120。在这里示出的示例中，第二箔衬底120包括竖直延伸穿过第二箔衬底120的多个这样的竖直贯通连接部920，竖直贯通连接部920也可以称为过孔。

另外，第二箔衬底120可以包括至少一个导电迹线图案921。导电迹线图案921可以在功能电子组件123和至少一个贯通连接部920之间在第二箔衬底120的第一主表面区域121上横向延伸，以将功能电子组件123电连接到贯通连接部920。

第二箔衬底120可以包括一个或多个金属化区域(这里未明确示出)，例如，金属化片(例如Cu)，该一个或多个金属化区域使来自电子组件123的热量耗散，并且将金属化区域分布在箔衬底120的一个区域上并且可能分布到箔衬底120的横向外边缘区域。备选地或附加地，导电迹线图案921也可以提供这种功能。

第一箔衬底110可以包括至少一个竖直贯通连接部910，该竖直贯通连接部910延伸穿过第一主表面区域111和相对的第二主表面区域112之间的第一箔衬底110。在这里示出的示例中，第一箔衬底110可以包括竖直延伸穿过第一箔衬底110的多个这样的竖直贯通连接部910，竖直贯通连接部910也可以称为过孔。

另外，第一箔衬底110可以包括至少一个导电迹线图案911。导电迹线图案911可以在功能电子组件113和至少一个贯通连接部910之间在第一箔衬底110的第一主表面区域111上横向延伸，以将功能电子组件113电连接到贯通连接部910。

第一箔衬底110可以包括一个或多个金属化区域(这里未明确示出)，例如金属化片(例如Cu)，该一个或多个金属化区域使来自电子组件113的热量消散，并且第一箔衬底110可以将金属化区域分布在一个区域上并且可能分布到箔衬底110的横向外侧边缘区域。备选地或附加地，导电迹线图案911也可以提供这种功能。

第二箔衬底120的竖直贯通连接部920可以电接触布置在第一箔衬底110的第一主表面区域111上的导电迹线图案911。在此，可以在布置在第一箔衬底110上的功能电子组件113与布置在第二箔衬底120上的功能电子组件123之间进行电连接。

这也适用于布置在本发明的3D箔封装100中的所有箔衬底，即，也适用于多于纯粹示例性地示出的两个箔衬底110、120的箔衬底。因此，在3D系统集成的意义上，所有功能电子组件可以通过相应的箔衬底中的竖直贯通连接来彼此竖直连接。因此，本发明的创新构思也可以被称为两个或更多个芯片箔模块的3D集成。

竖直贯通连接部或过孔910、920可以包括导电材料，该导电材料可以通过溅射金属(如Cu、Cr、TiW)、通过涂覆光刻胶、通过曝光、通过蚀刻或通过电放大，来示例性地布置在相应过孔910、920内。

如在图9中还示例性地指示的，各个贯通连接部910、920可以包括形式适配元件912a、912b、922a、922b，以改善两个贯通连接部910、920之间的机械连接并因此改善电连接。

示例性地，设置在第一箔衬底110中的贯通连接部910可以在第一箔衬底110的第一主表面111上包括第一形式适配元件912a。设置在第二箔衬底120中的贯通连接部920进而可以在第二箔衬底120的相对的第二主表面122上包括互补的第二形式适配元件922b。如可以示例性地看出，设置在第一箔衬底110中的贯通连接部910的第一形式适配元件912a可以包括凸形状，并且设置在第二箔衬底120中的贯通连接部920的第二形式适配元件922b可以包括互补的凹形状。因此，各个贯通连接部910、920的形式适配元件912a、922b可以以形式适配的方式接合在两个箔衬底110、120之间，以增加该连接的相互电接触和机械稳定性。形式适配元件912a、912b、922a、922b可以是导电的并且示例性地被实现为与相应的贯通连接部910、920成为一体。

形式适配元件912a、912b、922a、922b，尤其是前面提到的凸形式配合元件912a、922a，可以例如实现为焊球。这些焊球912a、922a可以示例性地包括来自以下组中的材料：Sn、Ag、Cu、Pb、Bi、In、Au、或者具有来自Sn、Ag、Cu、Pb、Bi、In或Au的组中的至少两种材料的合金。因此，一方面，实现为焊球的形式适配元件912a、922a用于通过形式适配并且因此通过精确适配连接来接合或安装两个箔衬底120、130。另一方面，实现为焊球的形式适配元件912a、922a附加地用作功能电子组件113、123之间的电连接元件。

实现为焊球的形式适配元件912a、922a可以包括基本圆形的几何形状。相应的互补的形式适配元件，尤其是前面提到的凹形式适配元件912b、922b，可以包括互补的圆形几何形状。因此，具有圆形几何形状的互补的凹形式适配元件912b、922b可以完全包围实现为焊球的凸形式适配元件912a、922a。可以想到的是，如图9中示例性示出的，互补的凹形式适配元件912a、922b包括基本椭圆形的形状。在这种情况下，具有椭圆形几何形状的互补的凹形式适配元件912b、922b可以完全包围实现为焊球的凸形式适配元件912a、922a，包括可选的金属焊盘913、923。

3D箔封装100可以可选地布置在支撑衬底160上，例如布置在复合板上。支撑衬底160可以示例性地实现为PCB。可选地，可以在支撑衬底160的面向箔衬底堆叠150(在这种情况下：第一箔衬底110)的主表面区域161上设置导电的形式适配元件962。这些形式适配元件962可以包括与第一箔衬底110中的贯通连接部910的形式适配元件912b互补的形状。形式适配元件962可以示例性地实现为焊球，并且示例性地包括来自以下组中的材料：Sn、Ag、Cu、Pb、Bi、In、Au、或者具有来自Sn、Ag、Cu、Pb、Bi、In或Au的组中的至少两种材料的合金。支撑衬底162的形式适配元件962可以电连接到支撑衬底中的布线963。

布置在支撑衬底160上的箔衬底堆叠150可以可选地通过浇铸化合物(未示出)进行浇铸。可以以这种方式生产本发明的多层3D箔封装100。然而，支撑衬底160是可选的，即，箔衬底堆叠150也可以通过浇铸化合物(未示出)进行浇铸而没有支撑衬底160，以实现本发明的多层3D箔封装100。

设置在箔衬底110、120中的贯通连接部910、920可以包括锥形横截面。在图9所示的非限制性示例中，例如，贯通连接部910、920的横截面可以从相应的箔衬底110、120的第二主表面区域112、122朝向相应的箔衬底110、120的相对的第一主表面区域111、121逐渐变细。然而，也可以想到的是，贯通连接部910、920的横截面从相应箔衬底110、120的第一主表面区域111、121朝向相应的箔衬底110、120的相对的第二主表面区域112、122逐渐变细。

这些锥形横截面可以示例性地通过烧蚀激光器产生。因此，可以从相应的箔衬底110、120的两个主表面112、122之一朝向相应箔衬底110、120的相应的另一相对的主表面111、121来执行激光发射。优选地，在金属焊盘913、923上终止激光发射，该金属焊盘913、923布置在相应箔衬底110、120的对应的相对的另一主表面111、121上。

仅示例性地，到目前为止已经描述了箔衬底堆叠150包括至少两个箔衬底110、120，其中第二箔衬底120竖直地布置或堆叠在第一箔衬底110上以形成箔衬底堆叠150。

图10示出了箔衬底堆叠150的实施例，其中箔衬底110、120被布置为旋转180°。在这种情况下，第二箔衬底120被布置在支撑衬底160上，并且第一箔衬底110被竖直布置在第二箔衬底120之上。支撑衬底160可以包括腔164，布置在第二箔衬底120上的功能电子组件123被放置在腔164内，优选地被完全放置在腔164内。此外，示出了各个贯通连接或过孔910、920的形式适配元件912a、922b如何以形式适配的方式接合。另外，到目前为止讨论的所有特征也适用于图10所示的实施例，这就是为什么在此参考对应附图的描述以避免重复，其中相同功能的元件设置有相同的附图标记。

除了到目前为止讨论的实施例之外，第一箔衬底110还可以在其第二主表面112上包括腔114，该腔114在第二主表面区域112中具有至少一个开口。因此，可以将第三箔衬底(这里未示出)布置在第一箔衬底110上，更确切地说，布置在第一箔衬底110的第二主表面区域112上。因此，可以将第三箔衬底布置在第一箔衬底110上，使得布置在第三箔衬底上的功能电子组件位于形成在第一箔衬底110中的腔114内，优选地完全位于腔114内。

相应的箔衬底110、120、130和支撑衬底160中的腔114、124、134、164可以示例性地通过消减方法，例如通过激光烧蚀、等离子蚀刻或机械研磨来产生。在第二箔衬底120的箔层120a、120b中或在中间箔140中提到的窗开口125、145可以通过这种消减方法来产生。窗开口125、145可以附加地通过机械穿孔来产生。

根据实施例，可以在时间上在将功能电子组件123布置在第二箔衬底120上的步骤之前来执行在第二箔衬底120中产生腔124的步骤。在这种情况下，用于导电迹线911、921和过孔910、920的金属化可以首先在各个箔衬底110、120上进行图案化，随后电子组件113、123(例如，半导体芯片)可以进行倒装芯片安装和接触。之后，可以在相同箔衬底110、120的相对侧上产生腔114、124。这进而可以通过激光烧蚀、机械去除(如研磨)或等离子工艺来执行。

根据备选实施例，可以在时间上在将电子组件113、123安装在相应的箔衬底110、120上之前，来执行所述产生腔114、124。在这种情况下，箔衬底120可以示例性地包括两个或更多个箔层120a、120b，如两个聚合物箔层(参见图6)。两个箔层120b之一可以在穿孔或激光切割工艺中设置有窗开口125。将两个箔层120a、120b层压或胶合在一起形成腔124，该腔124在一侧密封，在一个箔层120b具有窗开口125之前的位置处。在制备具有腔124的箔衬底120之后，可以执行在相应的箔衬底120的相对的主表面区域121上对导电迹线921和过孔920进行图案化。在该变型中，不将腔124直接设置在用于芯片安装的位置下方而是使之横向偏移(即，具有横向偏移V

总而言之，这意味着本发明的基本构思之一是在电绝缘的薄支撑衬底(例如，箔)110、120中产生腔124，优选地使得放置在平面E

根据本发明，可以使用非常薄的电绝缘材料，例如厚度为20μm至200μm，优选为约50μm的聚合物箔，作为用于放置和接触电子组件113的衬底。备选地，可以使用薄的非聚合物箔，如薄玻璃或陶瓷。

因此，本发明尤其涉及一种用于例如通过将箔衬底110、120一个在另一个之上地堆叠以形成多层3D箔封装来制造本文所述的3D箔封装100的方法，其中：

·在每个箔平面E

·每个箔平面E

·每个箔平面E

·功能组件113、123被放置在箔平面E

·各个箔平面E

·贯通连接部910、920还可以可选地与功能组件113、123电接触。

优选地，通过堆叠过程，箔平面E

因此，实施例可以提供一种用于连接电组件113、123的方法，该方法包括以下步骤：

·提供具有至少一个接触元件962的衬底160

·提供至少两个非导电衬底110、120，具有每个非导电衬底具有至少一个电功能元件113、123

·在非导电衬底120中的至少一个中产生腔124，其中实现腔124，使得另一衬底110的电功能元件113可以以大幅形式适配的方式降低到该腔124中

·产生分别通过至少两个非导电衬底110、120的至少一个导电通道910、920，其中每个导电通道910、920包括第一形式适配元件和互补的第二形式适配元件(如接触元件912a、922a和腔912b、922b)。

·产生分别在导电通道910、920和至少一个电功能元件113、123之间的至少一个导电连接911、921

·通过将至少一个接触元件962与至少一个腔912b调整地联接，来产生在衬底160与至少两个非导电衬底110、120之间的导电连接。

另一实施例可以提供电组件113、123的堆叠150，包括：

·衬底160，具有至少一个第一接触元件962；

·两个非导电衬底110、120，分别具有至少一个电功能元件113、123，其中电功能元件113、123均嵌入在上覆的非导电衬底120的腔124中，使得结果是衬底110、120的平面组合；

·分别通过至少两个非导电衬底110、120的至少一个导电通道910、920，其中每个导电通道910、920包括一个接触元件912a、922a和腔912b、922b；

·分别在导电通道910、920和至少一个电功能元件113、123之间的至少一个导电连接911、921；以及

·通过至少一个接触元件962和至少一个腔912b之间的导电接触的在衬底160和至少两个非导电衬底110、120之间的导电连接962。

当与常规的3D封装相比时，本发明具体展现出以下优点：

通过在上覆或下面的箔层中形成相应尺寸的腔124来补偿在安装时的功能电子组件(如芯片)113的形貌；以这种方式，几个芯片箔模块(箔衬底)110、120可以以平面平行的方式一个在另一个之上地堆叠。层结构中的平行度对多层的且调整堆叠的箔模块110、120是非常有利的。

箔衬底110、120的柔性使得在连接各个箔衬底110、120时更容易地补偿高度的局部差异；相比之下，刚性衬底(例如，PCB板、硅或玻璃晶片)仅可以在接合平面的完美平面性的情况下牢固连接。

聚合物箔中的激光烧蚀产生直径较小(30μm至100μm)的过孔910、920；可以实现箔衬底110、120中的过孔910、920，使得获得锥形横截面；漏斗形的开口允许(在金属化过孔侧面之后)在过孔910、920内进行焊料润湿，从而实现很大程度上平面的电接触。不必以非常精确的方式控制焊料量。

聚合物箔衬底作为IC组件113、123的支撑物具有很大的优势：

·自绝缘，因此更容易实现TSV技术

·廉价的材料，即，更大面积的需求不是成本因素

·适用于卷对卷工艺

·片对片堆叠在单个工艺步骤中生产出许多廉价的封装

嵌入非常薄且因此易碎的半导体元件113、123引起相当大的机械稳定性。因此，可以更快地并且以更稳健的方式加工芯片箔模块110、120。半导体元件(例如，IC)可以具有不同的尺寸(面积、高度、材料)。

可以使用诸如常规厚IC之类的常规封装技术来处理基于PCB的箔衬底堆叠件150。

本发明还可以通过以下进一步的实施例的形式来实现，这些实施例可以根据需要与本文所述的实施例相结合：

1.一种多层3D箔封装(100)，包括：

箔衬底堆叠(150)，具有至少两个箔平面(E

其中所述第一箔衬底(110)包括第一主表面区域(111)，至少一个功能电子组件(113)被布置在所述第一主表面区域(111)上，

其中所述第二箔衬底(120)包括第一主表面区域(121)和相对布置的第二主表面区域(122)，其中至少一个功能电子组件(123)被布置在所述第一主表面区域(121)上，以及其中所述第二箔衬底(120)包括腔(124)，所述腔(124)在所述第二主表面区域(122)中具有至少一个开口，

其中所述箔衬底(110、120)一个在另一个之上地布置在所述箔衬底堆叠(150)内，使得所述第一箔衬底(110)的第一主表面区域(111)与所述第二箔衬底(120)的第二主表面区域(122)相对，并且布置在所述第一箔衬底(110)上的所述功能电子组件(113)布置在设置于所述第二箔衬底(120)中的所述腔(124)内。

2.根据实施例1所述的多层3D箔封装(100)，

其中布置在所述第一箔衬底(110)的第一主表面区域(111)上的所述功能电子组件(113)包括具有形貌突出部(H

其中设置在所述第二箔衬底(120)中的所述腔(124)的体积大于布置在所述第一箔衬底(110)上的所述功能电子组件(113)的在形貌上突出超过所述第一箔衬底(110)的第一主表面区域(111)的部分的体积。

2.根据实施例2所述的多层3D箔封装(100)，

其中布置在第一箔衬底(110)的第一主表面区域(111)上的功能电子组件(113)可以包括在10μm至100μm或20μm至80μm之间的形貌突出部(H

其中，设置在第二箔衬底(120)中的腔(124)的深度(H

4.根据实施例1至3中任一项所述的多层3D箔封装(100)，

其中布置在第一箔衬底(110)的第一主表面区域(111)上的功能电子组件(113)横向地完全布置在设置于第二箔衬底(120)中的腔(124)内。

5.根据实施例1至4中任一项所述的多层3D箔封装(100)，

其中在所述功能电子组件(113)和所述腔(124)之间存在聚合物(502)，所述聚合物(502)至少部分地填充所述功能电子组件(113)的外轮廓和所述腔(124)的与所述外轮廓相对的壁(124a、124b)之间的空隙(501)。

6.根据实施例1至5中任一项所述的多层3D箔封装(100)，

其中设置在所述第二箔衬底(120)的第二主表面区域(122)中的腔(124)与布置在所述第二箔衬底(120)的第一主表面区域(121)上的所述功能电子组件(123)相对地布置，或

其中形成在所述第二箔衬底(120)的第二主表面区域(122)中的所述腔(124)包括相对于布置在所述第二箔衬底(120)的第一主表面区域(121)上的所述功能电子组件(123)的横向偏移(V

7.根据实施例1至6中任一项所述的多层3D箔封装(100)，

其中，第二箔衬底(120)包括一个在另一个之上布置的至少两个箔衬底层(120a、120b)，其中两个箔衬底层(120b)之一包括连续的窗开口(125)，使得当两个箔衬底层(120)被布置为一个在另一个之上时，一个箔衬底层(120b)中的窗开口(125)与相应的另一箔衬底层(120a)的无窗开口箔衬底层一起形成第二箔衬底(120)中的腔(124)。

8.根据实施例1至6中任一项所述的多层3D箔封装(100)，

其中，中间箔(140)被设置在第一箔衬底(110)和第二箔衬底(120)之间，其中中间箔(140)包括第一主表面区域(141)和相对的第二主表面区域(142)，以及其中中间箔(140)包括窗开口(145)，该窗开口(145)完全延伸穿过在第一和第二主表面区域(141、142)之间的中间箔(140)，

其中，箔衬底堆叠(150)内的箔衬底(110、120)和中间箔(140)被布置为一个在另一个之上，使得形成在中间箔(140)中的连续窗开口(145)与形成在第二箔衬底(120)上的腔(124)相对，并且，布置在第一箔衬底(110)上的功能电子组件(113)被布置在中间箔(140)中形成的窗开口内和形成在第二箔衬底(120)中的腔(124)内。

9.根据实施例1至8中任一项所述的多层3D箔封装，

其中布置在箔衬底堆叠(150)中的箔衬底(110、120)以平面平行的方式一个在另一个之上地堆叠。

10.根据实施例1至9中任一项的多层3D箔封装(100)，

其中所述第二箔衬底(120)包括至少一个竖直贯通连接部(920)，所述竖直贯通连接部(920)延伸穿过在所述第一主表面区域(121)和相对的所述第二主表面区域(122)之间的所述第二箔衬底(120)，以及

其中所述第二箔衬底(120)附加地包括至少一个导电迹线图案(921)，所述至少一个导电迹线图案(921)在所述功能电子组件(123)和所述至少一个贯通连接部(920)之间在所述第二箔衬底(120)的第一主表面区域(121)上横向延伸，并且将所述功能电子组件(123)电连接到所述贯通连接部(920)。

11.根据实施例10的多层3D箔封装(100)，

其中所述第一箔衬底(110)包括至少一个导电迹线图案(911)，所述至少一个导电迹线图案(911)在所述第一箔衬底(110)的第一主表面区域(111)上横向延伸并与布置在所述第一箔衬底(110)的第一主表面区域(111)上的所述功能电子组件(113)电接触，以及

其中所述第二箔衬底(120)中的所述竖直贯通连接部(920)与布置在所述第一箔衬底(110)的第一主表面区域(111)上的所述导电迹线图案(911)电接触，以在布置在所述第一箔衬底(110)上的所述功能电子组件(113)和布置在所述第二箔衬底(120)上的所述功能电子组件(123)之间产生电连接。

12.根据实施例10或11的多层3D箔封装(100)，

其中所述第一箔衬底(110)包括延伸穿过在所述第一主表面区域(111)和相对的所述第二主表面区域(112)之间的所述第一箔衬底(110)的至少一个竖直贯通连接部(910)，

其中所述第一箔衬底(110)中的所述竖直贯通连接部(910)与所述第二箔衬底(120)中的所述竖直贯通连接部(920)电接触，以及

其中所述第一箔衬底(110)中的所述竖直贯通连接部(910)包括第一形式适配元件(912a)，并且其中所述第二箔衬底(120)中的所述竖直贯通连接部(920)包括与所述第一形式适配元件(912a)互补的第二形式适配元件(922b)，其中两个形式适配元件(912a、922b)被配置为以形式适配的方式在第一箔衬底和第二箔衬底(110、120)之间接合。

13.根据实施例1至12中任一项所述的多层3D箔封装，

其中，第一箔衬底包括具有锥形横截面的至少一个竖直贯通连接部，和/或

其中，第二箔衬底包括具有锥形横截面的至少一个竖直贯通连接部。

14.根据实施例1至13中任一项所述的多层3D箔封装，

其中所述箔衬底堆叠至少包括第三箔平面，在所述第三箔平面中布置有第三电绝缘箔衬底，所述第三电绝缘箔衬底具有布置在第一主表面区域上的功能电子组件，以及

其中第一箔平面、第二箔平面和第三箔平面的箔衬底通过设置在相应的箔平面中的一个或多个竖直贯通连接来彼此电连接。

15、根据实施例1至14中任一项所述的多层3D箔封装(100)，

其中，布置在箔衬底堆叠(150)中的箔衬底(110、120)均包括厚度在20μm至500μm的范围并且优选地在20μm至100μm的范围的层。

16.根据实施例1至15中任一项所述的多层3D箔封装(100)，

其中，布置在箔衬底堆叠(150)中的箔衬底(110、120)中的至少一个被实现为聚合物箔。

17.根据实施例1至16中任一项所述的多层3D箔封装(100)，

其中，功能电子组件(113、123)分别通过导电粘合剂(503)或在倒装接合技术中通过焊接连接和底部填充材料，来施加在相应的箔衬底(110、120)上。

18.根据实施例1至17中任一项所述的多层3D箔封装(100)，

其中，布置在箔衬底堆叠(150)中的箔衬底(110、120)通过可焊接的合金、通过导电粘合剂或通过热压接合金属连接来彼此连接。

19.一种用于制造多层3D箔封装(100)的方法，该方法包括：

提供(301)第一电绝缘箔衬底(110)和第二电绝缘箔衬底(120)，

将至少一个功能电子组件(113)布置(302)在所述第一箔衬底(110)的第一主表面区域(111)上，

将至少一个功能电子组件(123)布置(303)在所述第二箔衬底(120)的第一主表面区域(122)上，

在所述第二箔衬底(120)中产生腔(124)，使得所述腔(124)在第二主表面区域(121)中包括至少一个开口，所述第二主表面区域(122)与所述第二箔衬底(120)的第一主表面区域(121)相对，以及

通过将第一箔衬底和第二箔衬底(110、120)竖直地在彼此之上布置来形成箔衬底堆叠(150)，其中所述箔衬底(110、120)被布置为一个在另一个之上，使得所述第一箔衬底(110)的第一主表面区域(111)与所述第二箔衬底(120)的第二主表面区域(122)相对，并且布置在所述第一箔衬底(110)上的所述功能电子组件(113)被布置在设置于所述第二箔衬底(120)中的所述腔(124)内。

20.根据实施例19所述的方法，

其中，产生腔(124)的步骤包括通过消减方法，例如通过激光烧蚀、等离子蚀刻或机械研磨，来去除第二箔衬底(120)中的衬底材料。

21.根据实施例19所述的方法，

其中在所述第二箔衬底(120)中产生所述腔(124)的步骤包括提供第一箔衬底层(120a)和第二箔衬底层(120b)，

其中将窗开口(125)引入到两个箔衬底层(120b)之一中，随后将两个箔衬底层(120a，120b)彼此连接以形成第二箔衬底(120)，

其中当所述两个箔衬底层(120a、120b)被布置为一个在另一个之上时，所述一个箔衬底层(120b)中的窗开口(125)与没有窗开口的另一箔衬底层(120a)一起形成所述第二箔衬底(120)中的所述腔(124)。

22.根据实施例19至21中任一项所述的方法，

其中将聚合物(502)引入到所述功能电子组件(113)与腔(124)之间，以至少部分地填充所述功能电子组件(113)的外轮廓和所述腔(124)的与所述外轮廓相对的壁(124a、124b)之间的空隙(501)。

23.根据实施例19至22中任一项所述的方法，

其中，布置在箔衬底堆叠(150)中的箔衬底(110、120)在负压环境中彼此连接。

24.根据实施例19至23中任一项所述的方法，

其中，在时间上在将功能电子组件(123)布置在第二箔衬底(120)上的步骤之前来执行在第二箔衬底(120)中产生腔(124)的步骤。

25.根据实施例19至23中任一项所述的方法，

其中，将功能电子组件(123)布置在第二箔衬底(120)上的步骤包括：在第二箔衬底(120)的第一主表面(121)上图案化一个或多个金属化层(921)，并且以倒装芯片技术将功能电子组件(123)安装在一个或多个图案化金属化层(921)上，以及

其中，在时间上在将功能电子组件(123)布置在第二箔衬底(120)上的步骤之后来执行在第二箔衬底(120)中产生腔(124)的步骤。

26.根据实施例19至25中任一项所述的方法，

其中产生所述腔(124)的步骤包括在所述第二箔衬底(120)的第二主表面区域(122)中产生所述腔(124)，使得所述腔(124)相对于布置在所述第二箔衬底(120)的相对的第一主表面区域(121)上的所述功能电子组件(123)具有横向偏移(V

27.根据实施例19至26中的任一项所述的方法，该方法还包括：

在所述第一箔衬底(110)中制造具有锥形横截面的至少一个竖直贯通连接部(910)，和/或

在所述第二箔衬底(120)中制造具有锥形横截面的至少一个竖直贯通连接部(920)。

28.根据实施例27所述的方法，

其中制造具有锥形横截面的所述竖直贯通连接部(910、920)是通过烧蚀激光器来执行的，

其中从相应的箔衬底(110、120)的两个主表面(112、122)之一向相应的箔衬底(110、120)的相应的另一相对主表面(111、121)执行激光发射，以及

其中，激光发射在金属焊盘(913、923)上终止，所述金属焊盘(913、923)布置在相应的箔衬底(110、120)的对应的另一相对主表面(111、121)上。

29.根据实施例19至28的任一项所述的方法，该方法还包括：

在所述第二箔衬底(120)产生至少一个竖直贯通连接部(920)，使得所述竖直贯通连接部(920)延伸穿过在所述第一主表面区域(121)和相对的所述第二主表面区域(122)之间的所述第二箔衬底(120)，以及

通过布置在第二箔衬底(120)的第一主表面区域(121)上的导电迹线图案(921)来接触竖直贯通连接部(920)，该导电迹线图案(921)在功能电子组件(123)和竖直贯通连接部(920)之间横向延伸，以将功能电子组件(123)电连接到竖直贯通连接部(920)。

30.根据实施例29所述的方法，该方法还包括：

通过布置在第一箔衬底(110)的第一主表面区域(111)上的导电迹线图案(911)来接触第二箔衬底(120)中的竖直贯通连接部(920)，该导电迹线图案(911)与布置在第一箔衬底(110)的第一主表面区域(111)上的功能电子组件(113)电接触，以通过竖直贯通连接部(920)在布置在第一箔衬底(110)上的功能电子组件(113)和布置在第二箔衬底(120)上的功能电子组件(123)之间产生电连接。

31.根据实施例19至30中的任一项所述的方法，该方法还包括：

提供具有第一主表面区域(141)和相对布置的第二主表面区域(142)的箔(140)，

在箔(140)中产生窗开口(145)，使得窗开口(145)完全延伸穿过在第一和第二主表面区域(141、142)之间的箔(140)，

将箔(140)布置在第一箔衬底(110)和第二箔衬底(120)之间，使得在箔140中实现为连续的窗口(145)与形成在第二箔衬底(120)中的腔124相对，并且布置在第一箔衬底(110)上的功能电子组件(113)被布置在形成于箔(140)中的窗开口内和在形成于第二箔衬底(110)中的腔(124)内。

32.根据实施例19至30中的任一项所述的方法，该方法还包括：

将多个功能电子组件(113)布置在第一箔衬底(110)的第一主表面区域(111)上，

将多个功能电子组件(123)布置在第二箔衬底(120)的第一主表面区域(121)上，

在第二箔衬底(120)的第二主表面区域(122)中产生多个腔(124)，第二主表面区域(122)与第二箔衬底(120)的第一主表面区域(121)相对，

通过将第一箔衬底和第二箔衬底(110、120)一个在另一个之上地竖直布置来产生多个箔衬底堆叠(150)，其中所述箔衬底(110、120)被布置为一个在另一个之上，使得所述第一箔衬底(110)的第一主表面区域(111)与所述第二箔衬底(120)的第二主表面区域(122)相对，并且布置在所述第一箔衬底(110)上的多个功能电子组件(113)被布置在设置于所述第二箔衬底(120)中的多个腔(124)内，以及

随后切割出以这种方式产生的多个箔衬底堆叠(150)，以获得多个多层3D箔封装(100)。

尽管结合装置描述了一些方面，但是应当理解的是，这些方面也表示对相应方法的描述，使得装置的块或元件也被理解为对应的方法步骤或方法步骤的特征。类比地，结合方法步骤已经描述或已经被描述为方法步骤的方面也表示对对应装置的对应块或细节或特征的描述。

上述实施例仅表示对本发明的原理的说明。本文所述的布置和细节的修改和变形对于本领域其他技术人员将是显而易见的。因此，本发明旨在仅由所附权利要求的范围来限制，而非使用对实施例的描述和讨论所已经提出的具体细节来限制。