具有行锤击地址锁存机构的设备

技术领域

所公开的实施例涉及装置，且具体来说，涉及具有行锤击地址锁存机构的半导体存储器装置。

背景技术

设备(例如，处理器、存储器系统等)可包含经配置以存储和/或处理信息的一或多个半导体电路。举例来说，所述设备可包含存储器装置，例如易失性存储器装置、非易失性存储器装置或组合装置。例如动态随机存取存储器(DRAM)等存储器装置可利用电能来存储和存取数据。举例来说，存储器装置可包含针对高速数据传输实施双数据速率(DDR)介接方案(例如，DDR4、DDR5等)的DDR RAM装置。

在操作存储器装置时，可例如以连续方式在相对较短的时间量内反复存取地址。反复存取(例如，激活/撤销激活)字线(例如，攻击者字线)可能会引起行锤击效应，其中在邻近或附近字线(即，受害者字线)中支撑的电荷由于反复或连续存取攻击者字线而降级。为了补偿降级，存储器装置可在操作期间标识行锤击事件和相关联的攻击者字线。基于所述标识，存储器装置可执行行锤击刷新(RHR)操作以恢复(例如，通过再充电来补偿损耗)对应受害者字线的电荷电平。

随着其它领域中的技术进步及增加的应用，市场正在不断寻求更快、更高效且更小的装置。为了满足市场需求，半导体装置被推向极限。因此，存储器装置的大小得以减小和/或密度得以增大，进而使所述装置中的存储器单元在物理上较小。因此，存储器单元存储较少电荷，这又会减小操作噪声容限且增加存储器单元之间的电磁相互作用。这通常会增加数据丢失的可能性，且相对于行锤击效应，增加超出紧邻(即，邻接)的受害者字线的数据线损耗的可能性。

鉴于不断增大的商业竞争压力连同不断增长的消费者期望和区分市场中的产品的需要，越来越需要找出这些问题的答案。另外，降低成本、改善效率和性能并且满足竞争压力的需要对于找出这些问题的答案添加了更大的压力。

附图说明

图1是根据本发明技术的实施例的设备的框图。

图2是根据本发明技术的实施例的存储器阵列的实例电路图。

图3是根据本发明技术的实施例的设备的示意性框图。

图4是说明根据本发明技术的实施例的设备的锁存和计数操作的时序图。

图5是说明根据本发明技术的实施例的用于设备的行锤击刷新(RHR)触发操作的时序图。

图6是说明根据本发明技术的实施例的用于设备的行锤击刷新(RHR)触发操作的另一时序图。

图7是说明根据本发明技术的实施例的用于设备的辅助地址的行锤击刷新(RHR)触发操作的时序图。

图8是说明根据本发明技术的实施例的操作设备的实例方法的流程图。

图9是根据本发明技术的实施例的包含设备的系统的示意图。

具体实施方式

如下文更详细地描述，本文中所公开的技术涉及一种用于管理包含行锤击刷新(RHR)操作的刷新操作的设备，例如存储器系统、具有存储器装置的系统、相关方法等。所述设备(例如，DRAM装置)可通过在所述设备的操作期间检测行锤击事件且标识相关联的攻击者字线(例如，已经在阈值时间量内反复存取的字线)来管理RHR操作。基于攻击者字线，所述设备可标识受害者字线(例如，邻接或紧邻攻击者字线的字线)，其中存储的电荷可能由于行锤击事件而降级。因此，所述设备可执行RHR操作(例如，再充电操作)以刷新受害者字线的电荷电平。

除了刷新邻接受害者字线(“主要受害者字线”)之外，所述设备还可以标识和刷新可能受到行锤击事件的负面影响的额外刷新字线。举例来说，随着装置大小减小和/或存储器密度增大，存储器单元之间的物理间隔可减小和/或存储在每一单元中的电荷可减少(即，由于存储器单元较小)。因此，行锤击事件可能会影响攻击者字线周围的多于一组字线。因此，在一些实施例中，所述设备可另外标识和刷新邻接或紧邻与攻击者字线相对的主要受害者字线的字线(“辅助受害者字线”)。在一些实施例中，如下文进一步描述，所述设备可包含经配置以标识和跟踪辅助受害者字线以用于RHR操作的双级行锤击地址锁存电路。

图1是根据本发明技术的实施例的设备100(例如，半导体裸片组合件，包含3DI装置或裸片堆叠式封装)的框图。举例来说，设备100可包含DRAM(例如，DDR3 DRAM、DDR4DRAM、DDR5 DRAM等)或其中包含一或多个裸片/芯片的一部分。在一些实施例中，设备100可包含集成在单个半导体芯片上的DDR类型的同步DRAM(SDRAM)。

设备100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，存储体0到15)，且每一存储体可包含多个字线(WL)、多个位线(BL)，以及布置在字线与位线的交叉点处的多个存储器单元。存储器单元可包含数种不同存储器媒体类型中的任一种，包含电容式、磁阻式、铁电、相变等等。字线WL的选择可由行解码器140执行，并且位线BL的选择可由列解码器145执行。可为对应的位线BL提供感测放大器(SAMP)，且将所述感测放大器连接到至少一个相应的本地I/O线对(LIOT/B)，所述本地I/O线对又可经由传输门(TG)耦合到至少一个相应的主I/O线对(MIOT/B)，所述传输门可充当开关。存储器阵列150还可包含板线和用于管理其操作的对应电路系统。

设备100可采用多个外部端子，所述外部端子包含分别耦合到命令总线和地址总线以接收命令信号(CMD)和地址信号(ADDR)的命令端子和地址端子。设备100可进一步包含用于接收片选信号(CS)的片选端子、用于接收时钟信号CK和CKF的时钟端子、用于接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI、电源端子VDD、VSS和VDDQ。

可从外部向命令端子和地址端子供应地址信号和存储体地址信号(图1中未展示)。可经由命令/地址输入电路105将供应到地址端子的地址信号和存储体地址信号传输到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(XADD)供应到行解码器140，且将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收存储体地址信号且将存储体地址信号供应到行解码器140和列解码器145两者。

可从存储器控制器向命令端子和地址端子供应命令信号(CMD)、地址信号(ADDR)和片选信号(CS)。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。片选信号可用于选择设备100以对提供到命令端子和地址端子的命令和地址作出响应。当将作用片选信号提供到设备100时，可对命令和地址进行解码，并且可执行存储器操作。可经由命令/地址输入电路105将命令信号作为内部命令信号ICMD提供到命令解码器115。命令解码器115可包含用于对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号和命令(例如，用于选择字线的行命令信号和用于选择位线的列命令信号)的电路。命令解码器115可进一步包含用于跟踪各种计数或值(例如，由设备100接收到的刷新命令或由设备100执行的自刷新操作的计数)的一或多个寄存器。

可从存储器阵列150中由行地址(例如，与作用命令一起提供的地址)和列地址(例如，与读取一起提供的地址)指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可将内部命令提供到输入/输出电路160，使得可根据RDQS时钟信号经由读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI和DMI输出读取数据。可在由读取等待时间信息RL定义的时间提供读取数据，所述读取等待时间信息RL可在设备100中编程，例如在模式寄存器(图1中未展示)中编程。可在CK时钟信号的时钟循环方面定义读取等待时间信息RL。举例来说，读取等待时间信息RL可为当提供相关联读取数据时，在设备100接收到读取命令之后的CK信号的时钟循环数。

可根据WCK和WCKF时钟信号将写入数据供应到数据端子DQ、DBI和DMI。可由命令解码器115接收写入命令，所述命令解码器可向输入/输出电路160提供内部命令，使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160和读取/写入放大器155供应到存储器阵列150。可在由行地址和列地址指定的存储器单元中写入写入数据。可在由写入等待时间WL信息定义的时间将写入数据提供到数据端子。写入等待时间WL信息可在设备100中编程，例如在模式寄存器(图1中未展示)中编程。可在CK时钟信号的时钟循环方面定义写入等待时间WL信息。举例来说，写入等待时间信息WL可为当接收到相关联写入数据时，在设备100接收到写入命令之后的CK信号的时钟循环数。

可以向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS可被供应到内部电压发生器电路170。内部电压发生器电路170可基于电源电势VDD和VSS而产生各种内部电势VPP、VOD、VARY、VPERI等等。内部电势VPP可用于行解码器140中，内部电势VOD和VARY可用于包含在存储器阵列150中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。

还可以向电源端子供应电源电势VDDQ。电源电势VDDQ可连同电源电势VSS一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势VDDQ可为与电源电势VDD相同的电势。在本发明技术的另一实施例中，电源电势VDDQ可为与电源电势VDD不同的电势。然而，可将专用电源电势VDDQ用于输入/输出电路160，使得由输入/输出电路160产生的电源噪声不传播到其它电路块。

可以向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可被供应到时钟输入电路120。CK和CKF信号可互补，并且WCK和WCKF信号也可互补。互补时钟信号可以同时具有相对的时钟电平和相对的时钟电平之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，并且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。

时钟输入电路120中包含的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的时钟/启用信号启用时，输入缓冲器可接收时钟/启用信号。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。可将内部时钟信号ICLK供应到内部时钟电路130。内部时钟电路130可基于从命令/地址输入电路105接收到的内部时钟信号ICLK和时钟启用(图1中未展示)而提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可进一步提供输入/输出(IO)时钟信号。IO时钟信号可被供应到输入/输出电路160，且可用作用于确定读取数据的输出时序和写入数据的输入时序的时序信号。可在多个时钟频率下提供IO时钟信号，使得可按不同的数据速率从设备100输出数据和将数据输入到设备100。当需要高存储器速度时，较高时钟频率可为合乎需要的。当需要较低功率消耗时，较低时钟频率可为合乎需要的。还可将内部时钟信号ICLK供应到时序产生器，且因此可产生各种内部时钟信号。

设备100可连接到能够利用存储器临时或永久性存储信息的数个电子装置中的任一个，或其组件。举例来说，设备100的主机装置可为计算装置，例如台式计算机或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其一些组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或数个其它产品中的任一个。在一个实施例中，主机装置可直接连接到设备100，但在其它实施例中，主机装置可间接连接到存储器装置(例如，经由网络连接或通过中间装置)。

设备100可包含经配置以控制对应存储器单元MC的信息的刷新的刷新控制电路180。举例来说，作为输入，刷新控制电路180可从地址解码器110接收经解码行地址信号(XADD)、从命令解码器115接收刷新信号(AREF)、从命令解码器115接收作用信号(ACT)和/或预充电信号(Pre)等。命令解码器115可在命令信号(CMD)指示行存取(例如，作用命令)时产生作用信号(ACT)(例如，脉冲信号)。命令解码器115可在命令信号(CMD)指示预充电时产生预充电信号(Pre)(例如，脉冲信号)。命令解码器115可在命令信号(CMD)指示自动刷新命令和/或自刷新进入命令时产生刷新信号(AREF)(例如，脉冲信号)。响应于自刷新进入命令，可按所要间隔循环地激活刷新信号(AREF)，直到接收到自刷新退出命令为止。在一些实施例中，响应于刷新信号(AREF)，刷新控制电路180可产生到行解码器140的刷新行地址(RXADD)，这在所述行解码器中发起刷新操作(例如，通过激活存储器单元阵列中的预定字线)。因此，设备100可实施刷新操作(例如，计划刷新)以刷新(例如，增加存储的电荷)目标位置(例如，主要受害者字线和/或辅助受害者字线)。

刷新控制电路180可包含经配置以控制RHR操作的RHR控制电路185。RHR控制电路185可经配置以控制RHR操作且刷新邻近于被锤击字线的一或多组字线。举例来说，刷新控制电路180可产生对应于邻接攻击者字线的主要受害者字线和/或邻接主要受害者字线的辅助受害者字线的刷新行地址(RXADD)。在一些实施例中，RHR控制电路185可从总的计划刷新操作窃取一或多个泵(例如，用于刷新字线或一组单元的预定持续时间或时钟循环数)以执行RHR操作。举例来说，设备100可在被窃取的泵期间刷新主要受害者字线和/或辅助受害者字线。

图2是根据本发明技术的实施例的存储器阵列(例如，图1的存储器阵列150)的实例电路图。如上文所描述，存储器阵列150包含根据字线(例如，存储器单元202的行)和位线(例如，存储器单元202的列)布置的存储器单元202。

在图1的设备100的操作期间，图1的RHR控制电路185可在反复存取(例如，在阈值次数内激活/撤销激活)攻击者字线222时检测行锤击事件。行锤击事件可能会耗尽存储在邻近或附近单元上的电荷。图2相对于可能受行锤击事件影响的主要受害者字线224和辅助受害者字线226展示攻击者字线222。在攻击者字线222处于中间的情况下，主要受害者字线224可包含邻接或紧邻攻击者字线222的字线。辅助受害者字线226可包含邻接与攻击者字线222相对的主要受害者字线224的字线。换句话说，主要受害者字线224可包含攻击者字线222周围的一对字线。另外，主要受害者字线224可包含在攻击者字线222与辅助受害者字线226之间的字线。举例来说，对于攻击者字线WL

并且，在操作期间，设备100可周期性地(经由例如图1的命令解码器115)发出且(例如，经由例如图1的刷新控制电路180)执行刷新命令。因此，刷新控制电路180可以计划的方式刷新字线，以防止由于存储在存储器单元202中的电荷降级而引起信息丢失。在一些实施例中，设备100可以一定的频率/模式发出刷新命令，使得所有字线在预定刷新循环(例如，64毫秒)期间刷新至少一次。

然而，在一些使用情况下，在攻击者字线222的存取计数(例如，数目激活/撤销激活)达到预定阈值以前，可不在主要受害者字线224和/或辅助受害者字线226处实施计划刷新操作。举例来说，如果在攻击者字线222的存取计数达到第一预定数目(例如，10000)以前计划刷新操作未刷新主要受害者字线224，那么可能需要经由RHR操作刷新耦合到主要受害者字线224的存储器单元202。为了对主要受害者字线224执行RHR操作，RHR控制电路185可窃取在检测到行锤击条件之后发出的刷新命令，且刷新主要受害者字线224来替代或补充在刷新命令时由CBR(刷新)计数器的内容指定的字线的计划刷新。

类似地，如果在攻击者字线222的存取计数达到第二预定数目(例如，100000或更大)以前计划刷新操作未刷新辅助受害者字线226，那么可能需要经由RHR操作刷新耦合到辅助受害者字线226的存储器单元202。由于行锤击效应随着攻击者字线222与受害者字线之间的距离增大而减小，因此第二预定数目可大于第一预定数目。在一些实施例中，第二预定数目可比第一预定数目大一或多个数量级。当满足辅助受害者字线226的RHR条件时，RHR控制电路185可窃取在检测到行锤击条件之后发出的刷新命令，且刷新辅助受害者字线226来替代或补充在刷新命令时由CBR计数器的内容指定的字线的计划刷新。下文描述RHR控制电路185的细节，例如以标识RHR条件和/或对辅助受害者字线226实施RHR操作。

图3是根据本发明技术的实施例的设备(例如，图1的设备100)的示意性框图。举例来说，设备100可包含根据本发明技术的实施例的存储器装置(例如，DRAM装置)。在一些实施例中，设备100可包含经配置以控制RHR操作和/或将刷新地址(RXADD)提供到图1的存储器阵列150的控制电路300(例如，图1的RHR控制电路185的一部分)。

在一些实施例中，控制电路300可包含行地址总线302和/或刷新计数器304。行地址总线302可包含一组电连接件(例如，导线)，其传达对应于附带读取或写入命令的行地址(命令地址)的信号。举例来说，行地址总线302可将图1的地址解码器110连接到控制电路300的一或多个组件。刷新计数器304可包含经配置以为计划刷新操作提供行地址(计划刷新地址)的CBR计数器。因此，在执行计划刷新的刷新命令时，设备100可刷新对应于由刷新计数器304提供的计划刷新地址的存储器单元。

控制电路300可包含经配置以从行地址总线302接收命令地址且从刷新计数器304接收计划刷新地址的命令刷新多路复用器306。命令刷新多路复用器306可根据刷新信号(Ref)选择接收到的信号中的一个。在一些实施例中，举例来说，当刷新信号处于对应于执行除刷新命令以外的命令的电平(例如，非作用电平或低电平)下时，命令刷新多路复用器306可选择命令地址。当刷新信号处于互补电平(例如，作用电平或高电平)下时，命令刷新多路复用器306可选择由刷新计数器304提供的计划刷新地址。

在一些实施例中，控制电路300可包含经配置以将行地址锁存在行地址总线302上的一组行地址锁存器308a到308i(例如，最多i个锁存器)。行地址锁存器可根据锁存脉冲(L)进行锁存。锁存地址可提供到一组对应的比较器310a到310i。每一比较器可将来自行地址总线302的命令地址与来自所连接的锁存器的锁存地址进行比较。当命令地址与锁存地址匹配时，对应比较器可产生匹配信号(CM)。控制电路300可包含经配置以对匹配信号的数目/出现进行计数的一组主要计数器312a到312i。主要计数器312a到312i可包含增序计数器或降序计数器。可将主要计数器312a到312i复位，且可响应于清除信号(CLN)而将计数器值清除为初始值。因此，控制电路300可使用行地址锁存器308a到308i、比较器310a到310i和主要计数器312a到312i对存取某些(例如，锁存)地址的次数进行计数。

行地址锁存器308a到308i可分别连接到主要缓冲器314a到314i。主要缓冲器314a到314i可经配置以响应于主要缓冲器控制(DL)信号而将对应的锁存地址提供到主要行锤击总线(N总线)。主要行锤击总线可将(例如，当对应主要计数器达到阈值时图2的攻击者字线222的)锁存地址提供到主要地址计算器316。主要地址计算器316可基于所提供的地址而计算(例如，图2的主要受害者字线224的)邻近地址。举例来说，主要地址计算器316可基于所提供的地址增大和/或减小一行/一个字线而计算邻近地址。

在一些实施例中，控制电路300可进一步包含经配置以计算图2的辅助受害者字线226的电路。举例来说，控制电路300可包含一组地址存储电路318a到318j。在一些实施例中，i可与j相同或不同。地址存储电路318a到318j可经配置以响应于存储信号(S)而将行地址存储在主要行锤击总线上。可将所存储的行地址提供到一组对应的辅助缓冲器320a到320j，所述辅助缓冲器经配置以响应于辅助锁存信号(DS)而将所存储的行地址提供到辅助行锤击总线(M总线)。

控制电路300可包含一组辅助计数器322a到322j(例如，增序计数器或降序计数器)，所述辅助计数器连接到辅助行锤击总线且经配置以响应于更新信号(I)而使计数器值递增。辅助计数器322a到322j可响应于辅助清除信号CLM而将计数器值复位成初始值。

控制电路300可进一步包含连接到辅助行锤击总线的辅助地址计算器324。辅助地址计算器324可经配置以计算(例如，辅助受害者字线226的)地址，所述地址是远离在辅助行锤击总线上提供的(例如，攻击者字线222的)地址的两个地点/两行。举例来说，当对应的辅助计数器达到阈值时，辅助地址计算器324可基于所提供的地址增大和/或减小两行/两个字线而计算辅助地址集合。

控制电路300可包含一组选择器，其经配置以选择适合于设备100的命令和/或当前条件的一或多个地址。在一些实施例中，举例来说，控制电路300可包含主要辅助多路复用器326和/或行锤击多路复用器328。

主要辅助多路复用器326可连接到主要地址计算器316和辅助地址计算器324的输出。主要辅助多路复用器326可经配置以根据RHR选择(RHRS)信号选择邻近地址(例如，主要受害者字线224)或辅助地址(例如，辅助受害者字线226)。举例来说，主要辅助多路复用器326可在RHRS信号为高或作用时选择邻近地址，以对主要受害者字线224执行RHR操作。并且，主要辅助多路复用器326可在RHRS为低或非作用时选择辅助地址，以对辅助受害者字线226执行RHR操作。

行锤击多路复用器328可连接到命令刷新多路复用器306和行锤击多路复用器328的输出。行锤击多路复用器328可经配置以根据表示是否要执行RHR的RHR信号选择输出中的一个。举例来说，行锤击多路复用器328可在RHR信号为高/作用以表示RHR操作何时不适用时选择命令刷新多路复用器306的输出(例如，命令地址或CBR地址)。并且，行锤击多路复用器328可在RHR信号为低/非作用以表示RHR操作何时适用时选择行锤击多路复用器328的输出(例如，主要受害者字线224或辅助受害者字线226)。可将所选择的地址(RXADD)从行锤击多路复用器328提供到图1的行解码器140，所述行解码器经配置以对输出进行解码以选择图1的存储器阵列150中的指定字线。

控制电路300可进一步包含刷新控制逻辑332。刷新控制逻辑332经配置以控制控制电路300的操作。举例来说，刷新控制逻辑332可控制上文针对控制电路300所描述的电路/组件中的一或多个的操作。刷新控制逻辑332可接收和评估一或多个信号，例如比较器输出、主要计数器312a到312i和/或辅助计数器322a到322i的计数器值、CBR计数器值或其组合。基于接收到的信号，刷新控制逻辑332可控制或发出锁存脉冲(L)、一或多个复位信号(例如，CLN和/或CLM)、一或多个缓冲器控制信号(例如，DL和/或DS)、一或多个存储信号(S)、更新信号(I)或其组合。并且，刷新控制逻辑332可根据预定时序和/或一或多个计数器值控制或发出多路复用器控制信号(例如，Ref、RHRS和/或RHR)。举例来说，可向刷新控制逻辑332供应经解码命令信息以识别发出和/或执行的命令。并且，刷新控制逻辑332接收CBR计数器值以跟踪已经基于每一刷新命令而刷新的行地址。一旦已经刷新对应地址，刷新控制逻辑332就可发出复位命令。

在一些实施例中，行地址总线302、刷新计数器304、行地址锁存器308a到308i、比较器310a到310i、主要计数器312a到312i、主要缓冲器314a到314i和/或主要地址计算器316可对应于主要RHR电路系统分组，其经配置以对地址进行计数和处理以计算主要受害者字线224。除了主要RHR电路系统分组之外，控制电路300还可包含辅助RHR电路系统分组，其经配置以对地址进行计数和处理以计算辅助受害者字线226。举例来说，辅助RHR电路系统分组可包含地址存储电路318a到318j、辅助缓冲器320a到320j、辅助计数器322a到322j和/或辅助地址计算器324。由于辅助受害者字线226的行锤击效应会减小，因此控制电路将需要以不同于主要RHR电路系统分组的方式配置的辅助RHR电路系统分组以提高设备100的总效率。另外，为了考虑除了主要受害者字线224的地址之外的辅助受害者字线226的地址，控制电路300可包含命令刷新多路复用器306与行锤击多路复用器328之间的主要辅助多路复用器326。

图4是说明根据本发明技术的实施例的用于设备(例如，图1的设备100)的锁存和计数操作的时序图400。举例来说，时序图400可说明图3的控制电路300的操作，例如针对图3的行地址总线302、图3的行地址锁存器308a到308i和/或图3的主要计数器312a到312i、锁存和计数操作的操作。时序图400可说明响应于相应的激活(ACT)命令而将来自行地址总线302的行地址锁存到行地址锁存器308a到308i中的每一个的过程。

出于说明性目的，图4展示四个行地址锁存器的锁存和计数操作，但应理解，设备100可包含操作方式与下文所描述的操作方式类似的不同数目个行地址锁存器。并且，出于说明性目的，图4说明具有相应的增序计数器的操作，但应理解，设备100可利用降序计数器。

如上文所描述，行地址总线302可传达附带ACT命令的命令地址402。控制电路300可(经由例如图3的比较器310a到310i和/或图3的刷新控制逻辑332中的一或多个)评估命令地址402是否与锁存在行地址锁存器上的地址中的任一个匹配。举例来说，控制电路300可包含用于存储第一锁存地址412的第一锁存器(Latch0)、用于存储第二锁存地址414的第二锁存器(Latch1)、用于存储第三锁存地址416的第三锁存器(Latch2)和/或用于存储第四锁存地址418的第四锁存器(Latch3)。

当命令地址402(例如，在t1、t4、t7和/或t9处)与锁存地址中的任一个均不匹配时，控制电路300可(经由例如刷新控制逻辑332)用新的地址更新或替换锁存地址中的一个。在一些实施例中，控制电路300可评估与连接到对应锁存器的主要计数器312a到312i的实例相关联的计数值。举例来说，刷新控制逻辑332可将连接到第一锁存器的第一计数器(Counter0)的第一计数值422、连接到第二锁存器的第二计数器(Counter1)的第二计数值424、连接到第三锁存器的第三计数器(Counter2)的第三计数值426和连接到第四锁存器的第四计数器(Counter3)的第四计数值428进行比较。基于评估，在一些实施例中，控制电路300可更新在对应于最小计数器值的锁存器处存储新的地址。在一些实施例中，当多于一个计数器具有最小计数值时，控制电路300可根据预定(例如，循环)次序选择对应锁存器中的一个。

否则，当命令地址402(例如，在t2、t3、t5、t6和/或t8处)与锁存地址中的一个匹配时，控制电路可(经由例如刷新控制逻辑332、比较器和/或计数器)更新或递增对应计数值。举例来说，连接到行地址总线302和第一锁存器的第一比较器可基于将命令地址402与第一锁存地址412进行比较而产生第一匹配信号432(CM0)。类似地，分别基于将命令地址402与第二锁存地址414、第三锁存地址416和第四锁存地址418进行比较，第二比较器可产生第二匹配信号434(CM1)，第三比较器可产生第三匹配信号436(CM2)，且第四比较器可产生第四匹配信号438(CM3)。在一些实施例中，当比较的地址匹配时，比较器可产生脉冲。可将匹配信号提供到对应计数器，所述计数器可根据匹配信号使相应计数值递增。

作为说明性实例，在t0处，第一锁存器、第二锁存器、第三锁存器和第四锁存器可分别具有第一锁存地址412“X0”、第二锁存地址414“X1”、第三锁存地址416“X2”和第四锁存地址418“X3”作为最初锁存的行地址。当在t1处接收到ACT时，可提供对应地址值(例如，“X4”)作为行地址总线302上的命令地址402。由于地址值“X4”与先前锁存的地址(例如，“X0”、“X1”、“X2”和“X3”)中的任一个均不匹配(例如，对应于不存在匹配信号432到438的脉冲)，因此刷新控制逻辑332可发出锁存脉冲以锁存新的地址“X4”。由于所有计数值422到428均被初始化为相同值(例如，对于增序计数器为零或一)，因此刷新控制逻辑332可发出第一锁存脉冲(L0)以将第一锁存地址412更新为新的地址(例如，从“X0”到“X4”)。控制电路300可进一步包含用于在锁存脉冲之后生成对应清除信号(CLN)的电路系统。清除信号可将对应计数器复位，和/或匹配信号可更新计数器。举例来说，清除信号CLN0可将第一计数值422复位为零。在一些实施例中，由于最新锁存的值(例如，“X4”)仍在行地址总线302上，所以第一比较器可针对第一匹配信号432产生脉冲且使上文所描述的一连串响应将第一计数值422更新为一。

在时间t2处，当提供(例如，锁存在第二锁存地址414处的)先前锁存的地址“X1”作为命令地址402时，对应的比较器(例如，第二比较器)可针对匹配信号(例如，第二匹配信号434(CM1))产生脉冲。匹配信号可使对应计数器(例如，第二计数器(Counter1))递增计数值(例如，将第二计数值424从一递增到二)。同样，在时间t3处，匹配先前锁存的地址“X3”的命令地址402可使第三计数器(Counter2)递增计数值(例如，将第三计数值426从一递增到二)。

在时间t4处，当加载/接收新的地址“X5”作为命令地址402时，比较器可保持稳定，这是因为所述地址与锁存地址中的任一个均不匹配。类似于时间t1，刷新控制逻辑332可发出锁存脉冲以锁存新的地址“X5”。尽管第一计数器和第三计数器两者将具有最小计数器值一，但刷新控制逻辑332可发出第三锁存器脉冲(L2)，这是因为第一锁存器脉冲(L0)先前已在多个计数器具有相同值时发出。因此，可将第三锁存地址416更新为新的地址(例如，从“X2”更新为“X5”)。另外，刷新控制逻辑332可发出对应的清除信号CLN2以将第三计数值426复位为零，随后可经由来自第三比较器的第三匹配信号436将所述第三计数值更新为一(即，这是因为行地址总线302仍将具有现在锁存在第三锁存器(Latch2)处的新的地址)。

对于时间t5、t6和t8，控制电路300可用与上文针对时间t2和t3所描述的方式类似的方式更新/递增对应计数值(例如，第一计数值422和/或第三计数值426)，这是因为命令地址402与对应锁存地址(例如，第一锁存器地址412“X4”和/或第四锁存器地址418“X3”)匹配。对于时间t7和t9，控制电路300可用与上文针对时间t1和t4所描述的方式类似的方式将锁存地址中的一个(例如，第三锁存器(Latch2)的第三锁存地址416)更新为未锁存地址(例如，“X0”和/或“X5”)。

图5是说明根据本发明技术的实施例的设备(例如，图1的设备100和/或图3的其控制电路300)的行锤击刷新(RHR)触发操作的时序图500。出于说明的目的，图5说明连接到锁存行地址“X3”的第四锁存器(Latch3)的第四计数器(例如，Counter3)的实例情境。

在时间t0处，图5说明当图3的主要计数器312a到312i的计数值中的一个(例如，第四计数值428)比主要RHR阈值“N”小一(例如，“N-1”，例如在“N”为10000的情况下为9999)时的条件。由于计数值尚未达到主要RHR阈值，因此控制电路300可在接收到刷新命令(REF)时产生地址输出502(例如，由图3的行锤击多路复用器328产生和/或提供到图1的行解码器140的地址)作为CBR地址512。CBR地址512可为由图3的刷新计数器304针对计划刷新操作产生的地址。

随后，在时间t1处，图3的行地址总线302上的命令地址402可与锁存地址(例如，图4的第四锁存地址418“X3”匹配)。因此，第四比较器可针对第四匹配信号438产生匹配脉冲，所述第四匹配信号可使第四计数值428递增到“N”。由于计数值中的一个与主要RHR阈值“N”匹配，因此控制电路300可准备对图2的主要受害者字线224实施RHR操作和/或更新辅助RHR电路系统分组中的一或多个分量的值。

举例来说，当第四计数值428达到“N”时，刷新控制逻辑332可激活或转变连接到第四锁存器(Latch3)的主要缓冲器314a到314i中的一个(例如，第四实例)的缓冲器控制信号(例如，DL3)。响应于缓冲器控制信号，可经由主要行锤击总线(例如，N总线)将锁存地址(例如，第四锁存地址418)提供到图3的主要地址计算器316。因此，主要RHR电路分组可在对应计数值达到主要RHR阈值时将锁存地址中的一个(例如，第四锁存地址418)确定为图2的攻击者字线222的地址。在一些实施例中，可产生在主要行锤击总线上加载的地址(例如，“X3”)作为地址输出502。

并且，对于辅助RHR电路系统分组，控制电路300可将攻击者字线222的地址加载到图3的行地址存储电路318a到318j中的一个(例如，第一存储电路(Storage0))中。为了加载地址，刷新控制逻辑332可发出对应于所选择的存储电路的存储信号(例如，第一存储信号(S0))。对于所说明的实例，第一存储信号可将(例如，攻击者字线222的)的地址值“X3”加载到第一存储电路中。在一些实施例中，刷新控制逻辑332可用与上文针对选择锁存器所描述的方式类似的方式来选择存储电路以存储新的和未锁存的地址。刷新控制逻辑332可进一步发出第一更新信号526(I0)以使对应于(例如，连接到)第一存储电路的辅助计数器322a到322j递增一(例如，MCounter0)。

在时间t2处，接收到的命令可为刷新命令(Ref)。响应于在计数器值已达到主要RHR阈值“N”之后的第一刷新命令，主要地址计算器316可计算且输出主要受害者字线224的地址中的一个。举例来说，在t2处，主要地址计算器316可基于攻击者字线222的地址(即，在主要行锤击总线上加载的值)减小一而输出地址(例如，主要受害者字线“WLn-1”的“X3-1”)。另外，响应于刷新命令，刷新控制逻辑332可输出RHR信号的脉冲，使得行锤击多路复用器328选择主要地址计算器316的输出(例如，“X3-1”)作为地址输出522。

在时间t3处，接收到的命令可为刷新命令(Ref)。响应于在计数器值已达到主要RHR阈值“N”之后的第一刷新命令，主要地址计算器316可计算且输出主要受害者字线224的地址中的其余一个。举例来说，在t3处，主要地址计算器316可基于攻击者字线222的地址(即，在主要行锤击总线上加载的值)增大一而输出地址(例如，主要受害者字线“WLn+1”的“X3+1”)。另外，刷新控制逻辑332可输出RHR信号的脉冲，使得行锤击多路复用器328选择主要地址计算器316的输出(例如，“X3+1”)作为地址输出522。

出于说明性目的，时序图500对应于响应于刷新命令而每一存储体刷新一个地址的(例如，LPDDR(移动)DRAM装置的)实施例。然而，应理解，设备100可以不同方式操作。在一些实施例(例如，DDR(标准型)DRAM装置)中，举例来说，设备100可响应于一个刷新命令而每一存储体刷新两个或更多个地址。

在时间t3结束时，刷新控制逻辑332可产生连接到触发RHR操作的锁存器(例如，Latch3)的清除信号(例如，CLN3)。根据清除信号，可将对应计数值(例如，Counter3处的第四计数值428“N”)复位。连同清除信号，刷新控制逻辑332可撤销激活或移除缓冲器控制信号(例如，DL3)，使得锁存地址从主要地址计算器316和主要行锤击总线(例如，N总线)移除。

在时间t4处，行地址总线302上的命令地址402可为新的或未锁存的地址。控制电路300可如上文所描述而操作(例如，类似于图4在时间t7处的操作)且将新的地址锁存在先前锁存攻击者字线222的地址的锁存器(例如，Latch3)处。举例来说，由于第四计数值428已经复位，因此控制电路300可将新的地址锁存到Latch3。基于锁存新的地址，控制电路300可使第四计数值428递增(例如，到一)。

图6是说明根据本发明技术的实施例的设备(例如，图1的设备100和/或图3的其控制电路300)的行锤击刷新(RHR)触发操作的另一时序图600。图6说明当具有ACT命令的接收到的地址与触发RHR操作的地址相同时控制电路300的操作。在与图5的时序图500进行比较时，时序图600包含时间t0、t1、t2和t3的相同事件/操作序列。因此，在时间t3处，控制电路300针对图2的锁存在Latch3中的攻击者字线222(例如，地址“X3”)完成图2的主要受害者字线224(例如，地址“X3-1”和“X3+1”)的RHR操作。

在时间t4处，行地址总线302上的命令地址402可为与同先前实施的RHR操作相关联的攻击者字线222相同的地址(“X3”)。由于地址保持被锁存(例如，在Latch3处)，因此对应比较器可产生匹配信号(例如，CM3)，且对应计数器(例如，Counter3)可使计数值(例如，第四计数值628)递增。否则，锁存信号(例如，L3)和/或清除信号(例如，CLN3)可保持不受干扰，这是因为锁存值也保持不变。

图7是说明根据本发明技术的实施例的设备(例如，图1的设备100和/或图3的其控制电路300)的(例如，图2的辅助受害者字线226的)辅助地址的行锤击刷新(RHR)触发操作的时序图700。如上文所描述，在一些实施例中，RH条件可能会影响除了紧邻图2的攻击者字线222的字线(例如，图2的主要受害者字线224)之外的字线。然而，由RH条件引起的电荷降级随着受影响的字线与攻击者字线222之间的物理距离增大而减少。因此，辅助RHR电路系统分组可基于与用于触发主要(例如，更接近)字线的RHR操作的阈值(例如，主要RHR阈值“N”)不同的阈值(例如，辅助RHR阈值“M”)而触发辅助地址的RHR操作。

对于图7中所说明的实例，在时间t0处，主要RHR电路分组可处于与图5和图6的t0类似的状态。因此，对应于锁存在第四锁存器(Latch3)处的地址“X3”的第四计数值728可恰好小于主要RHR阈值“N”(比所述主要RHR阈值小一，即，“N-1”)。

如上文所描述(例如，对于图5中说明的实例)，控制电路300可(经由例如图3的辅助计数器322a到322j)跟踪字线的存取和/或关于辅助受害者字线226的RHR操作的出现。在一些实施例中，每当(例如，攻击者字线222的)对应地址触发RHR操作时，控制电路300可使辅助计数器递增。在时间t0处，辅助计数值702(例如，辅助计数器322a到322j中的一个(例如，第一计数器(MCounter0))中的递增值)可恰好小于辅助RHR阈值“M”(例如，比所述辅助RHR阈值小一，即，“M-1”)。

在时间t1处，命令地址712(例如，图3的行地址总线302上的地址值)可与锁存地址(例如，“X3”)匹配。因此，主要RHR电路分组可使第四计数值728递增以符合或满足阈值“N”，进而发起RHR操作以刷新锁存地址周围的(例如，地址“X3-1”和“X3-1”的)主要受害者字线224。

并且，在时间t1处，辅助RHR电路分组可处理RH条件。在一些实施例中，图3的刷新控制逻辑332可对存储信号(例如，S0)进行控制或脉冲处理，以将接收到的地址(即，对应于攻击者字线222的地址的锁存地址)加载到图3的地址存储电路318a到318j中的一个(例如，Storage0)。刷新控制逻辑332可(经由例如其中的一或多个比较器和/或锁存器)对更新信号(例如，I0)进行控制或脉冲处理，以使对应计数器(例如，MCounter0)递增，从而使辅助计数值702符合或满足辅助RHR阈值“M”。

在时间t2处，设备100可开始执行RHR操作以基于刷新命令(Ref)而刷新辅助受害者字线226。在一些实施例中，在时间t1与t2之间，设备100可执行RHR操作以刷新(例如，地址“X3-1”和“X3+1”的)主要受害者字线224。举例来说，图7的时间t2可在图5的时间t4之后发生。因此，在一些实施例中，设备100可响应于在完成主要受害者字线224的RHR操作之后接收到的第一刷新命令而开始执行RHR操作以刷新辅助受害者字线226。在例如针对标准型DRAM装置的其它实施例中，设备100可响应于一个刷新命令而刷新两个主要受害者字线224和/或两个辅助受害者字线226。举例来说，在一些实施例中，设备100可基于在主要计数值中的一个达到主要RHR阈值之后接收到的第一刷新命令而窃取两个操作循环，且跨越两个被窃取的循环刷新主要受害者字线224。设备100可基于下一个刷新命令而窃取另外两个操作循环以刷新辅助受害者字线226。在一些其它实施例中，设备100可基于在检测到RH条件之后接收到的第一刷新命令而窃取四个协作循环以刷新主要受害者字线224和辅助受害者字线226两者(例如，刷新总共四个字线)。

为了刷新辅助受害者字线226，控制电路300可激活或转变辅助缓冲器控制信号704(例如，DS0)以经由辅助行锤击总线(M总线)将攻击者字线222的地址(例如，“X3”)从地址存储电路(例如，Store0)提供到图3的辅助地址计算器324。基于接收到的地址，辅助地址计算器324可计算辅助受害者字线226的辅助地址(例如，“X3-2”和“X3+2”)。举例来说，辅助地址计算器324可基于使接收到的地址递增和/或递减二而计算辅助地址。在一些实施例(例如，LPDDR(移动)DRAM)中，控制电路300可响应于接收到的刷新命令而产生输出信号714以包含辅助地址中的第一个(例如，“X3-2”)。为了产生对应的输出信号714，控制电路300可撤销激活或转变RHR选择(RHRS)信号，使得图3的主要辅助多路复用器326选择辅助地址计算器324的输出而不是用于刷新主要地址的图3的主要地址计算器316的输出。并且，辅助地址计算器324可激活或转变RHR信号，使得图3的行锤击多路复用器328选择地址计算器(例如，辅助地址计算器324)的输出而不是来自图3的CBR计数器304的CBR地址。

在时间t3处，对于下一个接收到的刷新命令，设备100可完成执行RHR操作以刷新辅助受害者字线226。因此，控制电路300可产生输出信号714以包含辅助地址中的第二个(例如，“X3+2”)。另外，刷新控制逻辑332可例如通过撤销激活或转变辅助缓冲器控制信号7-4(例如，DS0)而从辅助行锤击总线(M总线)和辅助地址计算器324移除攻击者字线222的地址(例如，“X3”)。另外，在输出辅助受害者字线226的地址中的最后一个之后，刷新控制逻辑332可例如通过对辅助清除信号706(例如，对应于MCounter0的CLM0)进行脉冲处理或控制而将辅助计数值702复位。

当对应受害者地址在计划刷新期间刷新时，控制电路300可进一步将计数器(例如，主要计数器312a到312i中的一或多个和/或辅助计数器322a到322j中的一或多个)复位。举例来说，当主要受害者字线224和/或辅助受害者字线226的地址与CBR计数器304的作为输出信号714生成的输出匹配时，控制电路300可更新对应的NCounter和/或MCounter。因此，当存取次数在主要和/或辅助受害者字线经由计划刷新操作刷新之前达到对应阈值时，控制电路300可跟踪字线的存取且刷新主要和/或辅助受害者字线。

图8是说明根据本发明技术的实施例的操作设备(例如，图1的设备100或其中的一部分)的实例方法800的流程图。举例来说，方法800可用于使用实例时序图(例如，图4的时序图400、图5的时序图500、图6的时序图600和/或图7的时序图700)来操作如上文所描述的图3的控制电路300。方法800可用于响应于行锤击条件而刷新除了图2的主要受害者字线224之外的图2的辅助受害者字线226。

在框802处，设备100可锁存先前存取的地址(例如，图4中所说明的锁存地址中的一个，例如第一锁存地址412、第二锁存地址414、第三锁存地址416和/或第四锁存地址418)。如上文所描述，当先前存取的地址未能与当时锁存的地址中的一个匹配时，设备100可锁存与先前命令一起接收的地址。

在框804处，设备100可接收附带有命令的地址(例如，图2的命令地址402)。设备100可经由图3的行地址总线302接收地址。可将接收到的地址提供到图3的控制电路300的各种电路组件以用于进一步处理。

在框806处，当接收到的地址与先前接收到的地址匹配时，设备100可跟踪主要计数值。举例来说，处理电路300可(经由例如主要电路分组)确定命令地址402是否与锁存地址中的一个匹配。当存在匹配时，处理电路300可操作连接到匹配锁存器的计数器且使对应计数值递增。

在框808处，当主要计数值达到主要阈值时，设备100可(经由例如处理电路300)发起RHR操作。举例来说，基于将主要计数值与主要阈值进行比较，主要电路分组可在主要计数值达到主要阈值时确定RH条件。如上文所描述，主要电路分组可将图2的攻击者字线222确定为对应于命令地址的字线，且产生包含对应于图4的主要受害者字线224的一或多个地址的地址输出(例如，图2的地址输出502)。可将地址输出传递到行解码器，然后传递到存储器阵列以刷新(例如，RHR操作)主要受害者字线224。

在框812处，设备100可(经由例如处理电路300)跟踪与同先前存取的地址匹配的命令地址相关联的辅助计数值。在一些实施例中，如上文所描述，辅助电路分组可基于存储命令地址和/或操作辅助计数器中的一个以使对应于命令地址的计数值递增来跟踪辅助计数值。在一些实施例中，当在第一电路分组处确定RH和/或发起RHR操作以刷新主要受害者字线224时，辅助电路分组可使辅助计数值递增。

在框814处，当辅助计数值达到辅助阈值时，设备100设备100可(经由例如处理电路300)发起RHR操作。举例来说，基于将辅助计数值与辅助阈值进行比较，辅助电路分组可在辅助计数值达到辅助阈值时确定辅助刷新时序。如上文所描述，辅助电路分组可确定与对应于辅助刷新时序的RH条件相关联的攻击者字线222。辅助电路分组可产生对应于图2的辅助受害者字线226的一或多个地址作为输出地址。可将输出地址传递到行解码器，然后传递到存储器阵列以刷新(例如，RHR操作)辅助受害者字线226。

电路控制件300的辅助电路分组(例如，行地址存储电路318、辅助缓冲器320、辅助计数器322、辅助地址计算器324等)提高了数据完整性且减少了误差。由于行锤击效应可使保持在超出主要受害者字线224的行中的电荷降级，所以辅助电路分组可跟踪攻击者字线222相对于辅助受害者字线226的存取。因此，设备100可另外在适当条件下刷新辅助受害者字线226以补偿由反复存取攻击者字线222引起的电荷耗尽。

另外，设备100可使用上文所描述的电路控制件300来应用不同的阈值/触发条件(例如，主要阈值和辅助阈值)，以控制对辅助受害者字线226执行RHR操作的时序和/或频率。辅助电路分组可根据辅助受害者字线226所经历的降级与主要受害者字线224所经历的降级相比减少的量而调整时序和/或频率。因此，基于控制时序和/或频率，辅助电路分组可进一步改进与刷新辅助受害者字线226相关联的效率。

图9是根据本发明技术的实施例的包含设备的系统的示意图。上文参考图1到8所描述的上述设备(例如，存储器装置)中的任一个可并入到大量的较大和/或较复杂系统中的任一个中，其代表性实例是图9中示意性地展示的系统980。系统980可包含存储器装置900、电源982、驱动器984、处理器986和/或其它子系统或组件988。存储器装置900可包含与上文参考图1到8所描述的设备的特征大体上类似的特征，且因此可包含来自主机装置的用于执行直接读取请求的各种特征。所得系统980可执行广泛多种功能中的任一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统980可包含但不限于手持式装置(例如，移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统980的组件可容纳于单个单元中或分布在多个互连的单元上方(例如，通过通信网络)。系统980的组件还可包含远程装置和多种计算机可读媒体中的任一种。

综上所述，应了解，本文中已经出于说明的目的描述了本发明技术的具体实施例，但是可以在不偏离本公开的情况下进行各种修改。此外，在特定实施例的上下文中描述的新技术的某些方面还可在其它实施例中组合或去除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可以显示此类优点，且并非所有的实施例都要显示此类优点以落入本发明技术的范围内。因此，本公开和相关联的技术可以涵盖未明确地在本文中展示或描述的其它实施例。

在上文所说明的实施例中，已在DRAM装置的上下文中描述了所述设备。然而，除DRAM装置以外或作为DRAM装置的替代，根据本发明技术的其它实施例配置的设备可包含其它类型的合适存储媒体，例如并有基于NAND或基于NOR的非易失性存储媒体(例如，NAND快闪)、磁性存储媒体、相变存储媒体、铁电存储媒体等的装置。

如本文所使用的术语“处理”包含操控信号和数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、汇编、传输，和/或操控数据结构。术语数据结构包含布置为位、字或代码字、块、文件、输入数据、系统产生的数据(例如，计算出的或所产生的数据)以及程序数据的信息。此外，如本文中所使用的术语“动态”描述在对应装置、系统或实施例的操作、使用或部署期间及在运行制造商的固件或第三方固件之后或同时进行的过程、功能、动作或实施方案。动态地进行过程、功能、动作或实施方案可能在设计、制造及初始测试、设置或配置后或之后发生。

以充分细节描述上文实施例以使所属领域的技术人员能够制作和使用实施例。然而，相关领域的技术人员将理解，本发明技术可具有额外实施例，并且本发明技术可在没有上文参考图1到9描述的实施例的细节中的若干个的情况下实践。