半导体装置

技术领域

本申请说明书公开的技术例如涉及使用碳化硅(SiC)的半导体装置。

背景技术

以往，在使用碳化硅(SiC)的金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor、即MOSFET)等碳化硅半导体装置中，为了避免由于在体二极管中流过回流电流引起的双极性劣化，有内置肖特基势垒二极管(Schottkybarrier diode、即SBD)的方法(参照例如专利文献1)。

另外，提出为了缩小芯片面积而形成沟槽并在该沟槽的底部形成SBD的技术(参照例如专利文献2)。

现有技术文献

专利文献

专利文献1：日本专利第5815882号公报

专利文献2：日本特开2015-185700号公报

发明内容

在半导体装置中，要求即使在流入较大的回流电流时，在一定时间也不破坏。将该用于在一定时间不被破坏的耐量称为I2t耐量。

另一方面，在内置SBD的MOSFET中，为了避免上述双极性劣化，要求较高的单极性通电能力。

在专利文献1或者专利文献2公开的半导体装置中，存在无法同时确保针对回流电流的单极性通电能力和I2t耐量这样的问题。

一般而言，在难以对内置SBD的MOSFET中的体二极管通电的情况下，单极性通电能力提高。然而，I2t耐量降低。

另一方面，在易于对内置SBD的MOSFET中的体二极管通电的情况下，I2t耐量提高。然而，单极性通电能力降低。

本申请说明书公开的技术是鉴于如以上记载的问题而完成的，其目的在于提供用于提高I2t耐量并且维持最大单极性电流密度的技术。

本申请说明书公开的技术的第1方式具备：第1导电类型的半导体基板；漏极电极，与所述半导体基板的下表面欧姆接触；第1导电类型的漂移层，形成于所述半导体基板的上表面；第2导电类型的阱层，部分性地形成于所述漂移层的表层；第1导电类型的源极层，部分性地形成于所述阱层的表层，并且具有比所述漂移层高的杂质浓度；第2导电类型的第1杂质层，部分性地形成于所述阱层的表层，并且具有比所述阱层高的杂质浓度；以及源极电极，与未形成所述阱层的所述漂移层的表层、所述阱层、所述源极层及所述第1杂质层接触地形成，将所述源极电极与所述漂移层肖特基接触的界面作为肖特基界面，所述第1杂质层在与所述肖特基界面之间夹着所述阱层而形成，所述第1杂质层从比所述源极层接近所述肖特基界面的所述阱层的表层形成至所述源极层的下方，所述第1杂质层的下表面位于比所述肖特基界面更靠下方。

另外，本申请说明书公开的技术的第2方式具备：第1导电类型的漂移层；第2导电类型的阱层，部分性地形成于所述漂移层的表层；第1导电类型的源极层，部分性地形成于所述阱层的表层，并且具有比所述漂移层高的杂质浓度；第2导电类型的第1杂质层，部分性地形成于所述阱层的表层，并且具有比所述阱层高的杂质浓度；以及源极电极，与未形成所述阱层的所述漂移层的表层、所述阱层、所述源极层及所述第1杂质层接触地形成，将所述源极电极与所述漂移层肖特基接触的界面作为肖特基界面，所述第1杂质层在与所述肖特基界面之间夹着所述阱层而形成，所述第1杂质层形成于包括比所述源极层远离所述肖特基界面的所述阱层的内部的区域，所述第1杂质层的下表面位于比所述肖特基界面更靠下方。

另外，本申请说明书公开的技术的第3方式具备：第1导电类型的漂移层；第2导电类型的第1阱层，部分性地形成于所述漂移层的表层；第2导电类型的第2阱层，部分性地形成于所述漂移层的表层；第1导电类型的源极层，部分性地形成于所述第2阱层的表层，并且具有比所述漂移层高的杂质浓度；第2导电类型的第1杂质层，部分性地形成于所述第1阱层的表层，并且具有比所述第1阱层高的杂质浓度；第2导电类型的第2杂质层，部分性地形成于所述第2阱层的表层，并且具有比所述第2阱层高的杂质浓度；以及源极电极，与未形成所述第1阱层及第2阱层的所述漂移层的表层、所述第1阱层、所述第2阱层、所述源极层、所述第1杂质层及所述第2杂质层接触地形成，将所述源极电极与所述漂移层肖特基接触的界面作为肖特基界面，所述第1杂质层在与所述肖特基界面之间夹着所述第1阱层而形成，所述第2杂质层在与所述肖特基界面之间夹着所述第2阱层而形成，所述第2杂质层形成于比所述源极层接近所述肖特基界面的所述阱层的表层，所述第1杂质层的远离所述肖特基界面的一侧的侧端部形成于相比于所述第2杂质层的远离所述肖特基界面的一侧的侧端部更远离所述肖特基界面的位置，所述第1杂质层的下表面以及所述第2杂质层的下表面位于比所述肖特基界面更靠下方。

本申请说明书公开的技术的第1方式具备：第1导电类型的半导体基板；漏极电极，与所述半导体基板的下表面欧姆接触；第1导电类型的漂移层，形成于所述半导体基板的上表面；第2导电类型的阱层，部分性地形成于所述漂移层的表层；第1导电类型的源极层，部分性地形成于所述阱层的表层，并且具有比所述漂移层高的杂质浓度；第2导电类型的第1杂质层，部分性地形成于所述阱层的表层，并且具有比所述阱层高的杂质浓度；以及源极电极，与未形成所述阱层的所述漂移层的表层、所述阱层、所述源极层及所述第1杂质层接触地形成，将所述源极电极与所述漂移层肖特基接触的界面作为肖特基界面，所述第1杂质层在与所述肖特基界面之间夹着所述阱层而形成，所述第1杂质层从比所述源极层接近所述肖特基界面的所述阱层的表层形成至所述源极层的下方，所述第1杂质层的下表面位于比所述肖特基界面更靠下方。根据这样的结构，能够使从源极电极低电阻地连接的体二极管界面远离肖特基界面，所以能够提高I2t耐量并且维持最大单极性电流密度。

另外，本申请说明书公开的技术的第2方式具备：第1导电类型的漂移层；第2导电类型的阱层，部分性地形成于所述漂移层的表层；第1导电类型的源极层，部分性地形成于所述阱层的表层，并且具有比所述漂移层高的杂质浓度；第2导电类型的第1杂质层，部分性地形成于所述阱层的表层，并且具有比所述阱层高的杂质浓度；以及源极电极，与未形成所述阱层的所述漂移层的表层、所述阱层、所述源极层及所述第1杂质层接触地形成，将所述源极电极与所述漂移层肖特基接触的界面作为肖特基界面，所述第1杂质层在与所述肖特基界面之间夹着所述阱层而形成，所述第1杂质层形成于包括比所述源极层远离所述肖特基界面的所述阱层的内部的区域，所述第1杂质层的下表面位于比所述肖特基界面更靠下方。根据这样的结构，能够使从源极电极低电阻地连接的体二极管界面远离肖特基界面，所以能够提高I2t耐量并且维持最大单极性电流密度。

另外，本申请说明书公开的技术的第3方式具备：第1导电类型的漂移层；第2导电类型的第1阱层，部分性地形成于所述漂移层的表层；第2导电类型的第2阱层，部分性地形成于所述漂移层的表层；第1导电类型的源极层，部分性地形成于所述第2阱层的表层，并且具有比所述漂移层高的杂质浓度；第2导电类型的第1杂质层，部分性地形成于所述第1阱层的表层，并且具有比所述第1阱层高的杂质浓度；第2导电类型的第2杂质层，部分性地形成于所述第2阱层的表层，并且具有比所述第2阱层高的杂质浓度；以及源极电极，与未形成所述第1阱层及第2阱层的所述漂移层的表层、所述第1阱层、所述第2阱层、所述源极层、所述第1杂质层及所述第2杂质层接触地形成，将所述源极电极与所述漂移层肖特基接触的界面作为肖特基界面，所述第1杂质层在与所述肖特基界面之间夹着所述第1阱层而形成，所述第2杂质层在与所述肖特基界面之间夹着所述第2阱层而形成，所述第2杂质层形成于比所述源极层接近所述肖特基界面的所述阱层的表层，所述第1杂质层的远离所述肖特基界面的一侧的侧端部形成于相比于所述第2杂质层的远离所述肖特基界面的一侧的侧端部更远离所述肖特基界面的位置，所述第1杂质层的下表面以及所述第2杂质层的下表面位于比所述肖特基界面更靠下方。根据这样的结构，能够使从源极电极低电阻地连接的体二极管界面远离肖特基界面，所以能够提高I2t耐量并且维持最大单极性电流密度。

另外，与本申请说明书公开的技术关联的目的、特征、方式以及优点通过以下所示的详细的说明和附图将变得更加明确。

附图说明

图1是概略地示出实施方式所涉及的、半导体装置5000中的活性单元的结构的例子的剖面图。

图2是概略地示出实施方式的半导体装置1001中的、活性单元的结构的例子的剖面图。

图3是概略地示出实施方式的半导体装置1001A中的、活性单元的其他结构的例子的剖面图。

图4是概略地示出实施方式的半导体装置1001B中的、活性单元的其他结构的例子的剖面图。

图5是概略地示出实施方式的半导体装置1001C中的、活性单元的其他结构的例子的剖面图。

图6是概略地示出实施方式的半导体装置1001D中的、活性单元的其他结构的例子的剖面图。

图7是概略地示出实施方式的半导体装置2001中的、活性单元的结构的例子的剖面图。

图8是概略地示出实施方式的半导体装置2001A中的、活性单元的其他结构的例子的剖面图。

图9是概略地示出实施方式的半导体装置3001中的、活性单元的结构的例子的剖面图。

图10是概略地示出在实施方式中示出的半导体装置的、活性单元的结构的例子的俯视图。

图11是概略地示出实施方式的半导体装置4001中的、活性单元的结构的例子的剖面图。

图12是概略地示出在实施方式中示出的半导体装置的、活性单元的结构的例子的俯视图。

(符号说明)

10、101：N型的半导体基板；20、102：N型的漂移层；22、114：肖特基区域；30、103、103A、103B：P型的阱层；35：P型的阱接触层；40、105、105B：N型的源极层；50、108、108A、108B：栅极绝缘膜；55、110：层间绝缘膜；60、109、109A、109B：栅极电极；70：欧姆电极；71：背面欧姆电极；75：肖特基电极；80、111、111E：源极电极；85、112：漏极电极；104：沟道区域；106：体二极管界面；107、107A、107B、107C、107D、107E、107F、107G：P型的低电阻层；113、113A：N型的低电阻层；115：肖特基界面；116：JFET区域；120、120E：源极接触孔；1001、1001A、1001B、1001C、1001D、2001、2001A、3001、4001、5000：半导体装置；3002：沟槽。

具体实施方式

以下，参照附图，说明实施方式。而且，关于通过各个实施方式产生的效果的例子，在所有实施方式的说明后也总结记述。

此外，附图是概略地示出的图，为便于说明，适当地进行结构的省略或者结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系未必正确地记载，而可能适当地变更。另外，在并非剖面图的俯视图等附图中，为了易于理解实施方式的内容，也有时附加阴影线。

另外，在以下所示的说明中，设为对同样的构成要素附加相同的符号而图示，关于它们的名称和功能也是同样的。因此，为了避免重复，有时省略关于它们的详细的说明。

另外，在以下记载的说明中，即使有使用“上”、“下”、“左”、“右”、“侧”、“底”、“表”或者“背”等意味着特定的位置和方向的用语的情况，这些用语也只是为了使实施方式的内容易于理解而适当地使用的例子，与实际上实施时的方向无关。

另外，在以下记载的说明中，在记载为“…的上表面”或者“…的下表面”的情况下，除了成为对象的构成要素的上表面自身以外以及还包括在成为对象的构成要素的上表面形成有其他构成要素的状态。即，例如，在记载为“设置于甲的上表面的乙”的情况下，不妨碍在甲与乙之间介有其他构成要素“丙”。

另外，在以下记载的说明中，即使有使用“第1”或者“第2”等序数的情况，这些用语也只是为了使实施方式的内容易于理解而适当地使用的例子，不限定于可能通过这些序数产生的顺序等。

另外，在以下记载的说明中，示出半导体元件的材料是碳化硅(SiC)的情况，但即便是作为其他宽带隙半导体的、氮化镓、氮化铝、氮化铝镓、氧化镓或者金刚石等，也产生与以下记载的本实施方式同样的效果。

另外，在以下记载的说明中，将第1传导类型设为N型，将第2传导类型设为P型，但也可以将第1传导类型设为P型，将第2传导类型设为N型。

<第1实施方式>

以下，说明本实施方式的半导体装置。为便于说明，首先，说明本实施方式所涉及的半导体装置5000的结构。

<关于半导体装置的结构>

图1是概略地示出本实施方式所涉及的、半导体装置5000中的活性单元的结构的例子的剖面图。

如图1例示，半导体装置5000的活性单元具备：N型的半导体基板10；N型的漂移层20，形成于N型的半导体基板10的上表面；P型的阱层30，部分性地形成于N型的漂移层20的表层；N型的源极层40，部分性地形成于P型的阱层30的表层；P型的阱接触层35，部分性地形成于P型的阱层30的表层；栅极绝缘膜50，至少与被N型的源极层40和N型的漂移层20夹着的P型的阱层30的上表面接触地形成；栅极电极60，形成于栅极绝缘膜50的上表面；层间绝缘膜55，覆盖栅极电极60地形成；欧姆电极70，覆盖未被栅极绝缘膜50覆盖的N型的源极层40的上表面及未被栅极绝缘膜50覆盖的P型的阱接触层35的上表面的一部分地形成；肖特基电极75，覆盖未被栅极绝缘膜50覆盖的P型的阱层30的上表面的一部分及未被栅极绝缘膜50覆盖的N型的漂移层20的上表面地形成；源极电极80，覆盖层间绝缘膜55和未被欧姆电极70及肖特基电极75覆盖的P型的阱层30的上表面的一部分地形成；背面欧姆电极71，形成于N型的半导体基板10的下表面；以及漏极电极85，形成于背面欧姆电极71的下表面。

在此，与源极电极80接触的N型的漂移层20的上表面附近与肖特基区域22对应。

接下来，说明本实施方式的、半导体装置1001的结构。

图2是概略地示出本实施方式的半导体装置1001中的、活性单元的结构的例子的剖面图。

如图2例示，半导体装置1001的活性单元具备：N型的半导体基板101；N型的漂移层102，形成于N型的半导体基板101的上表面；P型的阱层103，部分性地形成于N型的漂移层102的表层；N型的源极层105，部分性地形成于P型的阱层103的表层；P型的低电阻层107，部分性地形成于P型的阱层103的表层；栅极绝缘膜108，至少与被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面接触地形成；栅极电极109，形成于栅极绝缘膜108的上表面；层间绝缘膜110，覆盖栅极电极109地形成；源极电极111，覆盖层间绝缘膜110、未被栅极绝缘膜108覆盖的N型的源极层105的上表面、未被栅极绝缘膜108覆盖的P型的低电阻层107的上表面、未被栅极绝缘膜108覆盖的P型的阱层103的上表面及未被栅极绝缘膜108覆盖的N型的漂移层102的上表面地形成；以及漏极电极112，形成于N型的半导体基板101的下表面。

在此，被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面附近与沟道区域104对应。另外，P型的阱层103的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109之间的、源极电极111和N型的源极层105的上表面、P型的低电阻层107的上表面、P型的阱层103的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120对应。

P型的低电阻层107通过P型的阱层103从肖特基区域114在平面方向(即图2中的左右方向)上隔开。另外，P型的低电阻层107不仅存在于N型的源极层105的一方的侧方，而且还存在于下方。P型的低电阻层107既可以与N型的源极层105的侧面以及下表面接触，也可以离开。另外，P型的低电阻层107的下表面位于比肖特基界面115更靠下方。

在1个源极接触孔120内，源极电极111与P型的阱层103、N型的源极层105、P型的低电阻层107以及N型的漂移层102(肖特基区域114)接触。

源极电极111与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

体二极管界面106是N型的漂移层102和P型的阱层103的下表面的界面，在P型的低电阻层107的下表面到达P型的阱层103的下端的情况下，还包括N型的漂移层102和P型的低电阻层107的下表面的界面。

沟道区域104是P型的阱层103内的、在相对源极电极111对栅极电极109施加正电压的情况下形成沟道的区域，是与栅极绝缘膜108接触的区域。

N型的半导体基板101、N型的漂移层102、P型的阱层103、N型的源极层105、P型的低电阻层107、肖特基区域114以及JFET区域116的材料例如是碳化硅(SiC)。

作为栅极绝缘膜108以及层间绝缘膜110的材料，例如使用二氧化硅(SiO

作为栅极电极109的材料，例如能够使用多晶硅。另外，作为源极电极111以及漏极电极112的材料，例如能够使用镍、钛、铝、金、铂、铜、钼或者它们的合金。

<关于半导体装置的动作>

接下来，说明本实施方式的、半导体装置1001的动作。

在通常动作时从源极电极111流入的回流电流通过肖特基界面115流向漏极电极112。

另一方面，在非常时等从源极电极111流入大的回流电流、例如1000A/cm

以下，说明本实施方式的半导体装置1001的作用以及效果。

内置SBD的MOSFET的I2t耐量提高是指，在半导体装置中流过大的回流电流时，相对经由肖特基界面115的单极性电流密度，经由体二极管界面106的双极性电流密度变大，通过从P型的阱层103对N型的漂移层102注入大量的少数载流子而发生大的传导率调制效果，半导体装置的电阻变低的情况。

因此，如上所述，从源极电极111到体二极管界面106的电阻越小或者从源极电极111低电阻地连接的体二极管界面(以下低电阻体二极管界面)越远离肖特基界面115，相比于通过低电阻体二极管界面附近的单极性电流流过的路径的电阻，双极性电流流过的路径的电阻变得越低。因此，双极性电流密度相对地增加，I2t耐量提高。

例如，如果P型的低电阻层107的浓度峰值中的杂质浓度是被N型的漂移层102和N型的源极层105夹着的P型的阱层103的表层(即沟道区域104)中的杂质浓度的10倍以上、优选100倍以上，则能够充分减小从源极电极111到体二极管界面106的电阻。

在本实施方式中，如图2例示，P型的低电阻层107不仅形成于N型的源极层105的一方的侧面而且与下表面也接触地形成或者形成于下表面的下方，从而能够使低电阻体二极管界面形成于离开肖特基界面115的位置。因此，能够提高I2t耐量。

图3是概略地示出本实施方式的半导体装置1001A中的、活性单元的其他结构的例子的剖面图。

如图3例示，半导体装置1001A的活性单元具备：N型的半导体基板101；N型的漂移层102；P型的阱层103；N型的源极层105；P型的低电阻层107A，部分性地形成于P型的阱层103的表层；栅极绝缘膜108；栅极电极109；层间绝缘膜110；源极电极111，覆盖层间绝缘膜110、未被栅极绝缘膜108覆盖的N型的源极层105的上表面、未被栅极绝缘膜108覆盖的P型的低电阻层107A的上表面、未被栅极绝缘膜108覆盖的P型的阱层103的上表面及未被栅极绝缘膜108覆盖的N型的漂移层102的上表面地形成；以及漏极电极112。

在此，被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面附近与沟道区域104对应。另外，P型的阱层103的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109之间的、源极电极111和N型的源极层105的上表面、P型的低电阻层107A的上表面、P型的阱层103的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120对应。

P型的低电阻层107A通过P型的阱层103从肖特基区域114在平面方向(即图3中的左右方向)上隔开。另外，P型的低电阻层107A不仅存在于图3所示的剖面中的N型的源极层105的双方的侧方，而且还存在于下方。另外，P型的低电阻层107A的下表面位于比肖特基界面115更靠下方。

源极电极111与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

图4是概略地示出本实施方式的半导体装置1001B中的、活性单元的其他结构的例子的剖面图。

如图4例示，半导体装置1001B的活性单元具备：N型的半导体基板101；N型的漂移层102；P型的阱层103；N型的源极层105；P型的低电阻层107B，部分性地形成于P型的阱层103的表层；栅极绝缘膜108；栅极电极109；层间绝缘膜110；源极电极111，覆盖层间绝缘膜110、未被栅极绝缘膜108覆盖的N型的源极层105的上表面、未被栅极绝缘膜108覆盖的P型的低电阻层107B的上表面、未被栅极绝缘膜108覆盖的P型的阱层103的上表面及未被栅极绝缘膜108覆盖的N型的漂移层102的上表面地形成；以及漏极电极112。

在此，被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面附近与沟道区域104对应。另外，P型的阱层103的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109之间的、源极电极111和N型的源极层105的上表面、P型的低电阻层107B的上表面、P型的阱层103的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120对应。

P型的低电阻层107B通过P型的阱层103从肖特基区域114在平面方向(即图4中的左右方向)上隔开。另外，P型的低电阻层107B在图4所示的剖面中，不仅存在于N型的源极层105的一方的侧方(接近肖特基界面115的一侧的侧方)，而且还存在于下方。进而，P型的低电阻层107B以与N型的源极层105的下方部分相同的深度，还延长到沟道区域104的下方(即远离肖特基界面115的P型的阱层103的内部)地形成。另外，P型的低电阻层107B的下表面位于比肖特基界面115更靠下方。

源极电极111与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

如图3或者图4例示，如果通过在处于远离肖特基界面115的位置的沟道区域104的下方形成P型的低电阻层107A或者P型的低电阻层107B而形成低电阻体二极管界面，则能够使低电阻体二极管界面形成于离开肖特基界面115的位置。因此，I2t耐量提高。

但是，如图3例示，在将P型的低电阻层107A扩大至沟道区域104地形成的情况下，相比于未将P型的低电阻层扩大至沟道区域104的情况，栅极-源极间电压的阈值增加。因此，根据需要追加N型的离子注入等而调整阈值即可。

另外，也可以在N型的源极层105的下方，例如在纸面纵深方向上混合存在P型的低电阻层存在的区域和不存在P型的低电阻层的区域。即，也可以在N型的源极层105的下方，部分性地(例如间歇地)形成P型的低电阻层。

图5是概略地示出本实施方式的半导体装置1001C中的、活性单元的其他结构的例子的剖面图。

如图5例示，半导体装置1001C的活性单元具备：N型的半导体基板101；N型的漂移层102；P型的阱层103；N型的源极层105；P型的低电阻层107C，部分性地形成于P型的阱层103的表层；栅极绝缘膜108；栅极电极109；层间绝缘膜110；源极电极111，覆盖层间绝缘膜110、未被栅极绝缘膜108覆盖的N型的源极层105的上表面、未被栅极绝缘膜108覆盖的P型的低电阻层107C的上表面、未被栅极绝缘膜108覆盖的P型的阱层103的上表面及未被栅极绝缘膜108覆盖的N型的漂移层102的上表面地形成；以及漏极电极112。

在此，被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面附近与沟道区域104对应。另外，P型的阱层103的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109之间的、源极电极111和N型的源极层105的上表面、P型的低电阻层107C的上表面、P型的阱层103的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120对应。

P型的低电阻层107C通过P型的阱层103从肖特基区域114在平面方向(即图5中的左右方向)上隔开。另外，P型的低电阻层107C在图5所示的剖面中，存在于N型的源极层105的双方的侧方。此外，P型的低电阻层107C未形成于N型的源极层105的下方并且从图5的纸面纵深方向相对N型的源极层105迂回地形成。

在此，P型的低电阻层107C无需一定存在于接近肖特基界面115的一侧以及纸面纵深侧的N型的源极层105的侧方，存在于远离肖特基界面115的一侧并且与源极电极111在任意部位连接即可。

另外，P型的低电阻层107C的下表面位于比肖特基界面115更靠下方。

源极电极111与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

图6是概略地示出本实施方式的半导体装置1001D中的、活性单元的其他结构的例子的剖面图。

如图6例示，半导体装置1001D的活性单元具备：N型的半导体基板101；N型的漂移层102；P型的阱层103；N型的源极层105；P型的低电阻层107D，部分性地形成于P型的阱层103的表层；栅极绝缘膜108；栅极电极109；层间绝缘膜110；源极电极111，覆盖层间绝缘膜110、未被栅极绝缘膜108覆盖的N型的源极层105的上表面、未被栅极绝缘膜108覆盖的P型的低电阻层107D的上表面、未被栅极绝缘膜108覆盖的P型的阱层103的上表面及未被栅极绝缘膜108覆盖的N型的漂移层102的上表面地形成；以及漏极电极112。

在此，被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面附近与沟道区域104对应。另外，P型的阱层103的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109之间的、源极电极111和N型的源极层105的上表面、P型的低电阻层107D的上表面、P型的阱层103的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120对应。

P型的低电阻层107D通过P型的阱层103从肖特基区域114在平面方向(即图6中的左右方向)上隔开。另外，P型的低电阻层107D在图6所示的剖面中，存在于N型的源极层105的双方的侧方。另外，P型的低电阻层107D在成为沟道区域104的栅极绝缘膜108的正下方，未形成于P型的阱层103的上表面附近并且形成于比预定的深度深的位置。此外，P型的低电阻层107D未形成于N型的源极层105的下方并且从图6的纸面纵深方向相对N型的源极层105迂回地形成。

在此，P型的低电阻层107D无需一定存在于接近肖特基界面115的一侧以及纸面纵深侧的N型的源极层105的侧方，存在于远离肖特基界面115的一侧并且与源极电极111在任意部位连接即可。

另外，P型的低电阻层107D的下表面位于比肖特基界面115更靠下方。

源极电极111与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

在沟道区域104的下方形成P型的低电阻层的情况下，无需一定在N型的源极层105的下方也形成P型的低电阻层，例如，也可以如图5或者图6例示，从纸面纵深方向将P型的低电阻层107C或者P型的低电阻层107D连接到N型的源极层105。即便是这样的结构，也能够提高I2t耐量。

另外，P型的阱层103的下表面与P型的低电阻层107(能够替代为P型的低电阻层107A、P型的低电阻层107B、P型的低电阻层107C、P型的低电阻层107D)的下表面之间的距离越小，源极电极111与低电阻体二极管界面之间的电阻值变得越小。因此，I2t耐量提高。

因此，P型的低电阻层107(能够替代为P型的低电阻层107A、P型的低电阻层107B、P型的低电阻层107C、P型的低电阻层107D)的下表面优选形成于比N型的源极层105的下表面深的位置。换言之，P型的低电阻层107(能够替代为P型的低电阻层107A、P型的低电阻层107B、P型的低电阻层107C、P型的低电阻层107D)的深度方向的浓度峰值中的至少1个深度优选比N型的源极层105的任意浓度峰值的深度深。

在内置SBD的MOSFET的通常动作时，为了防止双极性劣化，优选体二极管针对回流电流不动作，仅在肖特基界面流过电流。将能够在满足该条件的同时流过的最大的电流密度称为最大单极性电流密度。另外，将最大单极性电流密度高表现为单极性通电能力高。

最大单极性电流密度由从肖特基界面115经由N型的漂移层102最高电阻地连接的体二极管界面与肖特基界面115之间的电阻值决定。

其原因为，施加到体二极管界面106的电压由单极性电流从肖特基界面115到达至体二极管界面106的电压下降决定，从肖特基界面115最高电阻地连接的体二极管界面最易于双极性通电。

在本实施方式中形成的P型的低电阻层不影响从肖特基界面115直到最高电阻地连接的体二极管界面的路径的电阻值。因此，半导体装置具有与未形成P型的低电阻层的半导体装置等同的最大单极性电流密度。即，能够提高I2t耐量并且维持最大单极性电流密度。

如以上所述，半导体装置1001D能够提高I2t耐量并且维持最大单极性电流密度。

<关于半导体装置的制造方法>

接下来，说明本实施方式的半导体装置1001的制造方法。

首先，准备N型的半导体基板101和在N型的半导体基板101的上表面外延结晶生长的N型的漂移层102。

N型的漂移层102的N型的杂质浓度低于N型的半导体基板101的N型的杂质浓度。另外，根据半导体装置1001的设计耐压，分别设定N型的漂移层102的N型的杂质浓度以及N型的漂移层102的厚度。

具体而言，N型的漂移层102的N型的杂质浓度例如能够设为1.0×10

接下来，使用通过照相制版处理构图的注入掩模(例如光致抗蚀剂或者硅氧化膜)，进行杂质(即掺杂物)的离子注入。由此，形成P型的阱层103、P型的低电阻层107以及N型的源极层105。

各个层的杂质浓度以及膜厚例如能够如以下所述设定。即，P型的阱层103的杂质浓度超过N型的漂移层102的杂质浓度，并且将其最大杂质浓度例如设定为1.0×10

另外，P型的低电阻层107的杂质浓度超过P型的阱层103的杂质浓度，并且将其最大杂质浓度例如设定为1.0×10

另外，N型的源极层105的杂质浓度超过P型的阱层103的杂质浓度，并且将其最大杂质浓度例如设定为1.0×10

之后，进行用于使注入到N型的漂移层102的杂质电活性化的热处理。

接下来，例如用热氧化法或者沉积法形成栅极绝缘膜108。之后，也可以进行用于提高栅极绝缘膜108的特性以及形成沟道的P型的阱层103与栅极绝缘膜108之间的界面的特性的处理。提高上述特性的处理是指，例如高温热处理、氮化处理或者氧化处理等。

接下来，在栅极绝缘膜108的上表面，例如用多晶硅等形成栅极电极109，进而通过照相制版处理以及蚀刻进行构图。

接下来，在N型的漂移层102的上表面，通过化学气相沉积(chemical vapordeposition、即CVD)法等形成层间绝缘膜110。

然后，例如，通过利用干蚀刻法，选择性地去除层间绝缘膜110以及栅极绝缘膜108，形成用于使源极电极111连接到P型的阱层103、N型的源极层105、P型的低电阻层107以及肖特基区域114的、源极接触孔120。

接下来，在N型的漂移层102的上表面形成源极电极111。源极电极111与N型的源极层105以及P型的低电阻层107通过欧姆接触连接，与肖特基区域114通过肖特基接触连接。

此外，肖特基区域114是与N型的漂移层102相同的传导类型，肖特基区域114的杂质浓度既可以与N型的漂移层102的杂质浓度相同，也可以为了减少电阻通过离子注入等设为高于N型的漂移层102的杂质浓度。

另外，作为栅极绝缘膜108的下方的被2个P型的阱层103夹着的区域的JFET区域116是与N型的漂移层102相同的传导类型。另外，JFET区域116的杂质浓度既可以与N型的漂移层102的杂质浓度相同，也可以为了减少电阻通过离子注入等设为高于N型的漂移层102的杂质浓度。

进而，形成与N型的半导体基板101的下表面欧姆接触的漏极电极112。

通过以上的工序，本实施方式的半导体装置1001的活性单元的结构完成。

<第2实施方式>

说明本实施方式的半导体装置。此外，在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。

<关于半导体装置的结构>

图7是概略地示出本实施方式的半导体装置2001中的、活性单元的结构的例子的剖面图。

如图7例示，半导体装置2001的活性单元具备N型的半导体基板101、N型的漂移层102、P型的阱层103、N型的源极层105、P型的低电阻层107、栅极绝缘膜108、栅极电极109、层间绝缘膜110、源极电极111、漏极电极112以及从N型的漂移层102的上表面形成到P型的阱层103的下方的N型的低电阻层113。

在此，被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面附近与沟道区域104对应。另外，P型的阱层103的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109之间的、源极电极111和N型的源极层105的上表面、P型的低电阻层107的上表面、P型的阱层103的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120对应。

N型的低电阻层113跨越P型的阱层103的下表面的一部分以及肖特基区域114的下方地形成。即，N型的低电阻层113在俯视时至少形成于与肖特基界面115以及P型的低电阻层107重叠的位置。

另外，N型的低电阻层113具有比N型的漂移层102高的杂质浓度。

源极电极111与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

图8是概略地示出本实施方式的半导体装置2001A中的、活性单元的其他结构的例子的剖面图。

如图8例示，半导体装置2001A的活性单元具备N型的半导体基板101、N型的漂移层102、P型的阱层103、N型的源极层105、P型的低电阻层107、栅极绝缘膜108、栅极电极109、层间绝缘膜110、源极电极111、漏极电极112以及从N型的漂移层102的上表面形成到P型的阱层103的下方的N型的低电阻层113A。

在此，被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面附近与沟道区域104对应。另外，P型的阱层103的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109之间的、源极电极111和N型的源极层105的上表面、P型的低电阻层107的上表面、P型的阱层103的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120对应。

N型的低电阻层113A跨越P型的阱层103的下表面、肖特基区域114的下方以及JFET区域116的下方而形成于活性单元整面。

源极电极111与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

本实施方式的半导体装置2001的动作以及本实施方式的半导体装置2001A的动作与第1实施方式所示的半导体装置1001的动作相同。

以下，说明本实施方式的半导体装置的作用以及效果。

在半导体装置的通常动作时，通过具备N型的低电阻层113，从肖特基界面115直到最高电阻地连接的体二极管界面的路径的电阻值降低。因此，最大单极性电流密度增加。

另一方面，在半导体装置2001中流过大的回流电流时，从P型的阱层103对N型的漂移层102注入大量的少数载流子，所以由于具备N型的低电阻层113而对从肖特基界面115直到最高电阻地连接的体二极管界面的路径的电阻值造成的影响变小。因此，由于具备N型的低电阻层113而造成的对I2t耐量的影响小。

此外，为了进一步减小由于具备N型的低电阻层113而对I2t耐量造成的影响，N型的低电阻层113的杂质浓度优选低于P型的阱层103的杂质浓度。

根据以上，根据半导体装置2001，几乎不会使I2t耐量劣化而能够提高最大单极性电流密度。因此，能够改善I2t耐量和最大单极性电流密度的折中关系。

<关于半导体装置的制造方法>

接下来，说明本实施方式的半导体装置2001的制造方法。

在第1实施方式所示的半导体装置1001的制造方法中，在形成P型的阱层103、P型的低电阻层107以及N型的源极层105时，N型的低电阻层113也形成。

用于形成N型的低电阻层113的离子注入既可以在整面进行，也可以使用注入掩模构图来进行。

其他制造方法与第1实施方式所示的半导体装置1001的制造方法相同。

<第3实施方式>

说明本实施方式的半导体装置。此外，在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。

<关于半导体装置的结构>

图9是概略地示出本实施方式的半导体装置3001中的、活性单元的结构的例子的剖面图。

如图9例示，半导体装置3001的活性单元具备：N型的半导体基板101；N型的漂移层102；P型的阱层103；N型的源极层105；P型的低电阻层107E，形成于P型的阱层103内；栅极绝缘膜108；栅极电极109；层间绝缘膜110；源极电极111E，覆盖层间绝缘膜110、未被栅极绝缘膜108覆盖的N型的源极层105的上表面及侧面、未被栅极绝缘膜108覆盖的P型的低电阻层107E的上表面及侧面、未被栅极绝缘膜108覆盖的P型的阱层103的上表面及未被栅极绝缘膜108覆盖的N型的漂移层102的上表面地形成；以及漏极电极112。

在此，被N型的源极层105和N型的漂移层102夹着的P型的阱层103的上表面附近与沟道区域104对应。另外，P型的阱层103的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111E接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111E接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109之间的、源极电极111E和N型的源极层105的上表面以及侧面、P型的低电阻层107E的上表面以及侧面、P型的阱层103的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120E对应。

源极接触孔120E在与N型的源极层105、P型的低电阻层107E以及肖特基区域114接触的位置(即N型的漂移层102的上表面)，具有沟槽3002。

P型的低电阻层107E的一部分以及N型的源极层105位于沟槽3002的侧壁。而且，P型的低电阻层107E的一部分以及N型的源极层105各自与源极电极111E接触。

P型的低电阻层107E的一部分、N型的漂移层102的一部分以及肖特基区域114位于沟槽3002的底部。而且，P型的低电阻层107E的一部分、N型的漂移层102的一部分以及肖特基区域114各自与源极电极111E接触。

在此，在栅极电极109之间窄、且与其相伴地沟槽3002以较窄的宽度形成的情况下，也可以仅未被栅极绝缘膜108覆盖的N型的源极层105的侧面与沟槽3002的侧壁接触并且P型的低电阻层107E的上表面以及侧面与沟槽3002接触。

另外，低电阻层107E和源极层105都与源极电极111在任意的部位连接即可。

P型的低电阻层107E形成于N型的源极层105的下方。另外，P型的低电阻层107E的下表面位于比肖特基界面115更靠下方。

另外，P型的低电阻层107E通过P型的阱层103从肖特基区域114在平面方向(即图9中的左右方向)上隔开。

源极电极111E与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

本实施方式的半导体装置3001的动作与第1实施方式所示的半导体装置1001的动作相同。

以下，说明本实施方式的半导体装置3001的作用以及效果。

源极接触孔120E内的沟槽3002的侧壁与N型的源极层105以及P型的低电阻层107E连接。由此，即使减小源极接触孔120E的宽度，也能够可靠地连接源极电极111E和N型的源极层105以及P型的低电阻层107E，所以能够减小单位单元的间距。

另外，在半导体装置3001是截止状态时，在对源极电极111E与漏极电极112之间施加电压的情况下，电场集中的主要的部位是肖特基界面115以及JFET区域116的上方的栅极绝缘膜108，但通过改变沟槽3002的深度或者肖特基区域114的深度，易于针对JFET区域116的上方的栅极绝缘膜108以及肖特基界面115各自，分别进行耐压设计。

例如，使JFET区域116的杂质浓度越高，使JFET区域116的深度越浅，使JFET区域116的宽度越宽，能够越降低半导体装置3001是导通状态时的电阻(称为导通电阻)，但JFET区域116的上方的栅极绝缘膜108中的电场变得越高。

另一方面，使肖特基区域114的杂质浓度越高，使肖特基区域114的深度越浅，使肖特基区域114的宽度越宽，最大单极性电流密度越增加，但肖特基界面115中的电场变得越高。

为了缓和肖特基界面115中的电场集中，肖特基区域114需要具有一定的深度，但在该情况下，从源极电极111E至体二极管界面106的距离变长，所以电阻增大。通过使P型的低电阻层107E的下表面充分接近比沟槽3002的底部更靠下方的P型的阱层103的下表面，能够防止从源极电极111E到体二极管界面106的路径的电阻增加，维持I2t耐量。

图10是概略地示出在本实施方式中示出的半导体装置的、活性单元的结构的例子的俯视图。此外，在第1实施方式以及第2实施方式中示出的半导体装置也能够设为同样的平面布局。

如图10例示，通过使活性单元的平面形状成为梳形，即肖特基区域114的上表面中的肖特基界面115在俯视时在图10中的上下方向上延伸地形成，并且P型的低电阻层107E也在俯视时在图10中的上下方向上延伸地形成，相比于使活性单元的平面形状成为格子形状的情况，最远离肖特基界面115的等价的体二极管界面106的面积增加。因此，通过具备P型的低电阻层107E，能够使I2t耐量有效地增加。

此外，在图10中，为了简化，仅图示N型的漂移层102、P型的阱层103、N型的源极层105以及P型的低电阻层107E。

<关于半导体装置的制造方法>

接下来，说明本实施方式的半导体装置3001的制造方法。

直至形成源极接触孔120E的半导体装置3001的制造方法与第1实施方式所示的半导体装置1001的制造方法相同。

然后，通过照相制版处理以及蚀刻形成沟槽3002，在N型的漂移层102的上表面形成源极电极111E。

源极电极111E与N型的源极层105以及P型的低电阻层107E通过欧姆接触连接。另外，源极电极111E与肖特基区域114通过肖特基接触连接。

进而，形成与N型的半导体基板101的下表面欧姆接触的漏极电极112。

通过以上的工序，本实施方式的半导体装置3001的活性单元完成。

<第4实施方式>

说明本实施方式的半导体装置。此外，在以下的说明中，对与在以上记载的实施方式中说明的构成要素同样的构成要素附加相同的符号而图示，适当地省略其详细的说明。

<关于半导体装置的结构>

图11是概略地示出本实施方式的半导体装置4001中的、活性单元的结构的例子的剖面图。

如图11例示，半导体装置4001的活性单元具备：N型的半导体基板101；N型的漂移层102；P型的阱层103A，部分性地形成于N型的漂移层102的表层；P型的阱层103B，部分性地形成于N型的漂移层102的表层；N型的源极层105B，部分性地形成于P型的阱层103B的表层，并且具有比N型的漂移层102高的杂质浓度；P型的低电阻层107F，形成于P型的阱层103A的表层，并且具有比P型的阱层103A高的杂质浓度；P型的低电阻层107G，形成于P型的阱层103B的表层，并且具有比P型的阱层103B高的杂质浓度；栅极绝缘膜108A，至少与被P型的低电阻层107F和N型的漂移层102夹着的P型的阱层103A的上表面接触地形成；栅极电极109A，形成于栅极绝缘膜108A的上表面；栅极绝缘膜108B，至少与被N型的源极层105B和N型的漂移层102夹着的P型的阱层103B的上表面接触地形成；栅极电极109B，形成于栅极绝缘膜108B的上表面；层间绝缘膜110，覆盖栅极电极109A及栅极电极109B地形成；源极电极111，覆盖层间绝缘膜110、未被栅极绝缘膜108B覆盖的N型的源极层105B的上表面、未被栅极绝缘膜108A覆盖的P型的低电阻层107F的上表面、未被栅极绝缘膜108B覆盖的P型的低电阻层107G的上表面、未被栅极绝缘膜108A覆盖的P型的阱层103A的上表面、未被栅极绝缘膜108B覆盖的P型的阱层103B的上表面及未被栅极绝缘膜108A和栅极绝缘膜108B覆盖的N型的漂移层102的上表面地形成；以及漏极电极112。

如上所述，在本实施方式的半导体装置4001中，在一部分的P型的阱层内未具备N型的源极层。

在此，被N型的源极层105B和N型的漂移层102夹着的P型的阱层103B的上表面附近与沟道区域104对应。另外，P型的阱层103A的下表面和N型的漂移层102的边界以及P型的阱层103B的下表面和N型的漂移层102的边界与体二极管界面106对应。

另外，与源极电极111接触的N型的漂移层102的上表面附近与肖特基区域114对应。另外，与源极电极111接触的N型的漂移层102的上表面与肖特基界面115对应。

另外，与栅极绝缘膜108A接触的N型的漂移层102的上表面附近与JFET区域116对应。另外，形成于栅极电极109A与栅极电极109B之间的、源极电极111和N型的源极层105B的上表面、P型的低电阻层107F的上表面、P型的低电阻层107G的上表面、P型的阱层103A的上表面、P型的阱层103B的上表面以及N型的漂移层102的上表面接触的区域与源极接触孔120对应。

源极电极111与肖特基区域114肖特基接触。漏极电极112与N型的半导体基板101的下表面欧姆接触。

P型的低电阻层107F的、远离肖特基界面115的一侧的侧端部位于相比于P型的低电阻层107G的、远离肖特基界面115的一侧的侧端部更远离肖特基界面115。

此外，接近肖特基界面115的一侧的P型的低电阻层107F的侧端部与接近肖特基界面115的一侧的P型的阱层103A的侧端部之间的距离无需等于接近肖特基界面115的一侧的P型的低电阻层107G的侧端部与接近肖特基界面115的一侧的P型的阱层103B的侧端部之间的距离。

另外，P型的低电阻层107F的下表面位于比肖特基界面115更靠下方。

P型的低电阻层107G形成于N型的源极层105B的侧方。另外，P型的低电阻层107G的下表面位于比肖特基界面115更靠下方。

另外，P型的低电阻层107G通过P型的阱层103B从肖特基区域114在平面方向(即图11中的左右方向)上隔开。

本实施方式的半导体装置4001的动作与第1实施方式所示的半导体装置1001的动作相同。

以下，说明本实施方式的半导体装置4001的作用以及效果。

根据本实施方式的半导体装置4001，通过具备在远离肖特基界面115的方向上延长的P型的低电阻层107F，能够使低电阻体二极管界面形成于远离肖特基界面115的位置。因此，I2t耐量提高。

越提高P型的阱层103A的个数以及P型的低电阻层107F的个数相对P型的阱层103B的个数以及P型的低电阻层107G的个数的比例，沟道密度越减少。因此，半导体装置4001的导通电阻增加，但I2t耐量提高。

越是高耐压用的半导体装置，N型的漂移层102的杂质浓度越低，相对沟道的电阻，N型的漂移层102的电阻变得越大，所以由于提高P型的阱层103A以及P型的低电阻层107F的比例而产生的导通电阻增加率变小。

此外，P型的阱层103A以及P型的低电阻层107F在俯视时的半导体装置面内周期性地均匀配置时，对半导体装置4001面内均匀地注入少数载流子，所以能够抑制电阻率的面内分布。因此，在抑制电流集中方面有效。

图12是概略地示出在本实施方式中示出的半导体装置的、活性单元的结构的例子的俯视图。此外，在第1实施方式、第2实施方式以及第3实施方式中示出的半导体装置也能够设为同样的平面布局。

如图12例示，通过使活性单元的平面形状成为梳形，相比于使活性单元的平面形状成为格子形状的情况，最远离肖特基界面115的等价的体二极管界面106的面积增加。因此，通过具备P型的低电阻层107F和P型的低电阻层107G，能够使I2t耐量有效地增加。

此外，在图12中，为了简化，仅图示N型的漂移层102、P型的阱层103A、P型的阱层103B、N型的源极层105B、P型的低电阻层107F以及P型的低电阻层107G。

<关于半导体装置的制造方法>

接下来，说明本实施方式的半导体装置4001的制造方法。

半导体装置4001的制造方法与第1实施方式所示的半导体装置1001的制造方法相同。

但是，在P型的阱层103A中，不进行用于形成N型的源极层的离子注入，并且将用于形成P型的低电阻层107F的离子注入相比于用于形成P型的低电阻层107G的离子注入，延长至更远离肖特基界面115的区域进行。

<关于通过以上记载的实施方式产生的效果>

接下来，示出通过以上记载的实施方式产生的效果的例子。此外，在以下的说明中，根据以上记载的实施方式例示的具体的结构记载该效果，但也可以在产生同样的效果的范围内，置换为本申请说明书例示的其他具体的结构。

另外，该置换也可以跨越多个实施方式进行。即，也可以是组合在不同的实施方式中例示的各个结构，产生同样的效果的情况。

根据以上记载的实施方式，半导体装置具备第1导电类型(N型)的半导体基板101、漏极电极112、N型的漂移层102、第2导电类型(P型)的阱层103、N型的源极层105、P型的第1杂质层以及源极电极111。在此，P型的第1杂质层例如与P型的低电阻层107对应。漏极电极112与N型的半导体基板101的下表面欧姆接触。N型的漂移层102形成于N型的半导体基板101的上表面。P型的阱层103部分性地形成于N型的漂移层102的表层。N型的源极层105部分性地形成于P型的阱层103的表层。另外，N型的源极层105具有比N型的漂移层102高的杂质浓度。P型的低电阻层107部分性地形成于P型的阱层103的表层。另外，P型的低电阻层107具有比P型的阱层103高的杂质浓度。源极电极111与未形成P型的阱层103的N型的漂移层102的表层、P型的阱层103、N型的源极层105以及P型的低电阻层107接触地形成。在此，将源极电极111与N型的漂移层102肖特基接触的界面作为肖特基界面115。另外，P型的低电阻层107在与肖特基界面115之间夹着P型的阱层103而形成。另外，P型的低电阻层107从比N型的源极层105接近肖特基界面115的P型的阱层103的表层形成至N型的源极层105的下方。而且，P型的低电阻层107的下表面位于比肖特基界面115更靠下方。

根据这样的结构，能够使从源极电极111低电阻地连接的体二极管界面远离肖特基界面115，所以能够提高I2t耐量并且维持最大单极性电流密度。

此外，即使在将在本申请说明书中例示的其他结构中的至少1个适当地追加到以上记载的结构的情况、即适当地追加在未作为以上记载的结构言及的本申请说明书中例示的其他结构的情况下，也能够产生同样的效果。

另外，根据以上记载的实施方式，P型的低电阻层107B从比N型的源极层105接近肖特基界面115的P型的阱层103的表层形成至N型的源极层105的下方、进而比N型的源极层105远离肖特基界面115的P型的阱层103的内部。根据这样的结构，能够使低电阻体二极管界面有效地远离肖特基界面115，所以能够提高I2t耐量并且维持最大单极性电流密度。

另外，根据以上记载的实施方式，P型的低电阻层107A从比N型的源极层105接近肖特基界面115的P型的阱层103的表层形成至N型的源极层105的下方、进而比N型的源极层105远离肖特基界面115的P型的阱层103的表层。根据这样的结构，能够使低电阻体二极管界面有效地远离肖特基界面115，所以能够提高I2t耐量并且维持最大单极性电流密度。

另外，根据以上记载的实施方式，半导体装置具备N型的漂移层102、P型的阱层103、N型的源极层105、P型的低电阻层107D以及源极电极111。P型的阱层103部分性地形成于N型的漂移层102的表层。N型的源极层105部分性地形成于P型的阱层103的表层。另外，N型的源极层105具有比N型的漂移层102高的杂质浓度。P型的低电阻层107D部分性地形成于P型的阱层103的表层。另外，P型的低电阻层107D具有比P型的阱层103高的杂质浓度。源极电极111与未形成P型的阱层103的N型的漂移层102的表层、P型的阱层103、N型的源极层105以及P型的低电阻层107D接触地形成。在此，将源极电极111与N型的漂移层102肖特基接触的界面作为肖特基界面115。另外，P型的低电阻层107D在与肖特基界面115之间夹着P型的阱层103而形成。另外，P型的低电阻层107D形成于包括比N型的源极层105远离肖特基界面115的P型的阱层103的内部的区域。而且，P型的低电阻层107D的下表面位于比肖特基界面115更靠下方。

根据这样的结构，能够使低电阻体二极管界面远离肖特基界面115，所以能够提高I2t耐量并且维持最大单极性电流密度。

此外，即使在将在本申请说明书中例示的其他结构中的至少1个适当地追加到以上记载的结构的情况、即适当地追加在未作为以上记载的结构言及的本申请说明书中例示的其他结构的情况下，也能够产生同样的效果。

另外，根据以上记载的实施方式，P型的低电阻层107C形成于包括比N型的源极层105远离肖特基界面115的P型的阱层103的表层的区域。根据这样的结构，能够使低电阻体二极管界面有效地远离肖特基界面115，所以能够提高I2t耐量并且维持最大单极性电流密度。

另外，根据以上记载的实施方式，P型的低电阻层107的浓度峰值中的至少1个深度比N型的源极层105的所有浓度峰值的深度深。根据这样的结构，P型的阱层103的下表面与P型的低电阻层107的下表面之间的距离变小，所以源极电极111与低电阻体二极管界面之间的电阻值变小。由此，I2t耐量提高。

另外，根据以上记载的实施方式，P型的低电阻层107的浓度峰值中的杂质浓度是被N型的漂移层102和N型的源极层105夹着的P型的阱层103的表层中的杂质浓度的10倍以上。根据这样的结构，能够降低双极性电流流过的路径的电阻，所以能够使双极性电流密度相对地增加而提高I2t耐量。

另外，根据以上记载的实施方式，P型的低电阻层107的浓度峰值中的杂质浓度是被N型的漂移层102和N型的源极层105夹着的P型的阱层103的表层中的杂质浓度的100倍以上。根据这样的结构，能够降低双极性电流流过的路径的电阻，所以能够使双极性电流密度相对地增加而提高I2t耐量。

另外，根据以上记载的实施方式，半导体装置具备N型的第2杂质层。在此，N型的第2杂质层例如与N型的低电阻层113对应。N型的低电阻层113在俯视时至少形成在与肖特基界面115以及P型的低电阻层107重叠的位置并且从N型的漂移层102的上表面形成到P型的阱层103的下方。另外，N型的低电阻层113具有比N型的漂移层102高的杂质浓度。根据这样的结构，在半导体装置的通常动作时，从肖特基界面115直到最高电阻地连接的体二极管界面的路径的电阻值降低。因此，最大单极性电流密度增加。另一方面，在半导体装置中流过大的回流电流时，从P型的阱层103对N型的漂移层102注入大量的少数载流子，所以由于具备N型的低电阻层113而对从肖特基界面115直到最高电阻地连接的体二极管界面的路径的电阻值造成的影响变小。

另外，根据以上记载的实施方式，N型的低电阻层113A在俯视时形成于P型的阱层103的下方整面。根据这样的结构，在半导体装置的通常动作时，从肖特基界面115直到最高电阻地连接的体二极管界面的路径的电阻值降低。因此，最大单极性电流密度增加。

另外，根据以上记载的实施方式，半导体装置具备N型的漂移层102、P型的第1阱层、P型的第2阱层、N型的源极层105B、P型的第1杂质层、P型的第2杂质层以及源极电极111。在此，P型的第1阱层例如与P型的阱层103A对应。另外，P型的第2阱层例如与P型的阱层103B对应。另外，P型的第1杂质层例如与P型的低电阻层107F对应。另外，P型的第2杂质层例如与P型的低电阻层107G对应。P型的阱层103A部分性地形成于N型的漂移层102的表层。P型的阱层103B部分性地形成于N型的漂移层102的表层。N型的源极层105B部分性地形成于P型的阱层103B的表层。另外，N型的源极层105B具有比N型的漂移层102高的杂质浓度。P型的低电阻层107F部分性地形成于P型的阱层103A的表层。另外，P型的低电阻层107F具有比P型的阱层103A高的杂质浓度。P型的低电阻层107G部分性地形成于P型的阱层103B的表层。另外，P型的低电阻层107G具有比P型的阱层103B高的杂质浓度。源极电极111与未形成P型的阱层103A以及P型的阱层103B的N型的漂移层102的表层、P型的阱层103A、P型的阱层103B、N型的源极层105B、P型的低电阻层107F以及P型的低电阻层107G接触地形成。在此，将源极电极111与N型的漂移层102肖特基接触的界面作为肖特基界面115。另外，P型的低电阻层107F在与肖特基界面115之间夹着P型的阱层103A而形成。另外，P型的低电阻层107G在与肖特基界面115之间夹着P型的阱层103B而形成。另外，P型的低电阻层107G形成于比N型的源极层105接近肖特基界面115的P型的阱层103B的表层。另外，P型的低电阻层107F的远离肖特基界面115的一侧的侧端部形成于相比于P型的低电阻层107G的远离肖特基界面115的一侧的侧端部更远离肖特基界面115的位置。而且，P型的低电阻层107F的下表面以及P型的低电阻层107G的下表面位于比肖特基界面115更靠下方。

根据这样的结构，能够使低电阻体二极管界面远离肖特基界面115，所以能够提高I2t耐量并且维持最大单极性电流密度。

此外，即使在将在本申请说明书中例示的其他结构中的至少1个适当地追加到以上记载的结构的情况、即适当地追加在未作为以上记载的结构言及的本申请说明书中例示的其他结构的情况下，也能够产生同样的效果。

另外，根据以上记载的实施方式，在N型的漂移层102的上表面形成沟槽3002。另外，P型的低电阻层107E形成于沟槽3002的侧壁、底部或者其两方。另外，源极电极111E与P型的低电阻层107E的上表面、侧面或者其两方接触地形成。根据这样的结构，源极接触孔120E内的沟槽3002的侧壁与N型的源极层105以及P型的低电阻层107E连接。由此，即使减小源极接触孔120E的宽度，也能够可靠地连接源极电极111E和N型的源极层105以及P型的低电阻层107E，所以能够减小单位单元的间距。

另外，根据以上记载的实施方式，肖特基界面115在俯视时在第1方向(例如图10中的上下方向)上延伸地形成。另外，P型的低电阻层107E也在俯视时在第1方向(例如图10中的上下方向)上延伸地形成。根据这样的结构，最远离肖特基界面115的等价的体二极管界面106的面积增加。因此，通过具备P型的低电阻层107E，能够使I2t耐量有效地增加。

<关于以上记载的实施方式中的变形例>

在以上记载的实施方式中，有时还记载各个构成要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等，但这些在所有方式是一个例子，不限于本申请说明书记载的内容。

因此，在本申请说明书公开的技术的范围内，设想未例示的无数的变形例以及均等物。例如，包括将至少1个构成要素变形的情况、追加的情况或者省略的情况、进而提取至少1个实施方式中的至少1个构成要素并与其他实施方式的构成要素组合的情况。

另外，只要不产生矛盾，在以上记载的实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。

进而，以上记载的实施方式中的各个构成要素是概念性的单位，在本申请说明书公开的技术的范围内，包括1个构成要素由多个构造物构成的情况、1个构成要素与某个构造物的一部分对应的情况、进而多个构成要素设置于1个构造物的情况。

另外，在以上记载的实施方式中的各个构成要素中，只要发挥同一功能，包括具有其他构造或者形状的构造物。

另外，本申请说明书中的说明是为了与本技术关联的所有目的而参照的，都不应认为是现有技术。

另外，在以上记载的实施方式中，在不特别指定而记载材料名等的情况下，只要不产生矛盾，则包括在该材料中包含其他添加物的例如合金等。