半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

磁性随机存取存储器(Magnetic Random Access Memory，MRAM)是一种非挥发性的磁性随机存储器，MRAM器件拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，而且基本上可以无限次地重复写入，MRAM器件是一种“全动能”的固态存储器。因而，其应用前景非常可观，有望主导下一代存储器市场。

在MRAM器件中，通过存储元件的磁性状态存储数据。MRAM单元通常由一个晶体管和一个磁性隧道结(Magnetic Tunnel Junction，MTJ)共同组成一个存储单元。所述MTJ结构包括至少两个电磁层以及用于隔离两个电磁层的绝缘层。两个电磁层可以维持由绝缘层分隔的两个磁性极化场，其中之一为固定磁性层，其极化方向是固定的：另一个是自由转动磁性层，其极化方向可以外部场的变化而改变。当两个电磁层的极化方向平行时，流经MTJ结构的隧穿电流具有最大值，MTJ结构单元电阻较低：当两个磁性层的极化方向反平行时，流经MTJ结构的隧穿电流具有最小值，MTJ结构单元电阻较高。通过测量MRAM单元的电阻来读取信息，这就是MTJ结构的工作原理。

此外，为了与CMOS集成电路制各工艺相兼容，通常来说，MTJ是插在CMOS集成电路的两层金属层之间的，例如插在第一层金属层与第二层金属层之间，所述两层金属层之间通过通孔(via)互连结构相连。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升MRAM器件的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成介电层；形成贯穿所述介电层的导电通孔；在所述导电通孔中形成导电插塞；在所述介电层上形成保护层，所述保护层覆盖所述导电插塞；在所述保护层和介电层中形成对准沟槽，所述对准沟槽与所述导电插塞相隔离；形成所述对准沟槽后，去除所述保护层，露出所述导电插塞的顶部；去除所述保护层后，在所述导电插塞上形成磁性隧道结叠层结构。

相应的，本发明实施例还提供一种半导体结构，包括：基底；介电层，位于所述基底上；导电插塞，贯穿所述介电层；保护层，位于所述介电层上且覆盖所述导电插塞；对准沟槽，位于所述介电层和保护层中且与所述导电插塞相隔离。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例的半导体结构的形成方法中，在形成对准沟槽之前，还在导电插塞上形成保护层，形成对准沟槽通常包括以掩膜层为掩膜刻蚀介电层、随后去除掩膜层的步骤，且在半导体领域中通常采用含氧气体去除所述掩膜层，本发明实施例形成的所述保护层能够在去除所述掩膜层的过程中，对所述导电插塞起到保护的作用，防止所述导电插塞出现因暴露在含氧气体中而发生氧化形成金属氧化物的问题，从而在导电插塞上形成磁性隧道结(Magnetic tunneling junction，MTJ)叠层结构后，有利于使所述MTJ叠层结构与所述导电插塞直接接触，相应有利于降低MTJ叠层结构与导电插塞的接触电阻、提升MTJ叠层结构与导电插塞的接触性能，进而有利于提升MRAM(Magnetic Random Access Memory，磁性随机访问存储器)器件的性能。

可选方案中，在所述基底上形成介电层后，所述半导体结构的形成方法还包括：在所述介电层上形成刻蚀停止层；在后续去除所述保护层的过程中，所述保护层和所述刻蚀停止层具有较大的刻蚀选择比，所述刻蚀停止层能够在去除所述保护层的过程中，定义刻蚀的停止位置，有利于防止去除所述保护层的工艺对所述介电层造成损伤，提高了介电层的顶面平坦度和高度一致性，进而有利于为后续形成MTJ叠层结构提供平坦以及高度一致性较好的界面；此外，形成导电插塞通常包括进行平坦化处理的步骤，所述刻蚀停止层还能够在形成所述导电插塞的平坦化处理的步骤中定义停止的位置，从而有利于降低所述平坦化处理的难度、提高导电插塞的顶面平坦度和高度一致性，进而为形成磁性隧道结叠层结构提供良好的界面。

附图说明

图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；

图8至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前形成的MRAM器件的性能不佳。现结合一种半导体结构的形成方法分析MRAM器件性能不佳的原因。

图1至图7示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底1；在所述基底1上形成介电层2。

参考图2，形成贯穿所述介电层2的导电通孔3。

参考图3，在所述导电通孔3中形成导电插塞4。

参考图4至图6，在所述介电层2中形成对准沟槽5，所述对准沟槽5与所述导电插塞4相隔离。

参考图7，在所述导电插塞4上形成磁性隧道结(MTJ)叠层结构8。

发明人发现，采用所述形成方法形成的MTJ叠层结构8的性能较差，具体地说，MTJ叠层结构8与导电插塞4的接触性能较差，从而导致MTJ叠层结构8与导电插塞4的接触电阻较大，降低了MTJ叠层结构8的TMR(磁通比)，进而影响MRAM器件的性能。

发明人进一步研究发现，导致MTJ叠层结构8与导电插塞4的接触性能较差的原因如下：

形成对准沟槽5的步骤通常包括：如图4所示，在导电插塞4和介电层2上形成掩膜层6；如图5所示，以掩膜层5为掩膜，刻蚀介电层2，形成对准沟槽5；如图6所示，形成对准沟槽5后，去除掩膜层6。

其中，掩膜层6的材料通常为有机材料，去除掩膜层6通常采用灰化工艺，灰化工艺中通常在含氧气体氛围中进行，因此在去除掩膜层6时，导电插塞4暴露在含氧气体氛围中，导电插塞4易被含氧气体氧化，使与含氧气体相接触的部分导电插塞4材料转化为金属氧化物7，金属氧化物7位于导电插塞4的表面。因此，在形成MTJ叠层结构8后，所述金属氧化物7位于导电插塞4与MTJ叠层结构8之间，MTJ叠层结构8不能直接与导电插塞4相接触，且金属氧化物7的电阻率通常较高，这导致MTJ叠层结构8和导电插塞4的接触电阻较大，降低了所述MTJ叠层结构8和导电插塞4的接触性能，，进而容易降低磁性隧道结的TMR，导致形成的MRAM器件的性能不佳。

为了解决所述技术问题，本发明实施例的半导体结构的形成方法中，在形成对准沟槽之前，还在导电插塞上形成保护层，形成对准沟槽通常包括以掩膜层为掩膜刻蚀介电层、随后去除掩膜层的步骤，且在半导体领域中通常采用含氧气体去除掩膜层，本发明实施例形成的保护层能够在去除掩膜层的过程中，保护导电插塞，防止导电插塞出现因暴露在含氧气体中而发生氧化形成金属氧化物的问题，在导电插塞上形成MTJ叠层结构后，有利于使MTJ叠层结构与导电插塞直接接触，相应有利于降低MTJ叠层结构与导电插塞的接触电阻、提升MTJ叠层结构与导电插塞的接触性能，进而有利于提升MRAM器件的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图8至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图8，提供基底101。

基底101用于为后续工艺制程提供工艺平台。

本实施例中，基底101为形成MRAM器件提供工艺平台。

本实施例中，基底101中形成有晶体管。其中，晶体管可以为NMOS晶体管和PMOS晶体管中的一种或两种。具体地，晶体管可以包括栅极结构、位于栅极结构两侧基底101中的源漏掺杂区。本实施例中，基底101中还形成有层间介质层、以及贯穿层间介质层且与源漏掺杂区相接触的接触孔插塞，层间介质层覆盖源漏掺杂区的表面以及栅极结构的侧壁。基底101中还可以形成其他类型的半导体器件，基底101中还可以形成有电阻结构、导电结构等功能结构。

本实施例中，基底101中还形成有第一金属层间介质层100。

第一金属层间介质层100用于实现后段制程中金属互连线之间的电隔离。

本实施例中，第一金属层间介质层100位于层间介质层上且覆盖接触孔插塞。本实施例中，第一金属层间介质层100的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等材料。具体地，第一金属层间介质层100的材料为低k介质材料，有利于降低后段互连结构之间的寄生电容，进而有利于减小后段RC延迟。

相应地，本实施例中，第一金属层间介质层100中形成有互连线105。

互连线105与接触孔插塞电连接，从而实现源漏掺杂区与外部电路或其他互连结构以及部件的电连接。具体地，互连线105可以为任意一层金属层(Mx)。互连线105可以通过互连结构与接触孔插塞之间实现电连接。

本实施例中，互连线105的材料为铜。

继续参考图8，在基底101上形成介电层120。

后续步骤还包括：形成贯穿介电层120的导电插塞，介电层120用于实现相邻导电插塞之间的电性隔离。介电层120还用于实现互连线110与后续磁性隧道结叠层结构之间的电隔离。

具体地，介电层120形成在第一金属层间介质层100上且覆盖互连线105。

本实施例中，介电层120的材料为低k介质材料、超低k介质材料、氧化硅、氮化硅或氮氧化硅等介电材料。本实施例中，介电层120的材料为氧化硅。

本实施例中，介电层120的厚度为

需要说明的是，本实施例中，在提供基底101后，在形成介电层120之前，半导体结构的形成方法还包括：在基底101上形成阻挡层110。

具体地，阻挡层110位于第一金属层间介质层100上且覆盖互连线105。

阻挡层110用于在后续刻蚀介电层120以形成导电通孔的过程中，定义刻蚀停止的位置，从而防止形成导电通孔的刻蚀工艺对基底101造成损伤，尤其是，防止刻蚀工艺对互连线105造成损伤。

因此，阻挡层110选用与介电层120具有较大的刻蚀选择性的材料，从而使得阻挡层110在后续形成导电通孔的刻蚀工艺中能够定义刻蚀停止的位置。本实施例中，阻挡层110的材料为含碳、氮和氧中的一种或多种的化合物材料。具体地，本实施例中，阻挡层110的材料为氮化硅。

在其他实施例中，阻挡层的材料还可以为氮氧化硅、碳化硅、NDC(Nitride dopedCarbon)、氧化铝或氮化铝等材料。

本实施例中，阻挡层110的厚度为

结合参考图9，需要说明的是，本实施例中，在基底101上形成介电层120后，所述半导体结构的形成方法还包括：在介电层120上形成刻蚀停止层130。

后续形成贯穿介电层120的导电通孔的步骤中，导电通孔还贯穿刻蚀停止层130，随后在导电通孔中形成导电插塞，形成导电插塞的制程通常包括对导电材料层进行平坦化处理的步骤，本实施例形成的刻蚀停止层130能够定义平坦化处理的位置，进而有利于降低平坦化处理的工艺难度、以及提高导电插塞的顶面平坦度和高度一致性。

此外，后续还在介电层120和导电插塞上形成保护层，且后续还包括去除保护层的步骤，本实施例中通过形成刻蚀停止层130，在后续去除保护层的过程中，保护层和刻蚀停止层130具有较大的刻蚀选择比，从而使得刻蚀停止层130能够定义刻蚀停止的位置，有利于防止去除保护层的工艺对介电层120的顶部造成损伤，提高了介电层120的顶面平坦度和高度一致性。

刻蚀停止层130的材料可以为氮化硅、氮氧化硅、碳化硅和碳氧化硅中的一种或多种。刻蚀停止层130的材料为含碳、含氮、或者含碳和氮的材料，含碳或含碳的材料与氧化硅有较高的刻蚀选择性，从而有利于保证刻蚀停止层130能够在后续去除保护层的过程中定义刻蚀停止的位置。

本实施例中，刻蚀停止层130的材料为氮化硅。氮化硅材料具有较高的致密度和硬度，有利于使得在后续去除保护层的过程中，保护层和刻蚀停止层130具有较高的刻蚀选择比，从而使刻蚀停止层130能够定义刻蚀停止的位置。

形成刻蚀停止层130的步骤中，刻蚀停止层130的厚度不宜过小，否则在后续形成导电插塞的平坦化处理的过程中，刻蚀停止层130容易被过早的被去除，或者，剩余的刻蚀停止层130过薄，容易降低刻蚀停止层130在后续去除保护层的过程中用于定义刻蚀停止位置的效果；刻蚀停止层130的厚度也不宜过大，否则容易造成工艺时间和工艺材料的浪费，且后续刻蚀所述刻蚀停止层130还会花费较多的时间，容易降低工艺兼容性。为此，本实施例中，刻蚀停止层130的厚度为

本实施例中，采用沉积工艺形成刻蚀停止层130。沉积工艺的工艺温度不宜过低，否则容易影响刻蚀停止层130的形成质量，例如：易导致刻蚀停止层130的致密度和硬度降低，进而易降低刻蚀停止层130在后续平坦化处理以及去除保护层的过程中定义停止位置的效果；沉积工艺的工艺温度也不宜过高，否则容易对前段制程中形成的器件的性能产生影响。为此，本实施例中，沉积工艺为500℃至700℃，例如：550℃、560℃、670℃等。

本实施例中，采用化学气相沉积工艺形成刻蚀停止层130。化学气相沉积工艺为较为成熟的沉积工艺，工艺兼容性高，且有利于节省工艺成本。

参考图10至图11，形成贯穿介电层120的导电通孔200(如图11所示)。

导电通孔200用于为后续形成导电插塞提供空间位置。

本实施例中，导电通孔200的底部露出互连线105，从而使后续导电插塞能够与互连线105相接触，进而实现导电插塞与互连线105之间的电连接。

本实施例中，导电通孔200贯穿刻蚀停止层130和介电层120。

以下结合附图对本实施例形成导电通孔200的具体步骤进行详细说明。

如图10所示，在刻蚀停止层130上形成第一掩膜层。第一掩膜层用于作为刻蚀所述刻蚀停止层130和介电层120以形成导电通孔200的掩膜。

本实施例中，第一掩膜层包括第一平坦层111、位于第一平坦层111上的第一抗反射层112、以及位于第一抗反射层112上的第一光刻胶层113，第一光刻胶层113中形成有第一图形开口(未标示)。

第一平坦层111的顶面为平坦面，用于提高第一抗反射涂层112的表面平整度，从而提高第一光刻胶层113的形貌质量和尺寸精准度。本实施例中，第一平坦层111的材料为旋涂碳(Spin on carbon，SOC)。

本实施例中，第一平坦层111的厚度为

第一抗反射层112用于减小曝光时的反射效应，从而提高图形的转移精度，进而提高第一光刻胶层113的形貌质量和尺寸精准度。本实施例中，第一抗反射层112的材料为Si-ARC(Silicon anti-reflective-coating，含硅抗反射涂层)。

本实施例中，第一抗反射层112的厚度为

本实施例中，第一光刻胶层113通过曝光显影工艺形成。

如图11所示，沿第一图形开口，依次刻蚀刻蚀停止层130和介电层120，形成贯穿刻蚀停止层130和介电层120的导电通孔120。

本实施例中，采用干法刻蚀工艺，依次刻蚀刻蚀停止层130和介电层120。干法刻蚀工艺的刻蚀剖面控制性高，有利于提高导电通孔200的剖面形貌质量。

具体地，在干法刻蚀工艺的过程中，通过转换刻蚀气体类型、以及调整刻蚀参数，从而能够在同一刻蚀反应腔中依次刻蚀刻蚀停止层130和介电层120。

需要说明的是，本实施例中，在形成导电通孔120的过程中，还刻蚀介电层120底部的阻挡层110，从而暴露出互连线105。

本实施例中，在形成导电通孔120的过程中，第一掩膜层逐渐被消耗，从而在形成导电通孔120后，第一掩膜层已经被去除。

参考图12至图13，在导电通孔200中形成导电插塞140(如图13所示)。

导电插塞140用于实现基底101与外部电路或其他互连结构之间的电连接。

具体地，导电插塞140与互连线105相接触，导电插塞140用于实现互连线105与后续MTJ叠层结构之间的电连接。

导电插塞140的材料可以为Cu、W、Al、TiN、TaN、Ti中的一种或多种。本实施例中，导电插塞140的材料为Cu。

本实施例中，形成导电插塞140的步骤包括：

如图12所示，形成填充导电通孔200的导电材料层135，导电材料层135还覆盖刻蚀停止层130。导电材料层135用于形成导电插塞。

如图13所示，以刻蚀停止层130作为停止层，对导电材料层135进行平坦化处理，位于导电通孔200中的剩余导电材料层135用于作为导电插塞140。

刻蚀停止层130能够在平坦化处理的过程中作为停止层，以定义平坦化处理的停止位置，这不仅有利于降低平坦化处理的工艺难度，还有利于防止平坦化处理对介电层120的顶部产生损伤，提高了介电层120的顶面平坦度和高度一致性，导电插塞140的高度一致性也得到了提高。具体地，刻蚀停止层130的机械强度和硬度较大，从而使得平坦化处理易于停止在刻蚀停止层130上。

本实施例中，采用化学机械研磨工艺，进行平坦化处理。

参考图14，在介电层120上形成保护层150，保护层150覆盖导电插塞140。

后续步骤还包括：在保护层150和介电层120中形成对准沟槽，对准沟槽与导电插塞140相隔离。

本发明实施例在形成对准沟槽之前，在导电插塞140上形成保护层150，形成对准沟槽通常包括以掩膜层为掩膜刻蚀介电层120、随后去除掩膜层的步骤，且在半导体领域中通常采用含氧气体去除掩膜层，本发明实施例形成的保护层150能够在去除掩膜层的过程中，对导电插塞140起到保护的作用，防止导电插塞140出现因暴露在含氧气体中而发生氧化形成金属氧化物的问题，从而在导电插塞140上形成MTJ叠层结构后，有利于使MTJ叠层结构与导电插塞140直接接触，相应有利于降低MTJ叠层结构与导电插塞140的接触电阻、提升MTJ叠层结构与导电插塞140的接触性能，进而提升MRAM器件的性能。

本实施例中，保护层150选用致密度较好的材料，从而使得保护层150在后续去除掩膜层的过程中，能够对含氧气体起到阻挡的作用，防止含氧气体与导电插塞140相接触，进而对导电插塞140起到保护的作用。

本实施例中，保护层150的材料为氧化硅。通过选用氧化硅，使保护层150的材料与介电层120的材料相同，有利于提高工艺兼容性，而且，氧化硅为半导体工艺中常用的材料，有利于提高形成保护层150以及后续去除保护层150的工艺与现有工艺的兼容性，减小工艺变动和工艺风险，此外，氧化硅材料易于去除，有利于降低后续去除保护层150的难度，而且氧化硅材料与前述刻蚀停止层130材料具有较高的刻蚀选择性，有利于保证后续去除保护层150时能够停止在刻蚀停止层130上。在其他实施例中，根据实际的工艺以及刻蚀停止层的材料，保护层的材料还可以为碳化硅或碳氧化硅。

保护层150的厚度不宜过小，否则易降低保护层150在后续去除掩膜层时对导电插塞140的保护效果；后续还包括去除保护层150的步骤，保护层150的厚度也不宜过大，否则容易增加后续去除保护层150的难度。为此，本实施例中，保护层150的厚度为

本实施例中，采用沉积工艺形成保护层150，沉积工艺的工艺温度不宜过低，否则容易增加沉积工艺的实现难度，导致难以形成保护层150；沉积工艺的工艺温度也不宜过高，否则容易增加导电插塞140被氧化的风险，还容易对器件的性能造成影响。为此，本实施例中，形成保护层150的沉积工艺的工艺温度为50℃至100℃，例如：60℃、75℃、80℃、95℃等。

本实施例中，采用原子层沉积工艺形成保护层150。原子层沉积工艺是基于原子层沉积过程的自限制反应过程，沉积所得薄膜可以达到单层原子的厚度，有利于提高保护层150的厚度一致性以及对保护层150的厚度进行精确控制，而且，原子层沉积工艺制备的薄膜还具有结合强度好、成分均匀性好、保形性好等的特点，有利于提高保护层150的致密度，从而提高保护层150在后续去除掩膜层的过程中对含氧气体的阻挡作用，进而提高保护层150对导电插塞140的保护效果。

参考图15至图17，在保护层150和介电层120中形成对准沟槽200，对准沟槽200与导电插塞140相隔离。

通过形成对准沟槽200，从而在后续形成初始磁性隧道结叠层结构后，形成于对准沟槽200底部和侧壁上的初始磁性隧道结叠层结构也围成与对准沟槽200相对应的凹槽，凹槽能够用于作为后续图形化初始磁性隧道结叠层结构的对准标记(Aligner mark)。具体地，后续形成的初始MTJ叠层结构的透光性较低，在形成初始MTJ结构后，前序的工艺中形成的对准标记(例如：形成于介电层120中的对准标记)被初始MTJ叠层结构所覆盖，从而难以在后续对初始MTJ叠层结构进行图形化的过程中作为光刻的对准标记。

本实施例中，对准沟槽200为深沟槽结构(Isolation Deep Trench，IDT)。

为防止后续形成于对准沟槽200侧壁的初始MTJ叠层结构相接触，从而保证后续形成于对准沟槽200中的初始MTJ叠层结构也能够围成凹槽作为对准标记，对准沟槽200的开口宽度不宜过小。为此，本实施例中，对准沟槽200的开口宽度大于或等于1μm。具体地，对准沟槽200的开口宽度为1μm～2μm。

为保证后续形成于对准沟槽200中的初始MTJ叠层结构所围成的凹槽的深度不至于过浅，从而保证凹槽能够起到光刻工艺的对准标记的作用，对准沟槽200的深度不宜过小。为此，本实施例中，对准沟槽200的深度大于或等于

具体地，本实施例中，对准沟槽200的深度为

以下结合附图对本实施例形成对准沟槽200的步骤进行详细说明。

如图15所示，在保护层150上形成掩膜层，掩膜层覆盖位于导电插塞140上的保护层150。本实施例中，掩膜层为第二掩膜层，第二掩膜层用于作为后续形成对准沟槽的刻蚀掩膜。

第二掩膜层包括位于保护层150上的第二平坦层121、位于第二平坦层121上的第二抗反射层122、以及位于第二抗反射层122上的第二光刻胶层123，第二光刻胶层123中形成有第二图形开口(未标示)，第二图形开口露出位于介电层120上的部分第二抗反射层122。

关于第二平坦层121、第二抗反射层122以及第二光刻胶层123的详细描述，可参考前述对第一平坦层111、第一抗反射层112以及第一光刻胶层113的相关描述，本实施例在此不再赘述。

如图16所示，以掩膜层为掩膜，刻蚀保护层150和介电层120。

本实施例中，以阻挡层110作为停止层，刻蚀保护层150和介电层120，有利于降低形成对准沟槽200时对第一金属层间介质层100造成误刻蚀的概率，并提高对准沟槽200的深度一致性以及精确控制对准沟槽200的深度。

本实施例中，介电层120上还形成有刻蚀停止层130，因此，以掩膜层为掩膜，刻蚀保护层150、刻蚀停止层130和介电层120。本实施例中，采用干法刻蚀工艺，刻蚀保护层150、刻蚀停止层130和介电层120。

如图17所示，去除掩膜层。

掩膜层的材料为有机材料，因此，本实施例中，采用灰化(Asher)工艺，去除掩膜层。具体地，本实施例中，采用等离子体灰化工艺，去除掩膜层。

灰化工艺通常采用含氧气体进行，本实施例中，导电插塞140上形成有保护层150，保护层150能够对导电插塞140起到保护的作用，从而防止含氧气体与导电插塞140相接触，进而防止导电插塞140发生氧化而形成金属氧化物的问题，进而使得后续MTJ叠层结构能够直接与导电插塞140相接触，提高了后续MTJ叠层结构与导电插塞140的接触性能。

参考图18，形成对准沟槽200后，去除保护层150，露出导电插塞140的顶部。去除保护层150，为后续形成磁性隧道结叠层结构做准备。

本实施例中，以刻蚀停止层130的顶面为停止位置，去除保护层150。

在去除保护层150的步骤中，刻蚀停止层130的顶面能够定义刻蚀停止的位置，从而防止去除保护层150的工艺对介电层120造成损伤，有利于保证介电层120的顶面平坦度和形貌质量，为后续形成MTJ叠层结构提供良好的界面。

具体地，在去除保护层150的步骤中，保护层150和刻蚀停止层130的刻蚀选择比较大，从而使得刻蚀停止层130能够定义刻蚀停止的位置。

本实施例中，去除保护层150的步骤中，保护层150与刻蚀停止层130的刻蚀选择比大于或等于10：1，例如：15:1，20:1等。

在去除保护层150的步骤中，保护层150和导电插塞140的刻蚀选择比也不宜过小，否则容易对导电插塞140的顶面产生损伤，这容易降低导电插塞140表面的界面质量、增大导电插塞140表面的粗糙度。为此，本实施例中，去除保护层150的步骤中，保护层150与导电插塞140的刻蚀选择比大于或等于10：1，例如：15:1，20:1等。

本实施例中，采用湿法刻蚀工艺去除保护层150。湿法刻蚀工艺易于实现较大的刻蚀选择比，且湿法刻蚀工艺的工艺操作步骤简单、工艺成本低。

本实施例中，保护层150的材料为氧化硅，湿法刻蚀工艺的刻蚀溶液为氢氟酸溶液。氢氟酸溶液为半导体工艺中常用于刻蚀氧化硅的溶液，有利于提高工艺兼容性，且氢氟酸溶液对氧化硅和氮化硅的刻蚀选择比较高，有利于提高刻蚀停止层130用于定义刻蚀停止位置的效果。

在进行湿法刻蚀工艺的步骤中，氢氟酸溶液的体积百分比浓度不宜过小，否则容易降低刻蚀速率，进而易降低生产产能；如果氢氟酸溶液的体积百分比浓度也不宜过大，否则容易降低刻蚀稳定性和刻蚀均匀性，进而易产生副作用。为此，本实施例中，氢氟酸溶液的体积百分比浓度为0.3％至0.5％，。

湿法刻蚀工艺的刻蚀时间不宜过短，否则容易增加保护层150未被完全去除的风险；湿法刻蚀工艺的刻蚀时间也不宜过长，否则容易增加对其他膜层产生损伤的几率，进而易降低工艺稳定性，且刻蚀时间过长还容易浪费产能。为此，本实施例中，湿法刻蚀工艺的刻蚀时间为50秒至60秒。

本实施例中，湿法刻蚀工艺的溶液温度为15℃至25℃，从而与刻蚀溶液的体积百分比浓度互相配合，提高去除保护层150的去除效率，并降低对其他膜层产生误刻蚀的概率，有利于提高工艺稳定性和降低工艺风险。

具体地，本实施例中，在常温下进行湿法刻蚀工艺。

本实施例中，采用300:1的稀释HF(DHF)，对保护层150蚀刻速率为

参考图19至图20，去除保护层150后，在导电插塞140上形成磁性隧道结(MTJ)叠层结构160(如图20所示)。

本实施例中形成的保护层150能够在形成对准沟槽200的过程中对导电插塞140起到保护作用，防止导电插塞140发生氧化导致表面生成金属氧化物的问题，因此，MTJ叠层结构160能够与导电插塞140直接接触，这有利于降低导电插塞140与MTJ叠层结构160的接触电阻、以及提高导电插塞140与MTJ叠层结构160的接触性能，进而提高MTJ叠层结构160的磁通比(TMR)，相应提升了MRAM器件的性能。

MTJ叠层结构160包括参考层(reference layer)(图未示)、位于参考层上的隧穿氧化层(tunneling layer)(图未示)以及位于隧穿氧化层上的自由层(free layer)(图未示)。参考层的磁化方向是固定的，从而够作为自由层的磁化方向参考层。参考层的材料为铁磁金属材料，例如：CoFeB或CoFe。

隧穿氧化层用于隔离参考层和自由层。隧穿氧化层的材料包括MgO、SrO、BaO、RaO、SiO

自由层的磁化方向有两个稳定的取向，分别与参考层的磁化方向平行或相反，从而使得磁性隧道结能够处于低阻态或高阻态。

自由层的材料也为铁磁金属材料，例如：CoFeB或CoFe。

磁性隧道结叠层结构160还可以包括位于参考层底部的电极层。电极层的材料可以为氮化钽、钽、钛和氮化钛中的一种或多种。

本实施例中，形成磁性隧道结叠层结构160的步骤包括：

如图19所示，在刻蚀停止层130上形成初始MTJ叠层结构155，初始MTJ叠层结构155还形成在对准沟槽200的底部和侧壁。

初始MTJ叠层结构155用于经后续图形化工艺形成MTJ叠层结构。

本实施例中，形成初始MTJ叠层结构155后，位于对准沟槽200中、以及位于刻蚀停止层130上的初始MTJ叠层结构155围成了凹槽300，凹槽300用于作为后续图形化初始MTJ叠层结构155时光刻工艺的对准标记。

如图20所示，图形化初始MTJ叠层结构155(如图19所示)，保留位于导电插塞140上的剩余初始MTJ叠层结构155作为磁性隧道结叠层结构160。

本实施例中，图形化初始MTJ叠层结构155的步骤包括：在初始MTJ叠层结构155上形成图形层(图未示)，图形层露出部分的初始MTJ叠层结构155；以图形层为掩膜，刻蚀初始MTJ叠层结构155。

本实施例中，图形层包括光刻胶层。图形层可以通过光刻胶涂覆、显影、曝光等光刻工艺形成。其中，以凹槽300作为对准标记，进行曝光显影工艺。

本实施例中，采用干法刻蚀工艺，图形化初始MTJ叠层结构155。

本实施例中，在图形化初始MTJ叠层结构155的步骤中，图形层也逐渐被消耗，在形成MTJ叠层结构160后，图形层已经被去除。

继续参考图20，在形成磁性隧道结叠层结构160后，本实施例中，半导体结构的形成方法还包括：去除磁性隧道结叠层结构160露出的刻蚀停止层130。

具体地，在采用干法刻蚀工艺图形化初始MTJ叠层结构155后，通过转化刻蚀气体类型和调整刻蚀参数，从而在同一刻蚀反应腔中对刻蚀停止层130进行刻蚀。

本实施例以去除MTJ叠层结构160露出的刻蚀停止层130作为一种示例进行说明。在其他实施例中，根据实际的工艺，还可以保留刻蚀停止层，在该实施例中，刻蚀停止层还可以用于作为图形化初始MTJ叠层结构时的停止层。

相应的，本发明还提供一种半导体结构。参考图17，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底101；介电层120，位于基底101上；导电插塞140，贯穿介电层120；保护层150，位于介电层120上且覆盖导电插塞140；对准沟槽200，位于所述介电层120和保护层150中且与导电插塞140相隔离。

本实施例的半导体结构中还设置有保护层150，保护层150能够在对准沟槽200的形成过程中，对导电插塞140起到保护的作用，防止导电插塞140表面发生氧化而形成金属氧化物的问题，从而使得后续磁性隧道结(MTJ)叠层结构能够直接与导电插塞140相接触，有利于降低MTJ叠层结构与导电插塞140的接触电阻，提升MTJ叠层结构与导电插塞140的接触性能，进而有利于提高MTJ叠层结构的磁通比(TMR)，提升了MRAM器件的性能。

基底101用于为工艺制程提供工艺平台。本实施例中，基底101中形成有晶体管。其中，晶体管可以为NMOS晶体管和PMOS晶体管中的一种或两种。本实施例中，基底101中还形成有层间介质层、以及贯穿层间介质层且与源漏掺杂区相接触的接触孔插塞。基底101中还可以形成其他类型的半导体器件，基底101中还可以形成有电阻结构、导电结构等功能结构。

本实施例中，基底101中还形成有第一金属层间介质层100。

第一金属层间介质层100用于实现后段制程中金属互连线之间的电隔离。

本实施例中，第一金属层间介质层100位于层间介质层上且覆盖接触孔插塞。本实施例中，第一金属层间介质层100的材料为低k介质材料。

本实施例中，基底101还包括，位于第一金属层间介质层100中的互连线105。互连线105与接触孔插塞电连接，从而实现源漏掺杂区与外部电路或其他互连结构以及部件的电连接。具体地，互连线105可以为任意一层金属层(Mx)。互连线105可以通过互连结构与接触孔插塞之间实现电连接。

本实施例中，互连线105的材料为铜。

介电层120用于实现相邻导电插塞140之间的电性隔离，介电层120还用于实现互连线110与后续磁性隧道结叠层结构之间的电隔离。

本实施例中，介电层120位于第一金属层间介质层100上且覆盖互连线105。本实施例中，介电层120的材料为氧化硅。

本实施例中，介电层120的厚度为

半导体结构还包括：阻挡层110，位于基底101与介电层120之间。本实施例中，阻挡层110位于第一金属层间介质层100上且覆盖互连线105。

形成导电插塞140的制程通常包括刻蚀介电层120以形成导电通孔的步骤，阻挡层110用于在刻蚀介电层120以形成导电通孔的过程中，定义刻蚀停止的位置，从而防止形成导电通孔的刻蚀工艺对基底101造成损伤。

本实施例中，阻挡层110的材料为氮化硅。

本实施例中，阻挡层110的厚度为

导电插塞140用于实现基底101与外部电路或其他互连结构之间的电连接。具体地，导电插塞140与互连线105相接触，导电插塞140用于实现互连线105与后续MTJ结构之间的电连接。本实施例中，导电插塞130的材料为Cu。

半导体结构还包括：刻蚀停止层130，位于介电层120与保护层150之间，导电插塞140还贯穿刻蚀停止层130。

后续还包括去除保护层150的步骤，本实施例中通过设置刻蚀停止层130，在去除保护层150的过程中，保护层150和刻蚀停止层130具有较大的刻蚀选择比，从而使得刻蚀停止层130能够定义刻蚀停止的位置，有利于防止去除保护层150的工艺对介电层120的顶部造成损伤，提高了介电层120的顶面平坦度和高度一致性，从而为后续形成MTJ叠层结构提供平坦的表面和良好界面。

此外，形成导电插塞140通常包括对导电材料层进行平坦化处理的步骤，刻蚀停止层130还能够作为停止层，用于定义平坦化处理的停止位置，进而降低平坦化处理的工艺难度、以及提高导电插塞140的顶面平坦度和高度一致性，从而为后续形成磁性隧道结叠层结构提供平坦的表面以及良好的界面。

刻蚀停止层130的材料可以为氮化硅、氮氧化硅、碳化硅和碳氧化硅的一种或多种。刻蚀停止层130的材料为含碳、含氮或者含碳和氮的材料，含碳或含碳的材料与氧化硅有较高的刻蚀选择性，从而有利于保证刻蚀停止层130能够在后续去除保护层150的过程中定义刻蚀停止的位置。

本实施例中，刻蚀停止层130的材料为氮化硅。氮化硅材料具有较高的致密度和硬度。本实施例中，刻蚀停止层130的厚度为

保护层150用于在对准沟槽200的形成过程中，保护导电插塞140。

具体地，形成对准沟槽200通常包括采用含氧气体去除掩膜层的步骤，保护层150能够在去除掩膜层的过程中，对导电插塞140和含氧气体起到隔离的作用，防止导电插塞140出现因暴露在含氧气体中而发生氧化形成金属氧化物的问题，从而使得后续MTJ叠层结构能够直接与导电插塞140相接触，有利于提高磁性隧道结与导电插塞140的接触性能。

本实施例中，保护层150的材料为氧化硅，有利于提高工艺的兼容性，减小工艺变动和工艺风险，此外，氧化硅材料易于去除，有利于降低后续去除保护层150的难度，而且氧化硅材料与刻蚀停止层130材料具有较高的刻蚀选择性，有利于保证后续去除保护层150时能够停止在刻蚀停止层130上。在其他实施例中，保护层的材料还可以为碳化硅或碳氧化硅。

保护层150的厚度不宜过小，也不宜过大。如果保护层150的厚度过小，在形成对准沟槽200的过程中，容易降低保护层150用于在去除掩膜层的步骤中对导电插塞140的保护效果；后续还包括去除保护层150的步骤，如果保护层150的厚度过大，容易增加后续去除保护层150的难度。为此，本实施例中，保护层的厚度为

通过在半导体结构中设置对准沟槽200，从而在后续形成初始MTJ叠层结构后，形成于对准沟槽200底部和侧壁上的初始MTJ叠层结构也围成与对准沟槽200相对应的凹槽，凹槽用于作为后续图形化初始MTJ叠层结构的对准标记。

本实施例中，对准沟槽200为深沟槽结构。本实施例中，对准沟槽200位于介电层120和保护层150以及刻蚀停止层130中。

本实施例中，对准沟槽200的开口宽度为1微米～2微米。

本实施例中，对准沟槽200的深度

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。