半导体结构、影像感测器和半导体结构的形成方法

技术领域

本公开涉及包括光侦测器的半导体结构和其制造方法。

背景技术

半导体影像感测器用于感测电磁辐射，例如可见范围光、红外线辐射和/或紫外光。互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)影像感测器(CMOS image sensor，CIS)和电荷耦合装置(charge-coupled device，CCD)感测器用在各种应用中，例如数字相机或安装在移动装置中的相机。这些装置使用像素阵列(可包括光电二极管和晶体管)并使用电子电洞对的光发电以侦测辐射。

发明内容

根据本公开的一些实施例，提供一种包括光电二极管的半导体结构，其中光电二极管包括具有第一导电类型掺杂的基板半导体层、与基板半导体层形成p-n接面的第二导电类型光电二极管层、与第二导电类型光电二极管层侧向分隔的浮动扩散区域，以及传送栅极电极。传送栅极电极包括形成在基板半导体层中的传送栅极电极下部，且传送栅极电极下部位于第二导电类型光电二极管层和浮动扩散区域之间。

根据本公开的一些实施例，提供一种影像感测器，包括多个像素位于具有第一导电类型掺杂的基板半导体层中。各像素包括光电二极管电路，光电二极管电路包括光电二极管和感测电路。光电二极管包括与基板半导体层形成p-n接面的第二导电类型光电二极管层、与第二导电类型光电二极管层侧向分隔的浮动扩散区域、传送栅极电极，其中浮动扩散区域位于基板半导体层的前侧水平表面上。传送栅极电极包括形成在基板半导体层中的传送栅极电极下部，且传送栅极电极下部位于第二导电类型光电二极管层和浮动扩散区域之间。各像素包括个别光学组件位于基板半导体层上并配置为引导入射光到光电二极管的个别p-n接面。

根据本公开的一些实施例，提供一种形成半导体结构的方法，包括提供含有基板半导体层的半导体基板、形成第二导电类型光电二极管层在基板半导体层中、形成包括传送栅极电极下部的传送栅极电极，以及形成浮动扩散区域在邻近传送栅极电极的部分基板半导体层中。基板半导体层包括第一导电类型掺杂。第二导电类型光电二极管层和基板半导体层形成p-n接面。传送栅极电极下部形成在邻近p-n接面的基板半导体层中。传送栅极电极位于第二导电类型光电二极管层和浮动扩散区域之间。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。

图1A是根据本公开的实施例，影像感测器像素阵列的第一配置俯视图；

图1B是根据本公开的另一实施例，影像感测器像素阵列的第二配置俯视图；

图2A是根据本公开的第一实施例，在基板半导体层中形成沟槽之后的制程步骤中，形成子像素的第一示范结构的垂直截面图；

图2B是图2A的第一示范结构俯视图。转折的垂直平面A-A′-A″是图2A的垂直截面图平面，连接图2A的垂直轴A、A′和A″；

图3A是根据本公开的第一实施例，在形成栅极介电质和栅极电极之后的制程步骤中，第一示范结构的垂直截面图；

图3B是图3A的第一示范结构俯视图。转折的垂直平面A-A′-A″是图3A的垂直截面图平面，连接图3A的垂直轴A、A′和A″；

图4A是根据本公开的第一实施例，在形成场效晶体管之后的制程步骤中，第一示范结构的垂直截面图；

图4B是图4A的第一示范结构俯视图。转折的垂直平面A-A′-A″是图4A的垂直截面图平面，连接图4A的垂直轴A、A′和A″；

图4C是图4A和图4B的第一示范结构，沿着图4B垂直平面C-C′的垂直截面图；

图5是根据本公开的第二实施例，在图4A至图4C的制程步骤中，第二示范结构的垂直截面图；

图6A是根据本公开的第三实施例，在形成场效晶体管之后，第三示范结构的第一配置俯视图；

图6B是根据本公开的第三实施例，在形成场效晶体管之后，第三示范结构的第二配置俯视图；

图7A是根据本公开的第四实施例，在形成场效晶体管之后，第四示范结构的第一配置俯视图；

图7B是根据本公开的第四实施例，在形成场效晶体管之后，第四示范结构的第二配置俯视图；

图8A是根据本公开的第五实施例，在形成场效晶体管之后，第五示范结构的第一配置垂直截面图；

图8B是根据本公开的第五实施例，在形成场效晶体管之后，第五示范结构的第二配置垂直截面图；

图9是根据本公开的第六实施例，在形成场效晶体管之后，第六示范结构的垂直截面图；

图10是根据本公开的第七实施例，在形成场效晶体管之后，第七示范结构的垂直截面图；

图11是根据本公开的实施例，在内连接介电层中形成金属内连接结构并连接承载基板(carrier substrate)之后，示范结构的垂直截面图；

图12是根据本公开的实施例，在薄化半导体基板之后，示范结构的垂直截面图；

图13是根据本公开的实施例，在形成深沟槽隔离结构之后，示范结构的垂直截面图；

图14是根据本公开的实施例，在形成抗反射涂层(antireflective coating，ARC)、光折射层、介电网格材料层、金属反射材料层和图案化光阻层之后，示范结构的垂直截面图；

图15A是根据本公开的实施例，在形成复合网格结构之后，示范结构的垂直截面图；

图15B是图15A的示范结构俯视图。转折的垂直平面A-A′对应于图15A的垂直截面图的平面；

图16是根据本公开的实施例，在形成光学透明层、滤片和透镜之后，示范结构的垂直截面图；

图17是根据本公开的实施例，在移除承载基板之后，示范结构的垂直截面图；

图18是根据本公开的实施例，光侦测器电路的电路示意图；

图19是根据本公开的实施例，绘示形成包括光侦测器的半导体结构的示范制程顺序的制程流程图。

【符号说明】

495:第一示范结构

500:半导体基板

510:薄化半导体基板

595:第二示范结构

600:前侧感测器组件

601:基板半导体层

602:第二导电类型光电二极管层

605:传送栅极电极

605a,605b,605c,605d:传送栅极电极

605L:传送栅极电极下部

605U:传送栅极电极上部

606:埋藏式第二导电类型光电二极管层

606A:第二导电类型光电二极管上部子层

606B:第二导电类型光电二极管下部子层

607:掺杂井结构

608:浮动扩散区域

608a,608b,608c,608d:浮动扩散区域

608D:深浮动扩散区域

608E:浮动扩散延伸区域

609:前表面

610:背表面

611:传送晶体管本体区域

612:主动区域

614:栅极介电质

614T:传送栅极介电质

615:栅极电极

620:浅沟槽隔离结构

630:传送晶体管

639:沟槽

640:重置晶体管

650:电源跟随晶体管

660:选择晶体管

670:内连接介电层

680:金属内连接结构

682:金属通孔结构

684:金属线结构

689:接合缓冲层

690:承载基板

695:第一配置

696:第二配置

709:背表面

720:深沟槽隔离结构

732:可选抗反射涂层

734:光学缓冲层

740:网格结构

742:介电网格结构

742L:介电网格材料层

744:金属网格结构

744L:金属反射材料层

747:光阻层

770:光学透明层

780:滤片

781:第一类型滤片

782:第二类型滤片

783:第三类型滤片

790:光学透镜

795:第一配置

796:第二配置

800:子像素

801:第一子像素

801D:第一感测器区域

801S:第一感测电路区域

802:第二子像素

802D:第二感测器区域

802S:第二感测电路区域

803:第三子像素

803D:第三感测器区域

803S:第三感测电路区域

895:第一配置

896:第二配置

900:像素

995:第六示范结构

1000:阵列

1095:第七示范结构

1910,1920,1930,1940:步骤

A,A′,A″,C,C′:轴

C:列

d1:第一深度

d2:第二深度

FD:浮动扩散区域

hd1:第一水平方向

hd2:第二水平方向

i,j,M,N:整数

P:像素

PD:光侦测器

R:行

RST:重置晶体管

SEL:选择晶体管

SF:电源跟随晶体管

TG:传送栅极电极

UC:单位单元

V_out:输出电压

具体实施方式

为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件和配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“偏低”、“在…上面”、“偏上”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。

本公开着重半导体装置，且尤其是包括传送晶体管的埋藏式栅极电极的光侦测器和其制造方法。

通常而言，本公开的结构和方法可用于提供包括传送晶体管的光侦测器，传送晶体管含有形成在基板半导体层中的传送栅极电极。因此，传送栅极电极从基板半导体层顶表面延伸进基板半导体层，且功能上做为埋藏式传送栅极电极。传送栅极电极可形成在沟槽中，沟槽形成于基板半导体层中。传送栅极电极可侧向环绕光侦测器的p-n接面(p-njunction)。因此，传送栅极电极可侧向环绕且可电性隔离光侦测器的光发电区域。另外，埋藏式传送栅极电极可改善光侦测器的电子传输效率。本公开实施例的埋藏式传送栅极电极可克服光侦测器电子隔离的难处，电子隔离依赖电子掺杂剂的布植。参照应用示范的图示，以下详细描述本公开实施例的各种特征和观点。

参考图1A和图1B，影像感测器中像素900的阵列1000的第一配置和影像感测器中像素900的阵列1000的第二配置分别绘示于俯视图中。影像感测器可以是背照式(backsideilluminated，BSI)影像感测装置。然而，应理解，本公开的实施例可用在前照式(frontside illuminated，FSI)影像感测器中。

各像素900代表从影像感测器足以产生影像的最小单元区。包括像素900的阵列1000的区域在此称为像素阵列区域。像素阵列区域中的像素900可配置成行与列。例如，像素阵列区域可包括M行与N列，其中M和N是在范围从1到2

各像素900包括配置为侦测指定波长范围辐射的至少一个光侦测器。各像素900可包括配置为侦测个别波长范围辐射的多个光侦测器，多个光侦测器各自的波长范围可不同。在一实施例中，各像素900可包括多个子像素，子像素各自包括光侦测器和电子电路的个别组合，其个别组合配置为侦测射入光侦测器的辐射。例如，像素900可包括配置为侦测红色波长范围(例如范围从635纳米到700纳米)辐射的子像素、配置为侦测绿色波长范围(例如范围从520纳米到560纳米)辐射的子像素和配置为侦测蓝色波长范围(例如范围从450纳米到490纳米)辐射的子像素。这样的子像素分别称为红色子像素、绿色子像素和蓝色子像素。

通常而言，像素900产生关于单元侦测区中射入辐射的信息。子像素可产生关于在单元侦测区的区域内，所测得特定波长范围射入辐射强度的信息。单色像素900可包括只有一个子像素。配置为侦测射入辐射的光谱分布的像素900，包括具有至少两种不同侦测波长范围的多个像素。像素阵列区域中的光侦测器包括光电二极管、互补式金属氧化物半导体影像感测器、电荷耦合装置感测器、主动感测器、被动感测器、其他适用感测器或上述的组合。

参考图2A和图2B，绘示了第一示范结构495中形成子像素的区域。图2A和图2B中绘示的区域，对应于在像素阵列区域的像素(例如图1A和图1B中的像素900)中的单一子像素的区域。第一示范结构包括半导体基板500，其中包括基板半导体层601和形成在基板半导体层601中的各种前侧装置组件。

各子像素可形成在基板半导体层601之上或之中，基板半导体层601具有前表面609和背表面610。基板半导体层601包括半导体材料，例如硅、锗、硅锗合金、化合物半导体材料或任何其他具有能隙的半导体材料，其中能隙不超过欲侦测光子的能量。基板半导体层601中材料的选择，可基于子像素所侦测光子的能量范围。在一实施例中，基板半导体层601可包括单晶硅。市售单晶半导体基板可用于半导体基板500。此制程步骤提供的半导体基板500可具有足够厚的厚度，以能够承受标准的互补式金属氧化物半导体制程步骤。例如，半导体基板500的厚度可在范围从200微米到1毫米，然而也可使用更小或更大的厚度。

基板半导体层601的顶部可适宜地掺杂以具有第一导电类型，第一导电类型可以是p型或n型。基板半导体层601的顶部是一部分的基板半导体层601，用于形成各种前侧装置组件在上，且在后续基板薄化中移除基板半导体层601的底部之后，顶部保留在最终装置结构中。例如，执行磊晶半导体沉积制程，以形成单晶磊晶半导体材料层在基板半导体层601的顶部，使得第一导电类型掺杂剂的原子浓度范围从1.0×10

在后续形成的光侦测器p-n接面的区域周围，第一导电类型掺杂剂的离子布植可以形成掺杂井结构607。掺杂井结构607可侧向环绕光侦测器的p-n接面区域，且在后续形成浮动扩散区域(例如图4B中的浮动扩散区域608)的区段中具有侧向开口。掺杂井结构607中第一导电类型掺杂剂的原子浓度在范围从1.0×10

可形成浅沟槽隔离结构620以提供后续形成的各种半导体装置之间的装置隔离或隔离装置本身。浅沟槽隔离结构620中一者可形成在掺杂井结构607的顶部中。可形成浅沟槽隔离结构620以提供子像素中各种组件之间的电性隔离或隔离组件本身。

可使用至少一次遮罩式离子布植制程，穿透半导体基板500的前表面609布植第二导电类型的掺杂剂。第二导电类型相对于第一导电类型，其中可以是p型或n型。例如，如果第一导电类型是p型，第二导电类型则是n型，反之亦然。可使用至少一次遮罩式离子布植制程，形成具有第二导电类型掺杂的各种掺杂区域。参考图2A，第二导电类型光电二极管层602可形成在半导体基板500的前表面609的下方，使得第二导电类型光电二极管层602的边缘在俯视图中，可和后续形成的传送栅极电极605的边缘重叠。第二导电类型光电二极管层602的侧向延伸可限制在后续形成的传送栅极电极605的一侧。因此，第二导电类型光电二极管层602的至少一边缘可和浅沟槽隔离结构620，透过后续形成的传送栅极电极和浮动扩散区域做侧向分隔。

经由布植第二导电类型的掺杂剂，其中布植能量高于形成第二导电类型光电二极管层602的布植制程，埋藏式第二导电类型光电二极管层606可形成在第二导电类型光电二极管层602下方，深度在掺杂井结构607的底部。埋藏式第二导电类型光电二极管层606可从掺杂井结构607朝内侧向偏移(offset)。

在各子像素中，埋藏式第二导电类型光电二极管层606的顶部可毗邻第二导电类型光电二极管层602的底部。在各子像素中，第二导电类型光电二极管层602的区域可整体位于下方的埋藏式第二导电类型光电二极管层606的区域中。在一实施例中，埋藏式第二导电类型光电二极管层606可包括多个子层，例如第二导电类型光电二极管上部子层606A和第二导电类型光电二极管下部子层606B。埋藏式第二导电类型光电二极管层606的多个子层可透过多次离子布植制程形成，其布植制程在半导体基板500中的不同深度布植第二导电类型掺杂剂。

在一实施例中，埋藏式第二导电类型光电二极管层606的顶表面的深度可在范围从400纳米到1500纳米，然而也可使用更小或更大的深度。在一实施例中，埋藏式第二导电类型光电二极管层606的底表面的深度可在范围从800纳米到2500纳米，然而也可使用更小或更大的深度。

覆盖埋藏式第二导电类型光电二极管层606的基板半导体层601的未掺杂部分(亦即，元件611)，可具有第一导电类型的掺杂，且后续可做为传送晶体管的本体(body)区域。因此，覆盖埋藏式第二导电类型光电二极管层606的基板半导体层601的未掺杂部分在此称为传送晶体管本体区域611。在一实施例中，埋藏式第二导电类型光电二极管层606可具有和后续形成的传送晶体管630一样的侧向延伸，且传送晶体管630可和部分的浅沟槽隔离结构620重合，此部分的浅沟槽隔离结构620围绕第二导电类型光电二极管层602和传送晶体管本体区域611的组合。传送晶体管本体区域611是一部分的基板半导体层601。

通常而言，提供包括具有第一导电类型掺杂的基板半导体层601的半导体基板500，且可透过布植第二导电类型的掺杂剂，形成第二导电类型光电二极管层602在基板半导体层601中。第二导电类型光电二极管层602和在p-n接面区中的基板半导体层601形成p-n接面，其中p-n接面区是光侦测器的光子侦测区。

图2B中第一示范结构所绘示的部分可构成单位单元(unit cell，UC)。在二维周期阵列中可示例性地重复多个单位单元UC，以形成图1A和图1B中绘示的像素阵列1000。

参考图2A和图2B，且根据本公开的观点，可施加光阻层(未示出)在半导体基板500的顶表面上，并可微影图案化以形成穿透光阻层的分散开口。光阻层中开口的图案包括至少一开口配置为在个别p-n接面区周围，其中p-n接面区是传送晶体管本体区域611和一组合之间界面的位置，此组合包括第二导电类型光电二极管层602与埋藏式第二导电类型光电二极管层606。光阻层可具有定义p-n接面区的单一开口，或是具有定义多个p-n接面区的多个开口。

执行非等向性蚀刻制程，以转移光阻层中开口的图案到基板半导体层601的上部。在第一示范结构的各单位单元UC中可形成至少一沟槽639。各沟槽639从基板半导体层601的前侧水平表面(亦即，前表面609)垂直延伸向基板半导体层601的背侧水平背表面610。可形成各沟槽639相邻于个别的第二导电类型光电二极管层602。

在一实施例中，各沟槽639具有深度大于后续形成的浮动扩散区域(例如图4B中的浮动扩散区域608)的垂直厚度。各沟槽639的底表面的深度，大于第二导电类型光电二极管层602顶表面和传送晶体管本体区域611之间的p-n接面的深度。各沟槽639的底表面的深度，可等同于、大于或小于埋藏式第二导电类型光电二极管层606的深度。例如，各沟槽639的底表面的深度可在范围从600纳米到3000纳米(例如800纳米到2500纳米)，然而也可使用更小或更大的深度。通常而言，可选择各沟槽639的底表面的深度，使得后续形成在其中的传送栅极电极605可提供有效的通道控制在p-n接面和后续形成的浮动扩散区域之间。在一实施例中，各沟槽639的底表面的深度可大于埋藏式第二导电类型光电二极管层606的深度。可选择各沟槽639的底表面的深度，使得光阻层在非等向性蚀刻制程中没有完全消耗。换言之，在没有因为光阻材料消耗而间接破坏基板半导体层601中遮罩部分的情况下，蚀刻基板半导体层601中未遮罩部分的非等向性蚀刻能力可限制各沟槽639的底表面的深度最大值。

在一实施例中，可形成各沟槽639做为侧向环绕个别第二导电类型光电二极管层602的保护沟槽(moat trench)。如图2A和图2B所示，保护沟槽指称具有内部边缘的沟槽，内部边缘围绕沟槽中的区域。因此，保护沟槽的内部边缘可经由保护沟槽的侧向宽度，和保护沟槽的外部边缘侧向分隔。各沟槽639的宽度(亦即，个别沟槽639内侧壁和外侧壁之间的侧向距离)可在范围从100纳米到600纳米，然而也可使用更小或更大的宽度。在一实施例中，各沟槽639可包括侧壁，侧壁从半导体基板500的前表面609垂直笔直延伸向个别沟槽639的底表面。在一实施例中，沟槽639可不具有任何阶梯状表面。可后续移除光阻层，例如透过灰化。在各单位单元UC中具有掺杂井结构607的实施例中，掺杂井结构607可侧向环绕沟槽639但不侧向封闭沟槽639。掺杂井结构607中的间隔可位于接近后续形成的浮动扩散区域的区域中。

参考图3A和图3B，栅极介电层可形成在各沟槽639的底表面与侧壁上，以及在基板半导体层601的前侧水平表面(亦即半导体基板500的前表面609)上。栅极介电层可包括本领域中已知的任何栅极介电材料。例如，栅极介电层可包括氧化硅、氮氧化硅和/或介电金属氧化物(例如氧化铝和/或氧化铪)。其他适合的介电材料也在本公开的预期范围内。可透过物理上暴露半导体基板500的半导体材料表面部分的热氧化，以及/或是介电材料层的共形沉积(例如化学气相沉积或原子层沉积)，形成做为共形层的栅极介电层。栅极介电层的厚度可以在范围从3纳米到12纳米，然而也可使用更小或更大的厚度。

栅极电极材料层可接续形成在栅极介电层上，其中栅极介电层在各沟槽639之中和之上。栅极电极材料层包括至少一种栅极电极材料，其中可包括重度掺杂半导体材料(例如掺杂的多晶硅)和/或金属栅极材料，例如氮化金属(例如氮化钛)、金属元素或金属间合金。可选择栅极电极材料层的厚度，使得栅极介电层和栅极电极材料层的组合填充各单位单元UC中沟槽639的整体体积。

可施加光阻层(未示出)在栅极电极材料层上，且可微影图案化以覆盖后续形成的栅极电极的区域。光阻层的图案化部分所覆盖的区域包括各沟槽639的整体区域。在一实施例中，单位单元UC中的各沟槽639可以是具有内侧壁和外侧壁的保护沟槽，且光阻层覆盖的区域可包括保护沟槽的整体区域。另外，光阻层的图案化部分所覆盖的区域可包括后续形成的感测电路中场效晶体管的栅极电极区域。

可执行非等向性蚀刻以转移光阻层中图案，穿透栅极电极材料层和栅极介电层。栅极电极层的图案化部分包括栅极电极。栅极电极包括传送栅极电极605形成在个别沟槽639之中或之上，以及平面栅极电极615可形成在感测电路区域中。栅极介电层可接续使用非等向性或等向性蚀刻制程图案化，以形成栅极介电质614，其中栅极介电质614包括传送栅极介电质614T形成在个别传送栅极电极605下方，并包括做为感测电路中场效晶体管的栅极介电质的平面栅极介电质614。通常而言，可在将栅极电极材料层图案化成各种栅极电极之后，将传送栅极介电质614T从栅极介电层中图案化出来。

在一实施例中，各传送栅极电极605可包括传送栅极电极下部605L形成在基板半导体层601中且相邻光侦测器的p-n接面。传送栅极电极下部605L可侧向环绕p-n接面。传送栅极电极下部605L位于沟槽之中。在一实施例中，各传送栅极电极下部605L可位于个别保护沟槽中，保护沟槽侧向环绕个别第二导电类型光电二极管层602。另外，各传送栅极电极605包括传送栅极电极上部605U形成在基板半导体层601上，且传送栅极电极上部605U具有侧向延伸大于传送栅极电极下部605L。具体来说，传送栅极电极上部605U的边缘部分可位于下方沟槽之外的区域，并覆盖半导体基板500的前表面609。在一实施例中，各传送栅极电极605可以与环面是拓扑同胚的，亦即，可以在不形成新孔洞或破坏原有孔洞的情况下，连续延展成环面形状。

参考图4A至图4C，可执行遮罩式离子布植制程以形成各种主动区域，其中包括感测电路中场效晶体管的浮动扩散区域608和主动区域612。各种栅极电极在遮罩式离子布植制程中，可做为图案化布植遮罩层(例如微影图案化光阻层)以外的自我校准遮罩结构。

各浮动扩散区域608可形成在相邻个别传送栅极电极605的一部分基板半导体层601中。各传送栅极电极605位于个别单位单元UC中第二导电类型光电二极管层602和浮动扩散区域608之间。在一实施例中，形成各单位单元UC中的浮动扩散区域608，可透过在一部分的基板半导体层601中植入第二导电类型掺杂剂，该部分的基板半导体层601位于传送栅极电极上部605U的边缘区域下方，传送栅极电极上部605U位于沟槽639上方。在一实施例中，各浮动扩散区域608可包括位于传送栅极电极上部605U的边缘区域下方的浮动扩散延伸区域608E，以及与沟槽639侧向分隔并毗邻浮动扩散延伸区域608E的侧壁的深浮动扩散区域608D。通常而言，在俯视图中，传送栅极电极上部605U的边缘区域可具有与浮动扩散区域608的边缘局部重叠的部分，其中俯视图是沿着垂直于基板半导体层601前侧水平表面(亦即，半导体基板500的前表面609)的方向。

在一实施例中，各单位单元UC中的沟槽639可具有深度大于单位单元UC中浮动扩散区域608的垂直厚度。例如，浮动扩散区域608可具有最大深度在范围从100纳米到400纳米，然而也可使用更小或更大的最大厚度。各单位单元UC中的传送栅极电极605包括传送栅极电极下部605L形成在基板半导体层601中，且传送栅极电极下部605L位于第二导电类型光电二极管层602和浮动扩散区域608之间。在一实施例中，传送栅极电极下部605L包括具有内部边缘与外部边缘的平坦底表面。平坦底表面的内部边缘与外部边缘在距离基板半导体层601前侧水平表面相同的深度，侧向环绕第二导电类型光电二极管层602。可由单位单元UC中的传送栅极电极605，控制在各单位单元UC中第二导电类型光电二极管层602和浮动扩散区域608之间的电流。

在各单位单元UC中可形成感测电路。感测电路可配置为量测从p-n接面经过半导体通道传送到浮动扩散区域608的电荷量，其中p-n接面在传送晶体管本体区域611和第二导电类型光电二极管层602之间，半导体通道围绕传送栅极电极605。

光侦测器电路可形成在半导体基板500上的各子像素区域中。各光侦测器电路包括前侧感测器组件600的个别集合。前侧感测器组件600指称影像感测器的所有组件，其中组件可形成在半导体基板500的前表面609上，或是可形成在基板半导体层601之中。各光侦测器电路可包括光侦测器(包括传送晶体管630)和感测电路(包括重置晶体管640、电源跟随晶体管(source follower transistor)650和选择晶体管(select transistor)660)。

内连接(interconnect-level)介电层670可形成在半导体基板500的前表面609上，且连接晶体管(包括传送晶体管630、重置晶体管640、电源跟随晶体管650和选择晶体管660)各种节点的金属内连接结构680可形成在各子像素中。内连接介电层670可包括个别介电材料，例如未掺杂硅玻璃、掺杂的硅玻璃、有机硅玻璃、多孔介电材料或上述的组合。包括各种介电材料(例如氮化硅、氮氧化硅、碳氧化硅和/或介电金属氧化物)的介电衬垫可选择性用于内连接介电层670。金属内连接结构680可包括各种金属通孔结构682和各种金属线结构684。例如，各浮动扩散区域608可透过金属内连接结构680的子集合，连接到个别电源跟随晶体管650的栅极电极615。光侦测器可包括传送晶体管630，且可连接到包括额外晶体管(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)的感测电路。

各子像素可包括个别光侦测器电路，光侦测器电路包括位于子像素区域中的前侧感测器组件600的子集合，其中子像素区域可为单位单元UC区域。子像素的集合可用于像素，且像素的阵列1000可配置成如图1A或图1B中所描绘，或任何其他适合的阵列配置以提供影像感测器。各子像素可包括单位单元UC，单位单元UC可沿着至少一水平方向重复以提供单一像素的前侧感测器组件600，其中单一像素可包括一个子像素、两个子像素或三个以上的子像素。在一实施例中，多个单位单元UC可沿着至少一水平方向重复。例如，单位单元UC可重复做为单位单元UC的二维阵列，二维阵列具有沿着第一水平方向hd1的第一周期性和沿着第二水平方向hd2的第二周期性。如上述关于图1A与图1B，二维阵列可以是长方形阵列或六边形阵列。因此，第二水平方向hd2可以是或不是垂直于第一水平方向hd1。

参考图5，根据本公开第二实施例的第二示范结构595可衍生自图4A至图4C所绘示制程步骤的第一示范结构495，透过将垂直阶梯引入第一示范结构495中各沟槽639的底表面。通常而言，形成第二示范结构595的制程步骤可相同于形成第一示范结构495的制程步骤，除了形成沟槽639的制程步骤可修改成形成各沟槽639中具有第一深度d1的第一区段和各沟槽639中具有第二深度d2的第二区段。可用两个微影图案化制程和两个非等向性蚀刻制程以形成图5中第二示范结构的沟槽639。第一深度d1可在范围从600纳米到3000纳米，例如从800纳米到2500纳米，然而也可使用更小或更大的深度。第二深度d2是范围从15％到85％的第一深度d1，例如30％到70％，然而也可使用更小或更大的深度。在一实施例中，具有第一深度d1的第一区段和具有第二深度d2的第二区段可依照各沟槽639的水平方向长度变化。可提供城堡状(castellated)底表面(亦即，具有象征包括城垛的城堡的凹型图案)在各沟槽639中。在第一深度d1的各底表面区段可透过实质上垂直或垂直的沟槽639中内连接侧壁，连接到在第二深度d2的邻近底表面区段。在这样的实施例中，传送栅极电极下部605L可包括城堡状底部区域，城堡状底部区域具有多个底表面区段，底表面区段透过传送栅极电极下部605L的垂直侧壁彼此毗邻。在从光电二极管区域到浮动扩散区域608的电荷传送步骤中，具有第二深度d2的沟槽639的各区段可提供和具有第一深度d1的沟槽639的区段相比更短的电流路径。

参考图6A和图6B，分别是根据本公开第三实施例的第三示范结构的第一配置695和第二配置696。第三示范结构可衍生自第一示范结构495，透过沿着各单位单元UC中第二导电类型光电二极管层602的边缘形成多个沟槽639。另外，多个传送栅极电极605可形成于第三示范结构中，位置等同于第一示范结构495中的单一传送栅极电极605。各传送栅极电极605可包括在个别沟槽639中的个别传送栅极电极下部605L。金属通孔结构682可形成在各传送栅极电极605上，以电性施加偏压于传送栅极电极605。在相同单位单元UC中的传送栅极电极605可彼此电性连接。

通常而言，第三示范结构可衍生自第一示范结构495，透过将第一示范结构495的传送栅极电极605修改成与环面不是拓扑同胚的，且修改为形成多个分离的区域。因此，各第三示范结构除了在基板半导体层601中的传送栅极电极605之外，可包括至少一额外的传送栅极电极605。传送栅极电极605和至少一额外的传送栅极电极605(亦即，多个传送栅极电极605)可位于第二导电类型光电二极管层602的边缘周围，且可以彼此侧向分离间隔。浅沟槽隔离结构620可存在于相邻成对的传送栅极电极605之间。

参考图7A与图7B，分别是根据本公开第四实施例的第四示范结构的第一配置795和第二配置796。第四示范结构的第一配置795可衍生自第一示范结构495，透过在各单位单元UC中沿着第二导电类型光电二极管层602的边缘形成多个浮动扩散区域608和沟槽639，且沟槽639具有与环面是拓扑同胚(如图7A所示)的传送栅极电极605。第四示范结构的第二配置796可衍生自第一示范结构495，透过在各单位单元UC中沿着第二导电类型光电二极管层602的边缘形成多个浮动扩散区域608和多个沟槽639(如图7B所示)。多个浮动扩散区域608各个侧向彼此分隔，且可与第二导电类型光电二极管层602透过多个传送栅极电极605侧向分隔。

多个传送栅极电极605各个位于基板半导体层601中。在一实施例中，多个传送栅极电极605(例如传送栅极电极605a和至少一额外的传送栅极电极605b、605c、605d)可位于基板半导体层601中第二导电类型光电二极管层602的边缘周围，且彼此侧向分隔。多个浮动扩散区域608(例如浮动扩散区域608a和至少一额外的浮动扩散区域608b、608c、608d)可与第二导电类型光电二极管层602侧向分隔，且可侧向环绕第二导电类型光电二极管层602。多个传送栅极电极605(亦即，传送栅极电极605a和至少一额外的传送栅极电极605b、605c、605d)各个可位于第二导电类型光电二极管层602和多个浮动扩散区域608(亦即，浮动扩散区域608a和至少一额外的浮动扩散区域608b、608c、608d)中个别的一者之间。在一实施例中，多个浮动扩散区域608可透过金属内连接结构680的子集合彼此电性连接(亦即，电性短路)。额外地或替代地，多个传送栅极电极605可透过金属内连接结构680的子集合彼此电性连接。

参考图8A和图8B，分别是根据本公开第五实施例的第五示范结构的第一配置895和第二配置896。第五示范结构可衍生自第一示范结构495，透过形成沟槽639时形成至少一阶梯状侧壁。例如，形成沟槽639的阶梯状侧壁，可透过为后续形成的各沟槽639形成光阻层中的狭窄开口，执行第一非等向性蚀刻步骤、转移光阻层中狭窄开口的图案到基板半导体层601的上部，修整(trimming)光阻层使得各狭窄开口转变成宽开口，以及执行第二非等向性蚀刻制程，在深化基板半导体层601的已存在沟槽的同时，转移宽开口的图案到基板半导体层601的上部。光阻层修整制程的总数可相同于形成在沟槽639侧壁中水平阶梯的阶梯数。

在第五示范结构中，在单位单元UC中各传送栅极电极下部605L可具有垂直截面图，在与基板半导体层601的前侧水平顶表面(亦即，半导体基板500的前表面609)有垂直距离的位置，其中传送栅极电极下部605L的宽度逐阶变小至少一次。图8A绘示使用一次光阻层修整制程和两次非等向性蚀刻步骤以形成沟槽639的配置。图8B绘示使用三次光阻层修整制程和四次非等向性蚀刻步骤以形成沟槽639的配置。通常而言，至少一次光阻层修整制程和至少两次非等向性蚀刻制程可用于形成沟槽和传送栅极电极605，沟槽具有至少一阶梯状侧壁，传送栅极电极605具有侧壁和连接垂直侧壁的至少一水平阶梯。

在另一实施例中(未示出)，可形成在水平阶梯位置具有锥角的沟槽639的侧壁。在此实施例中，可选择形成沟槽639的非等向性蚀刻制程的蚀刻化学，使得聚合物涂层暂时形成在非等向性蚀刻制程期间，以促进沟槽639锥形侧壁的形成。

参考图9，根据本公开第六实施例的第六示范结构995，可衍生自图8A与图8B中绘示的本公开任何第一示范结构至第五示范结构，透过省略掺杂井结构607的形成。

参考图10，根据本公开第七实施例的第七示范结构1095，可衍生自图8A与图8B中绘示的本公开任何第一示范结构至第五示范结构，透过在掺杂井结构607的区域中不形成浅沟槽隔离结构620。

参考图11，额外的内连接介电层670和额外的金属内连接结构680可形成在半导体基板500的前侧上。半导体基板500部件的前表面609、内连接介电层670和形成在其中的结构可接合承载基板(carrier substrate)690。承载基板690可暂时连接到半导体基板500组件和内连接介电层670，以提供半导体基板500的后续薄化，且提供薄化半导体基板510和内连接介电层670的后续处理。承载基板690可包括半导体材料、绝缘材料或金属化材料，且可具有厚度在范围从300微米到1毫米，然而也可使用更小或更大的厚度。

任何适合的接合方法可用于接合承载基板690到内连接介电层670的前侧。可用于接合承载基板690到内连接介电层670的示例性接合方法，包括但不限于氧化物至氧化物接合、氧化物至半导体接合、熔融接合、混合接合、阳极接合、直接接合、其他适合的接合制程和/或上述的组合。选择性地，包括中间接合材料(例如氧化硅、氮化硅或半导体材料)的接合缓冲层689可用于提供内连接介电层670和承载基板690之间的接合。

参考图12，可薄化半导体基板500的背表面610，透过例如打磨、研磨、等向性蚀刻制程和/或非等向性蚀刻制程。承载基板690可在薄化制程中为半导体基板500提供机械性支撑。在一实施例中，半导体基板500可薄化成厚度在范围从1微米到12微米，例如从1.5微米到8微米，然而也可使用更小或更大的厚度。薄化制程之后薄化的半导体基板500在此称为薄化半导体基板510，或半导体基板510。薄化半导体基板510的厚度可由后续在薄化半导体基板510背侧形成的深沟槽的最大深度决定。在一实施例中，可选择薄化半导体基板510的厚度，使得后续在薄化半导体基板510背侧形成的深沟槽接触到浅沟槽隔离结构620的邻近表面。可研磨薄化半导体基板510的背表面709以提供平坦水平面，水平面平行于薄化半导体基板510的前表面609。为了之后的制程，示范结构可在后续上下翻转。

参考图13，可施加光阻层(未示出)在薄化半导体基板510的背表面709上，且可微影图案化以形成开口，其中开口通常复制下方浅沟槽隔离结构620的图案。薄化半导体基板510的未遮罩部分可透过非等向性蚀刻制程进行蚀刻，转移光阻层中开口的图案到薄化半导体基板510。深沟槽的深度可在范围从1微米到10微米，例如从1.5微米到8微米，然而也可使用更小或更大的厚度。深沟槽可形成在薄化半导体基板510中。可接续移除光阻层，例如透过灰化。

可在深沟槽中沉积至少一介电材料，例如氧化硅。覆盖薄化半导体基板510的背表面709上的至少一介电材料的过量部分，可透过平坦化制程移除。平坦化制程可包括化学机械平坦化(chemical mechanical planarization，CMP)制程和/或凹槽蚀刻制程。填充深沟槽的至少一介电材料的剩余部分构成了深沟槽隔离结构720。

深沟槽隔离结构720可定义子像素800的区域。各子像素800可位于个别子像素区域中，子像素区域位于像素的区域中(亦即，像素区域之中)。例如，像素的区域可包括第一子像素801的区域、第二子像素802的区域和第三子像素803的区域。在绘示的示例中，第一子像素801可形成在包括配置为侦测绿光的光侦测器的区域中，第二子像素802可形成在包括配置为侦测红光的光侦测器的区域中，且第三子像素803可形成在包括配置为侦测蓝光的光侦测器的区域中。各子像素800可包括含有薄化半导体基板510中图案化柱状部分的体积，此体积由深沟槽的连接集合做侧向封闭。像素的像素区域包括在像素中做为子像素800集合的子像素区域。

参考图14，可依序沉积可选抗反射涂层(anti-reflective coating，ARC)732、光学缓冲层734、介电网格材料层742L和金属反射材料层744L在薄化半导体基板510的背表面709上。

可选抗反射涂层732包括抗反射涂层材料，抗反射涂层材料会减少薄化半导体基板510的半导体材料和覆盖在上的材料层(亦即，光学缓冲层734)之间的反射。如果可选抗反射涂层732存在，可选抗反射涂层732可具有折射率在薄化半导体基板510的半导体材料折射率和光学缓冲层734的折射率之间。可选抗反射涂层732可包括单一材料层，或是具有逐渐变化折射率的多层次层堆叠。可选抗反射涂层732包括光学透明材料，且可包括半导体材料、绝缘材料、导电材料和/或聚合物材料。可选抗反射涂层732可具有厚度在范围从50纳米到300纳米，然而也可使用更小或更大的厚度。

光学缓冲层734包括半导体材料(例如硅、锗、硅锗合金或三五族化合物半导体材料)或介电材料(例如氧化硅、氮氧化硅、氮化硅或介电金属氧化物(例如氧化铝))。光学缓冲层734包括有利于形成沟槽的材料，其中沟槽在后续非等向性蚀刻制程中具有高的长宽比。光学缓冲层734可做为未图案化(毯覆)材料层形成，此材料层具有两个水平平坦表面平行于薄化半导体基板510的背表面709。光学缓冲层734的远端表面是光学缓冲层734的两个水平平坦表面之中，相对更远离薄化半导体基板510的一者(亦即，光学缓冲层734的顶表面)。

介电网格材料层742L可包括介电材料，例如氧化硅、多孔介电材料、聚酰亚胺或其他介电材料。介电网格材料层742L的厚度可在范围从50纳米到500纳米，然而也可使用更小或更大的厚度。金属反射材料层744L可包括能提供高反射率的金属化材料。例如，金属反射材料层744L可包括银、铝、铜、金或任何其他高反射率的金属化材料。金属反射材料层744L的厚度可在范围从50纳米到500纳米，然而也可使用更小或更大的厚度。

可施加光阻层747在金属反射材料层744L上，且可微影图案化以形成开口在第二导电类型光电二极管层602的区域中，亦即，在包括第二导电类型光电二极管层602和掺杂井结构607之间个别p-n接面的光侦测器区域中。感测电路的晶体管区域(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)可由光阻层747覆盖或不覆盖。

参考图15A和图15B，可蚀刻介电网格材料层742L和金属反射材料层744L中未由图案化光阻层747遮罩的部分，以形成穿透两材料层的开口。介电网格材料层742L剩余的部分形成介电网格结构742，且金属反射材料层744L剩余的部分形成金属网格结构744。介电网格结构742和金属网格结构744的堆叠组成网格结构740，也可称为复合网格结构。

网格结构740可覆盖第二导电类型光电二极管层602的边缘，且定义在个别子像素800中各光侦测器的光收集区域。像素900可包括配置为侦测不同波长光的子像素800(例如第一子像素801、第二子像素802、第三子像素803)的集合。各像素900可位于个别像素区域之中，像素区域包括子像素800的集合。例如，像素900可包括至少一第一子像素801、至少一第二子像素802和至少一第三子像素803。在绘示的示例中，像素可包括位于第一子像素区域中的一个第一子像素801(例如绿色子像素)、位于两个第二子像素区域中的两个第二子像素802(例如红色子像素)，以及位于第三子像素区域中的一个第三子像素803(例如蓝色子像素)。通常而言，像素900可包括至少两种配置为侦测不同波长范围光的子像素800的各种组合。替代地，影像感测器可以是包括单一类型子像素800的单色影像感测器。在这样的实施例中，各像素900可包括只有单一个子像素800。

通常而言，网格结构740包括具有反射侧壁的至少一金属网格结构744。网格结构740包括含有金属网格结构744和介电网格结构742垂直堆叠的复合网格结构，其中金属网格结构744具有反射侧壁。网格结构740可形成在光学缓冲层734的远端表面上。网格结构740包括覆盖个别光侦测器的开口，光侦测器包括传送晶体管630。光学缓冲层734远端表面中接触网格结构740底表面的部分，是光学缓冲层734远端表面中平坦的部分远端表面。在图案化网格结构740的非等向性蚀刻制程期间，光学缓冲层734远端表面中未接触网格结构740的部分，相对于水平面可附带性地垂直凹陷，其水平面包括网格结构740的底表面。

网格结构740可将各子像素800分割成侦测器区域和感测电路区域。例如，第一子像素801可包括覆盖第一子像素801中第二导电类型光电二极管层602的第一感测器区域801D，以及覆盖第一子像素801中感测电路(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)的第一感测电路区域801S。第二子像素802可包括覆盖第二子像素802中第二导电类型光电二极管层602的第二感测器区域802D，以及覆盖第二子像素802中感测电路(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)的第二感测电路区域802S。第三子像素803可包括覆盖第三子像素803中第二导电类型光电二极管层602的第三感测器区域803D，以及覆盖第三子像素803中感测电路(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)的第三感测电路区域803S。通常而言，在像素900中全部子像素800的集合可配置成任何有利于阵列1000之中像素900周期重复的图案。

参考图16，具有平坦顶表面的光学透明层770可形成在网格结构740上。可透过沉积自平坦化(self-planarizing)介电材料形成光学透明层770，例如流动性氧化物(flowable oxide，FOX)。替代地，可沉积并平坦化(例如，透过化学机械研磨)透明介电材料以提供光学透明层770。

光学透明层770垂直延伸通过网格结构740中的开口，并具有不同于第一折射率的第二折射率。光学透明层770可形成在光学缓冲层734上。

各种滤色材料可施加在光学透明层770上，且可图案化以形成各种滤片780。滤片780可包括形成在第一子像素801区域中的第一类型滤片781、形成在第二子像素802区域中的第二类型滤片782和形成在第三子像素803区域中的第三类型滤片783。可选择各滤色材料的成分，使得在目标波长范围内的光通过滤色材料，而在目标波长范围外的光由滤色材料吸收。

光学透镜790可形成在滤片780上，透过施加光学透明材料在滤片780上并将光学透明材料图案化成具有弧形表面的材料部分，弧形表面中心对准个别下方网格结构740中的开口。

位于子像素800中的可选抗反射涂层732、光学缓冲层734、网格结构740和光学透明层770，以及覆盖在上的滤片780和覆盖在上的光学透镜790所形成的各个组合，建构出配置为过滤并聚焦光在个别光侦测器上的光学组件。

参考图17，承载基板690和接合缓冲层689(如果存在)可从内连接介电层670脱离。从薄化半导体基板510脱离承载基板690之前或之后，薄化半导体基板510和其上的装置结构可独立成分离的影像感测器。

通常而言，像素的阵列1000可形成在薄化半导体基板510上。像素的阵列1000中各像素包括至少一子像素，且各子像素包括个别的光侦测器(包括传送晶体管630)和个别的感测电路(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)位于薄化半导体基板510的前表面609上。

参考图18，根据本公开的实施例，绘示光侦测器电路的电路示意图。光侦测器电路的配置包括传送晶体管630和场效晶体管(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)的内连接组合。传送晶体管630可包括一组合和基板半导体层601之间的p-n接面，此组合包括第二导电类型光电二极管层602与埋藏式第二导电类型光电二极管层606，基板半导体层601具有第一导电类型掺杂。基板半导体层601、埋藏式第二导电类型光电二极管层606和第二导电类型光电二极管层602的组合功能上做为光电二极管(标示为PD)。第二导电类型光电二极管层602功能上做为传送晶体管630的源极区域。

浮动扩散区域608(标示为FD)功能上做为传送晶体管630的漏极区域。传送栅极电极605(标示为TG)控制电荷传送，经由位于传送栅极电极605下方的半导体通道，将累积在第二导电类型光电二极管层602中的电荷传送到浮动扩散区域608中。传送晶体管630可做为光侦测器。

感测电路包括场效晶体管(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)的内连接组合。场效晶体管(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)的内连接组合连接到浮动扩散区域608。场效晶体管(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)的内连接组合包括重置晶体管(标示为RST)、电源跟随晶体管(标示为SF)和选择晶体管(标示为SEL)。重置晶体管640(亦即RST)可配置为在感测之前即时汲取浮动扩散区域608中的电荷，使得感测期间累积在浮动扩散区域608中的电荷与累积在第二导电类型光电二极管层602中的电荷呈线性比例。电源跟随晶体管650(亦即SF)的栅极电极通过金属内连接结构的集合，电性连接到浮动扩散区域608。因此，电源跟随晶体管650栅极电极上的电压可与累积在浮动扩散区域608中的电荷呈等比例关系。选择晶体管660(亦即SEL)可在读取期间开启，以将电源跟随晶体管650和选择晶体管660(由电源跟随晶体管650栅极电极的电压所调变)的共同节点电压，输出成共同输出电压(标示为V_out)。

参考图1A至图18并根据本公开的实施例，提供一种具有光侦测器(包括传送晶体管630)的半导体结构。光侦测器包括具有第一导电类型掺杂的基板半导体层601、与基板半导体层601形成p-n接面的第二导电类型光电二极管层602、与第二导电类型光电二极管层602侧向分隔的浮动扩散区域608以及传送栅极电极605，传送栅极电极605包括传送栅极电极下部605L形成在基板半导体层601中并位于第二导电类型光电二极管层602和浮动扩散区域608之间。

另外，本公开各种实施例提供的影像感测器，包括多个位于基板半导体层601上的像素900，基板半导体层601具有第一导电类型掺杂。多个像素900之中各个独立的像素900可包括光侦测器电路，光侦测器电路包括光侦测器(包括传送晶体管630)和感测电路(包括重置晶体管640、电源跟随晶体管650和选择晶体管660)。各光侦测器包括与基板半导体层601形成p-n接面的第二导电类型光电二极管层602、与第二导电类型光电二极管层602侧向分隔的浮动扩散区域608以及传送栅极电极605，浮动扩散区域608位于基板半导体层601的前侧水平表面上，传送栅极电极605包括传送栅极电极下部605L形成在基板半导体层601中并位于第二导电类型光电二极管层602和浮动扩散区域608之间。多个像素900之中各个像素900包括位于基板半导体层601背侧水平表面上的个别光学组件，光学组件配置为引导入射光到光侦测器的个别p-n接面。

在一实施例中，多个沟槽639可位于基板半导体层601中。多个沟槽639可从基板半导体层601的前侧水平表面(光侦测器位于其上)垂直延伸向基板半导体层601的背侧水平表面(光学组件位于其上)。各个传送栅极电极下部605L可位于个别沟槽639之中。

参考图19，制程流程图绘示形成半导体结构的示例制程顺序，半导体结构包括根据本公开实施例的光侦测器。参考步骤1910，提供包括基板半导体层601的半导体基板500，基板半导体层601具有第一导电类型掺杂。参考步骤1920，形成第二导电类型光电二极管层602在基板半导体层601上。第二导电类型光电二极管层602与基板半导体层601形成p-n接面。参考步骤1930，形成传送栅极电极605，其中包括传送栅极电极下部605L形成在基板半导体层601中并相邻p-n接面。参考步骤1940，浮动扩散区域608形成在相邻传送栅极电极605的部分基板半导体层601中。传送栅极电极605位于第二导电类型光电二极管层602和浮动扩散区域608之间。

本公开的各种方法与结构可用于提供光侦测器电路，其中由埋藏式传送栅极电极605控制从光电二极管区域到浮动扩散区域608的电荷传送，传送栅极电极605包括位于沟槽中的部分，沟槽位于光电二极管区域和浮动扩散区域608之间。最小化光电二极管区域中储存电荷的流失，并且只在埋藏式传送栅极电极605开启时，从光电二极管区域传送电荷到浮动扩散区域608。因此，可透过使用本公开的埋藏式传送栅极电极605，产生高保真的光学影像。

根据本公开的一些实施例，提供一种包括光电二极管的半导体结构，其中光电二极管包括具有第一导电类型掺杂的基板半导体层、与基板半导体层形成p-n接面的第二导电类型光电二极管层、与第二导电类型光电二极管层侧向分隔的浮动扩散区域，以及传送栅极电极。传送栅极电极包括形成在基板半导体层中的传送栅极电极下部，且传送栅极电极下部位于第二导电类型光电二极管层和浮动扩散区域之间。在一些实施例中，光电二极管包括位于基板半导体层中的沟槽和位于沟槽中的传送栅极电极下部，沟槽从基板半导体层的前侧水平表面垂直延伸向基板半导体层的背侧水平表面。在一些实施例中，沟槽具有深度大于浮动扩散区域的垂直厚度。在一些实施例中，传送栅极电极包括位于基板半导体层上的传送栅极电极上部，且传送栅极电极上部具有侧向延伸大于传送栅极电极下部。在一些实施例中，在沿着垂直于基板半导体层的前侧水平表面方向的俯视图中，传送栅极电极上部的边缘区域和浮动扩散区域的边缘区域具有局部重叠。在一些实施例中，传送栅极电极下部位于保护沟槽中，保护沟槽侧向环绕第二导电类型光电二极管层。在一些实施例中，传送栅极电极下部包括具有内部边缘和外部边缘的平坦底表面，内部边缘和外部边缘在距离基板半导体层的前侧水平表面相同深度的位置，侧向环绕第二导电类型光电二极管层。在一些实施例中，传送栅极电极下部包括具有多个底表面区段的城堡状底表面，多个底表面区段透过传送栅极电极下部的垂直侧壁彼此连接。在一些实施例中，半导体结构包括至少一额外的浮动扩散区域和浮动扩散区域侧向分隔且和第二导电类型光电二极管层侧向分隔。在一些实施例中，半导体结构包括在基板半导体层中的至少一额外的传送栅极电极，其中传送栅极电极和至少一额外的传送栅极电极围绕第二导电类型光电二极管层的边缘，且侧向彼此分隔。在一些实施例中，半导体结构包括至少一额外的浮动扩散区域和第二导电类型光电二极管层侧向分隔，其中至少一额外的传送栅极电极各个位于第二导电类型光电二极管层和个别额外的浮动扩散区域之间。在一些实施例中，传送栅极电极下部具有垂直截面图，在与基板半导体层的前侧水平顶表面有垂直距离的位置，传送栅极电极下部的宽度逐阶变小至少一次。在一些实施例中，半导体结构包括含有第一导电类型掺杂的掺杂井结构，掺杂井结构中掺杂的原子浓度大于基板半导体层掺杂的原子浓度，且掺杂井结构侧向围绕非毗邻浮动扩散区域的传送栅极电极下部。

根据本公开的一些实施例，提供一种影像感测器，包括多个像素位于具有第一导电类型掺杂的基板半导体层中。各像素包括光电二极管电路，光电二极管电路包括光电二极管和感测电路。光电二极管包括与基板半导体层形成p-n接面的第二导电类型光电二极管层、与第二导电类型光电二极管层侧向分隔的浮动扩散区域、传送栅极电极，其中浮动扩散区域位于基板半导体层的前侧水平表面上。传送栅极电极包括形成在基板半导体层中的传送栅极电极下部，且传送栅极电极下部位于第二导电类型光电二极管层和浮动扩散区域之间。各像素包括个别光学组件位于基板半导体层上并配置为引导入射光到光电二极管的个别p-n接面。在一些实施例中，影像感测器包括位于基板半导体层中的多个沟槽，多个沟槽从基板半导体层的前侧水平表面垂直延伸向基板半导体层的背侧水平表面，其中各传送栅极电极下部位于个别沟槽中。

根据本公开的一些实施例，提供一种形成半导体结构的方法，包括提供含有基板半导体层的半导体基板、形成第二导电类型光电二极管层在基板半导体层中、形成包括传送栅极电极下部的传送栅极电极，以及形成浮动扩散区域在邻近传送栅极电极的部分基板半导体层中。基板半导体层包括第一导电类型掺杂。第二导电类型光电二极管层和基板半导体层形成p-n接面。传送栅极电极下部形成在邻近p-n接面的基板半导体层中。传送栅极电极位于第二导电类型光电二极管层和浮动扩散区域之间。在一些实施例中，方法包括形成沟槽从邻近第二导电类型光电二极管层的基板半导体层的前侧水平表面，延伸向基板半导体层的背侧水平表面，其中透过沉积和图案化栅极电极材料层形成传送栅极电极，栅极电极材料层位于沟槽之中和之上。在一些实施例中，方法包括形成栅极介电层在沟槽的侧壁上和基板半导体层的前侧水平表面上、形成栅极电极材料层在栅极介电层上，以及在栅极电极材料层图案化成传送栅极电极之后，将栅极介电层图案化成传送栅极介电质。在一些实施例中，方法包括形成感测电路在基板半导体层的前侧水平表面上、薄化基板半导体层、形成配置为引导入射光到p-n接面的光学组件在基板半导体层上，其中基板半导体层从基板半导体层的背侧水平表面凹陷向基板半导体层的前侧水平表面。在一些实施例中，沟槽具有深度大于浮动扩散区域的垂直深度，且浮动扩散区域的形成是透过布植第二导电类型掺杂剂在传送栅极电极上部的边缘区域下方的部分基板半导体层中，传送栅极电极上部位于沟槽上方，其中在沿着垂直于基板半导体层的前侧水平表面方向的俯视图中，传送栅极电极上部的边缘区域和浮动扩散区域的边缘区域具有局部重叠。

前面概述一些实施例的特征，使得本领域技术人员可更好地理解本公开的观点。本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改其他制程和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在进行各种改变、替换和变更。