半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的发展，传统的平面式的金属-氧化物半导体场效应晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。

随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。

然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升半导体结构的性能。

为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底内具有第一离子；在所述衬底上形成初始第一牺牲层；在部分所述初始第一牺牲层上形成复合层，所述复合层包括位于所述初始第一牺牲层表面的多层纳米线，以及位于相邻纳米线之间的初始第二牺牲层；去除所述衬底表面的部分初始第一牺牲层，形成第一牺牲层、以及位于所述复合层底部与所述衬底表面之间的第一隔离开口，所述第一牺牲层的侧壁相对于所述复合层的侧壁凹陷；形成所述第一隔离开口后，在所述第一隔离开口暴露出的衬底内形成掺杂区，所述掺杂区内具有第二离子，所述第二离子的类型与所述第一离子的类型相同，且所述第二离子的浓度大于所述第一离子的浓度。

可选的，形成所述掺杂区的工艺包括离子注入工艺。

可选的，所述离子注入工艺的参数包括：离子注入的角度范围为7度至35度，所述离子注入的角度为离子注入的方向与垂直于所述衬底表面的法线之间的夹角。

可选的，所述离子注入工艺的参数还包括：当所述第二离子的类型为N型离子时，离子注入的能量范围为5KeV～30KeV，离子注入的剂量范围为1.2e13atm/cm

可选的，在形成所述复合层的过程中，在所述复合层表面形成横跨所述复合层的伪栅结构，所述伪栅结构包括位于所述复合层表面的伪栅，位于所述伪栅侧壁的伪栅侧墙，以及位于所述伪栅顶部表面的伪栅阻挡层。

可选的，形成所述复合层和所述伪栅结构的方法包括：在所述初始第一牺牲层的表面形成初始复合层；在所述初始复合层表面形成横跨所述初始复合层的伪栅结构；以所述伪栅结构为掩膜，刻蚀所述初始复合层，直至暴露出所述初始第一牺牲层表面。

可选的，形成所述第一隔离开口的方法包括：在所述复合层的侧壁面形成第一侧墙；形成所述第一侧墙后，以所述第一侧墙为掩膜，刻蚀所述初始第一牺牲层，直至形成所述第一隔离开口。

可选的，刻蚀所述初始第一牺牲层的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液的成分包括氢氟酸、过氧化氢、乙酸和水；所述氢氟酸、过氧化氢、乙酸和水之间的比例范围为，氢氟酸∶过氧化氢∶乙酸∶水为1∶(2～10)∶(0.5～20)∶(2～100)；所述刻蚀溶液的温度范围为25℃至90°℃。

可选的，还包括：在所述第一隔离开口内形成第二侧墙，所述第二侧墙在垂直于所述第一牺牲层侧壁的方向上具有第一厚度。

可选的，所述第二侧墙的材料包括SiN、SiON、SiNCe或SiBCN。

可选的，形成所述第二侧墙的方法包括：在所述第一隔离开口内、所述衬底表面、所述第一侧墙表面和所述复合层顶部形成第二侧墙材料层；以所述第一侧墙为掩膜，刻蚀所述第二侧墙材料层，直至暴露出了所述衬底表面及所述复合层顶部；形成所述第二侧墙材料层的工艺为原子层沉积工艺。

可选的，还包括：在形成所述第二侧墙后，去除部分初始第二牺牲层，以形成第二牺牲层、以及位于相邻纳米线的相对的纳米线表面之间的第二隔离开口；在所述第二隔离开口内形成第三侧墙。

可选的，形成所述第二牺牲层和所述第二隔离开口的方法包括：形成所述第二侧墙后，去除所述第一侧墙；刻蚀所述初始第二牺牲层暴露的侧壁表面，直至暴露出相邻纳米线之间的部分纳米线表面。

可选的，在垂直于所述第二牺牲层侧壁的方向上，所述第三侧墙具有第二厚度，且所述第二厚度小于所述第一厚度。

可选的，所述第一厚度的范围为5纳米～10纳米。

可选的，所述第二厚度的范围为3纳米～6纳米。

可选的，所述第三侧墙的材料包括SiN、SiON、SiNCe或SiBCN。

可选的，还包括：在所述第一牺牲层两侧的衬底表面、第二侧墙侧壁面、第三侧墙侧壁面以及全部纳米线侧壁面形成源漏掺杂层；形成所述源漏掺杂层后，去除所述第一牺牲层和第二牺牲层；去除所述第一牺牲层和第二牺牲层后，在所述衬底表面形成环绕所述纳米线的栅极结构，所述源漏掺杂层位于所述栅极结构的两侧。

可选的，所述衬底表面具有鳍部层，所述初始第一牺牲层位于所述鳍部层顶部表面。

相应的，本发明的技术方案还提供一种半导体结构，包括：衬底，所述衬底内具有第一离子；位于所述衬底上的第一牺牲层；位于所述第一牺牲层上的复合层，所述复合层包括位于所述第一牺牲层表面的多层纳米线，以及位于相邻纳米线之间的第二牺牲层；位于所述复合层底部与所述衬底表面之间的第一隔离开口，所述第一牺牲层的侧壁相对于所述复合层的侧壁凹陷；位于所述第一隔离开口暴露的衬底内的掺杂区，所述掺杂区内具有第二离子，且所述第二离子的类型与所述第一离子的类型相同。

可选的，还包括：位于所述第一隔离开口内的第二侧墙，所述第二侧墙在垂直于所述第一牺牲层侧壁的方向上具有第一厚度。

可选的，还包括：位于相邻纳米线的相对的纳米线表面之间的第二隔离开口。

可选的，还包括：位于所述第二隔离开口内的第三侧墙。

可选的，在垂直于所述第二牺牲层侧壁面的方向上，所述第三侧墙具有第二厚度，且所述第二厚度小于所述第一厚度。

可选的，所述第一厚度的范围为5纳米～10纳米。

可选的，所述第二厚度的范围为3纳米～6纳米。

可选的，还包括：位于所述第一牺牲层两侧的衬底表面、第二侧墙侧壁面、第三侧墙侧壁面以及全部纳米线侧壁面的源漏掺杂层。

可选的，所述衬底表面具有鳍部层，所述第一牺牲层位于所述鳍部层顶部表面。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案中的半导体结构的形成方法，衬底内具有第一离子，由于通过所述第一隔离开口在所述衬底内形成掺杂区，并且所述掺杂区中具有浓度大于第一离子且类型与第一离子相同的第二离子，因此，掺杂区中的高浓度离子向第一牺牲层底部的衬底内扩散，从而，后续去除所述第一牺牲层，并在所述第一牺牲层的位置形成与衬底表面接触的栅极结构后，所述栅极结构底部的衬底掺杂离子浓度较大，所述栅极结构底部的衬底需要较大的开启电压，从而，所述栅极结构与栅极结构底部的衬底不容易形成寄生器件，使得能够提升半导体结构的性能。

进一步，由于所述第一厚度大于所述第二厚度，即，所述第二侧墙具有较大的厚度，因此，通过厚度较大的第二侧墙，能够更多降低后续形成的源漏掺杂层与栅极结构之间的接触电容，从而提升了半导体结构的性能。

进一步，由于在所述第二隔离开口内形成第三侧墙，因此，一方面，所述第三侧墙能够降低后续形成的源漏掺杂层与栅极结构之间的接触电容；另一方面，由于所述第三侧墙位于所述第二隔离开口内，因此，不会遮挡住位于所述第三侧墙下方的复合层部分、第一牺牲层及衬底，从而减小了后续形成源漏掺杂层的工艺难度。

附图说明

图1是一种半导体结构的剖面结构示意图；

图2至图14是本发明实施例中半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例进行分析说明。

图1是一种半导体结构的剖面结构示意图。

请参考图1，包括：衬底100，所述衬底100上具有鳍部结构，所述鳍部结构包括第一纳米线101和位于第一纳米线101上的第二纳米线102；环绕所述第一纳米线101和第二纳米线102的栅极结构，所述栅极结构包括栅介质层103、位于栅介质层103上的功函数层104以及位于功函数层104上的栅极层105；位于所述栅极结构侧壁的侧墙106；位于栅极结构两侧鳍部内的源漏掺杂层107；位于衬底上的介质层108，所述栅极结构位于所述介质层108内。

所述半导体结构中，在形成环绕所述第一纳米线101和第二纳米线102的栅极结构时，所述栅极结构中的栅介质层103和功函数层104也形成于衬底100表面。在对所述半导体结构通电后，位于所述栅极结构底部的衬底100即为寄生沟道，所述栅极结构与衬底100形成寄生器件，如图1中区域A所示。形成寄生器件后，所述半导体结构的电场对寄生器件的控制能力较弱，从而在开关所述半导体结构时，所述寄生器件不容易被关掉，导致所述半导体结构反应速度的灵敏度下降；同时，由于所述寄生器件的存在，增加了所述半导体结构漏电的风险。综上，所述寄生器件影响了半导体结构的性能。

为了解决上述问题，本发明技术方案提供一种半导体结构及其形成方法，通过在位于第一牺牲层两侧的第一隔离开口，并通过所述第一隔离开口暴露的衬底表面，在第一牺牲层两侧的衬底内形成掺杂区，使得掺杂区内的第二离子浓度大于第一离子浓度，后续在所述衬底上形成栅极结构后，所述栅极结构与衬底形成回路，所述栅极结构底部的衬底作为回路的沟道区，所述沟道区的掺杂离子浓度较大，从而所述回路需要较大的开启电压，从而在所述半导体结构导通时，所述回路不容易导通，从而避免形成寄生器件，影响半导体结构的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。

图2至图14是本发明实施例中半导体结构形成过程的剖面结构示意图，其中，图4至图14是基于图3中沿X-X1方向的半导体结构形成过程的剖面结构示意图。

请参考图2，提供衬底200，所述衬底200内具有第一离子。

在本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料包括硅锗、锗、绝缘体上硅或者绝缘体上锗。

所述第一离子的类型包括N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。

在本实施例中，在所述衬底200上形成初始第一牺牲材料层210。

所述初始第一牺牲材料层210用于后续形成初始第一牺牲层，并且所述初始第一牺牲层用于后续形成第一牺牲层。

在本实施例中，形成所述初始第一牺牲材料层210的工艺包括外延生长工艺、沉积工艺或旋涂工艺。

在本实施例中，所述初始第一牺牲材料层210的材料包括硅锗。

在本实施例中，在所述初始第一牺牲材料层210表面形成复合材料层220，所述复合材料层220包括位于所述初始第一牺牲材料层210表面的多层纳米线材料层221，以及位于相邻纳米线材料层221之间的第二材料层222。

所述复合材料层220用于后续形成复合层，具体而言，所述纳米线材料层221用于后续形成初始纳米线，并且所述初始纳米线用于后续形成纳米线；所述第二材料层222用于后续形成初始第二牺牲材料层，并且所述初始第二牺牲材料层用于后续形成初始第二牺牲层，所述初始第二牺牲层用于后续形成第二牺牲层。

在本实施例中，形成所述复合材料层220的工艺包括外延生长工艺、沉积工艺或旋涂工艺。

在本实施例中，所述纳米线材料层221的材料包括多晶硅，所述第二材料层222的材料包括硅锗。所述硅锗和单晶硅具有较大的刻蚀选择比，使得后续在去除第一牺牲层和第二牺牲层时，纳米线不会受到刻蚀工艺的损伤。

请参考图3和图4，图4是图3沿X-X1方向的剖面结构示意图，刻蚀所述复合材料层220、所述初始第一牺牲材料层210和部分所述衬底200，直至在所述衬底200内形成开口(图中未标示)，以在所述衬底200表面形成鳍部层201、在所述鳍部层201顶部表面形成初始第一牺牲层211，以及在所述初始第一牺牲层211表面形成初始复合层230；在所述开口内形成第一介质层240。

所述初始复合层230包括位于所述初始第一牺牲层211表面的多层初始纳米线231，以及位于相邻初始纳米线231之间的初始第二牺牲材料层232；，所述初始纳米线231用于后续形成纳米线，所述初始第二牺牲材料层232用于后续形成初始第二牺牲层，并且所述初始第二牺牲层用于后续形成第二牺牲层。

刻蚀所述复合材料层220、所述初始第一牺牲材料层210和部分所述衬底200的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

所述第一介质层240，一方面，用于隔离相邻半导体器件之间的电流，另一方面，保护衬底200和鳍部层201，减少所述衬底200和鳍部层201受到后续半导体结构形成过程中形成工艺的影响。

所述第一介质层240的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。

在本实施例中，所述第一介质层240的材料为氧化硅。

形成所述第一介质层240的工艺包括沉积工艺或旋涂工艺。

后续在形成复合层的过程中，在所述复合层表面形成横跨所述复合层的伪栅结构，所述伪栅结构包括位于所述复合层表面的伪栅，位于所述伪栅侧壁的伪栅侧墙，以及位于所述伪栅顶部表面的伪栅阻挡层，具体请参考图4至图5。

请参考图5，在所述初始复合层230部分表面形成横跨所述初始复合层230的伪栅结构250。

在本实施例中，所述伪栅结构250不仅位于所述初始复合层230表面，还位于所述第一介质层240的部分表面。

所述伪栅结构250包括位于所述初始复合层230部分表面的伪栅251，位于所述伪栅251侧壁的伪栅侧墙252，以及位于所述伪栅251顶部表面的伪栅阻挡层253。

所述伪栅251包括位于初始复合层230表面的伪栅介质层(未图示)，以及在所述伪栅极介质层上的伪栅电极层(未图示)。

所述伪栅结构250的形成方法包括：在衬底200和鳍部层201表面形成伪栅介质材料层(未图示)；在所述伪栅介质材料层上形成伪栅电极材料层(未图示)；在所述伪栅电极材料层上形成伪栅阻挡层253；在所述伪栅阻挡材料层(未图示)上形成图形化的掩膜层(未图示)；以所述图形化的掩膜层为掩膜，刻蚀所述伪栅阻挡材料层、伪栅电极材料层和伪栅介质材料层，直至暴露出所述初始复合层230表面，形成所述伪栅251和伪栅阻挡层253；在所述衬底200上、初始复合层230表面、所述伪栅251侧壁表面和所述伪栅阻挡层253顶部表面形成伪栅侧墙材料层(未图示)；回刻蚀所述伪栅侧墙材料层，直至暴露出所述初始复合层230表面及伪栅阻挡层253顶部表面，在所述伪栅251侧壁形成伪栅侧墙252。

所述伪栅阻挡材料层的材料包括氧化硅或氮化硅，所述伪栅介质层的材料包括氧化硅、低K(小于3.9)介电材料或高K(大于3.9)介电材料；所述伪栅电极层的材料包括多晶硅或金属；所述伪栅侧墙材料层的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述伪栅阻挡材料层的工艺包括原子层沉积工艺或化学气相沉积工艺；形成所述伪栅介质材料层的工艺包括原子层沉积工艺或化学气相沉积工艺；形成所述伪栅电极材料层的工艺包括物理气相沉积工艺或原子层沉积工艺；形成所述伪栅侧墙材料层的工艺包括化学气相沉积工艺或原子层沉积工艺；刻蚀所述伪栅阻挡材料层、伪栅电极材料层和伪栅介质材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，所述伪栅阻挡材料层的材料包括氧化硅；所述伪栅极介质层的材料包括氧化硅；所述伪栅电极层的材料包括多晶硅；所述伪栅侧墙材料层的材料包括氧化硅；形成所述伪栅阻挡材料层和所述伪栅介质材料层的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成厚度较薄且结构致密的伪栅极介质材料层；形成所述伪栅侧墙材料层的工艺包括化学气相沉积工艺；形成所述伪栅电极材料层的工艺包括物理气相沉积工艺，所述物理气相沉积工艺能够形成厚度较厚且结构致密的伪栅电极材料层；刻蚀所述伪栅阻挡材料层、所述伪栅电极材料层和所述伪栅介质材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好的伪栅251。

请参考图6，以所述伪栅结构250为掩膜，刻蚀所述初始复合层230，直至暴露出所述初始第一牺牲层211表面，以形成复合层260。

所述复合层260包括位于所述初始第一牺牲层211表面的多层纳米线261，以及位于相邻纳米线261之间的初始第二牺牲层262。

在本实施例中，刻蚀所述初始复合层230的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，后续去除所述衬底200表面的部分初始第一牺牲层211，形成第一牺牲层、以及位于所述复合层260底部与所述衬底200表面之间的第一隔离开口，所述第一牺牲层的侧壁相对于所述复合层260侧壁凹陷，具体请参考图7至图8。

请参考图7，在所述复合层260的侧壁面形成第一侧墙270。

在本实施例中，所述第一侧墙270还位于所述伪栅结构250的侧壁表面。

所述第一侧墙270在后续去除所述衬底表面的部分初始第一牺牲层，形成第一牺牲层、以及位于所述复合层底部与所述衬底表面之间的第一隔离开口时，保护所述复合层260不受到形成工艺的影响。

形成所述第一侧墙270的方法包括：在所述初始第一牺牲层211表面、所述伪栅结构250表面、以及所述复合层260侧壁表面形成第一侧墙材料层(未图示)；回刻蚀所述第一侧墙材料层，直至暴露出所述初始第一牺牲层211表面和所述伪栅结构250顶部表面，以在所述复合层260侧壁表面和所述伪栅结构250的侧壁表面形成第一侧墙270。

形成所述第一侧墙材料层的工艺包括化学气相沉积工艺或物理气相沉积工艺。

所述第一侧墙270的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。

在本实施例中，所述第一侧墙270的材料为氧化硅。

请参考图8，形成所述第一侧墙270后，以所述第一侧墙270为掩膜，刻蚀所述初始第一牺牲层211，直至形成第一牺牲层212和第一隔离开口213。

所述第一隔离开口213位于所述复合层260底部与所述衬底200表面之间，并且所述第一牺牲层212的侧壁相对于所述复合层260侧壁凹陷。

刻蚀所述初始第一牺牲层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，刻蚀所述初始第一牺牲层的工艺包括湿法刻蚀工艺；所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液的成分包括氢氟酸、过氧化氢、乙酸和水；所述氢氟酸、过氧化氢、乙酸和水之间的比例范围为，氢氟酸∶过氧化氢∶乙酸∶水为1∶(2～10)∶(0.5～20)∶(2～100)；所述刻蚀溶液的温度范围为25℃至90℃。

所述湿法刻蚀工艺对所述第一侧墙270的材料和所述初始第一牺牲层211的材料具有较大的刻蚀选择比，使得刻蚀所述初始第一牺牲层211时，所述第一侧墙270不会受到刻蚀工艺的损伤；同时，所述湿法刻蚀工艺对所述鳍部层201的材料和所述初始第一牺牲层211的材料也具有较大的刻蚀选择比，使得刻蚀所述初始第一牺牲层211时，所述鳍部层201表面不会受到刻蚀工艺的损伤。

请参考图9，形成所述第一隔离开口213后，在所述第一隔离开口213暴露出的衬底200内形成掺杂区(未图示)，所述掺杂区内具有第二离子，所述第二离子的类型与所述第一离子的类型相同，且所述第二离子的浓度大于所述第一离子的浓度。

衬底200内具有第一离子，由于通过所述第一隔离开口213在所述衬底200内形成掺杂区，并且所述掺杂区中具有浓度大于第一离子且类型与第一离子相同的第二离子，因此，掺杂区中的高浓度离子向第一牺牲层212底部的衬底200内扩散，从而，后续去除所述第一牺牲层212，并在所述第一牺牲层212的位置形成与衬底200表面接触的栅极结构后，所述栅极结构底部的衬底200掺杂离子浓度较大，所述栅极结构底部的衬底200需要较大的开启电压，从而，所述栅极结构与栅极结构底部的衬底200不容易形成寄生器件，使得能够提升半导体结构的性能。

形成所述掺杂区的工艺包括离子注入工艺。

所述离子注入工艺的参数包括：当所述第二离子的类型为N型离子时，离子注入的能量范围为5KeV～30KeV，离子注入的剂量范围为1.2e13atm/cm

所述离子注入的能量或剂量过大，导致衬底中的离子浓度过大，从而会破坏衬底中的半导体器件，所述离子注入的能量或剂量过小，导致衬底中的离子浓度过小，从而无法有效增大开启电压，达到抑制寄生器件漏电的效果；因此，上述离子注入的能量和剂量，能够使衬底中的离子浓度在适宜的范围，即，使所述衬底200中的离子浓度范围为1.0e19atm/cm

所述离子注入工艺的参数还包括：离子注入的角度范围为7度至35度，所述离子注入的角度为离子注入的方向与垂直于所述衬底200表面的法线之间的夹角。

所述离子注入的角度过大，注入的离子容易被衬底200表面的第一牺牲层212和第一侧墙270遮挡，无法注入至衬底200内，形成浓度合适的掺杂区；所述离子注入的角度过小，形成的掺杂区距离第一牺牲层212底部的衬底较远，高浓度离子无法很好的向第一牺牲层212底部的衬底扩散；因此，上述离子注入的角度范围内，在向衬底200内注入的离子较多不被遮挡的情况下，形成与第一牺牲层212底部的衬底距离接近或者直接部分位于所述第一牺牲层212底部衬底的掺杂区，从而使高浓度离子能够更好的扩散至第一牺牲层212底部的全部衬底。

在本实施例中，在形成所述掺杂区后，后续还形成第二侧墙、第二牺牲层和第三侧墙和源漏掺杂层，具体请参考图10至图13。

请参考图10，在所述第一隔离开口213内形成第二侧墙281，所述第二侧墙281在垂直于所述第一牺牲层212侧壁的方向上具有第一厚度A。

所述第一厚度A大于后续形成的第三侧墙的第二厚度。

形成所述第二侧墙281的方法包括：在所述第一隔离开口213内、所述衬底200表面、所述第一侧墙270表面和所述复合层260顶部形成第二侧墙材料层(未图示)；以所述第一侧墙270为掩膜，刻蚀所述第二侧墙材料层，直至暴露出了所述衬底200表面及所述复合层260顶部。

具体而言，在本实施例中，在述复合层260顶部形成的第二侧墙材料层部分是指，在所述复合层260顶部的伪栅结构250表面形成的第二侧墙材料层部分。

在本实施例中，形成所述第二侧墙材料层的工艺为原子层沉积工艺。

刻蚀所述第二侧墙材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，刻蚀所述第二侧墙材料层的工艺为干法刻蚀工艺。

所述第二侧墙281的材料与所述第一侧墙270的材料不同，从而，后续去除所述第一侧墙270的刻蚀工艺对所述第二侧墙281的材料和第一侧墙270的材料能够具有较大的刻蚀选择比，使得后续在去除所述第一侧墙270时，所述第二侧墙281不会受到刻蚀工艺的损伤。

所述第二侧墙281的材料包括SiN、SiON、SiNCe或SiBCN。

在本实施例中，所述第二侧墙的材料为SiN。

在本实施例中，后续去除部分初始第二牺牲层262，形成第二牺牲层，并且在所述第二牺牲层的侧壁形成第三侧墙，在垂直于所述第二牺牲层侧壁的方向上，所述第三侧墙具有第二厚度，且所述第二厚度小于所述第一厚度A。

由于所述第一厚度A大于所述第二厚度，即，所述第二侧墙281具有较大的厚度，因此，通过厚度较大的第二侧墙281，能够更多降低后续形成的源漏掺杂层与栅极结构之间的接触电容，从而提升了半导体结构的性能。

在本实施例中，所述第一厚度A的范围为5纳米～10纳米。

在本实施例中，形成所述第二侧墙281后，去除第一侧墙270。

请参考图11，在形成所述第二侧墙281后，去除部分初始第二牺牲层262，以形成第二牺牲层263、以及位于相邻纳米线261的相对的纳米线261表面之间的第二隔离开口264。

具体而言，在去除第一侧墙270后，刻蚀所述初始第二牺牲层262暴露的侧壁表面，直至暴露出相邻纳米线261之间的部分纳米线261表面。

刻蚀所述初始第二牺牲层262的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，刻蚀所述初始第二牺牲层262的工艺包括湿法刻蚀工艺。

请参考图12，在所述第二隔离开口264内形成第三侧墙282。

在垂直于所述第二牺牲层263侧壁的方向上，所述第三侧墙282具有第二厚度B，且所述第二厚度B小于所述第一厚度A。

由于在所述第二隔离开口264内形成第三侧墙282，因此，一方面，所述第三侧墙282能够降低后续形成的源漏掺杂层与栅极结构之间的接触电容，另一方面，由于所述第三侧墙282位于所述第二隔离开口264内，因此，不会遮挡住位于所述第三侧墙282下方的纳米线251、第一牺牲层212及衬底200，从而减小了后续形成源漏掺杂层的工艺难度。

形成所述第三侧墙282的方法包括：在所述第二侧墙281表面、所述衬底200表面形成保护层(未图示)；在所述第二隔离开口264内、所述保护层表面、所述第二牺牲层263侧壁表面和所述伪栅结构250表面形成第三侧墙材料层(未图示)；刻蚀所述第三侧墙材料层，直至暴露出所述保护层，以形成所述第三侧墙282；形成所述第三侧墙282后，去除所述保护层。

在另一实施例中，所述第三侧墙与所述第二侧墙的材料不同。形成所述第三侧墙的方法包括：在所述衬底表面、所述第二侧墙表面、所述纳米线表面和所述伪栅结构表面形成第三侧墙材料层；回刻蚀所述第三侧墙材料层，直至暴露出所述衬底表面。由于所述第三侧墙与所述第二侧墙的材料不同，刻蚀所述第三侧墙材料层的刻蚀气体或刻蚀溶液对第三侧墙材料层的材料和第二侧墙的材料具有较大的刻蚀选择比，因此在刻蚀所述第三侧墙材料层时，所述第二侧墙不会受到刻蚀工艺的损伤。

在本实施例中，形成所述第三侧墙材料层的工艺为原子层沉积工艺。

刻蚀所述第三侧墙材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，刻蚀所述第三侧墙材料层的工艺为干法刻蚀工艺。

所述第三侧墙282的材料包括SiN、SiON、SiNCe或SiBCN。

在本实施例中，所述第三侧墙282的材料为SiN。

在本实施例中，所述第二厚度B的范围为3纳米～6纳米。

请参考图13，在所述第一牺牲层212两侧的衬底200表面、第二侧墙281侧壁面、第三侧墙282侧壁面以及全部纳米线261侧壁面形成源漏掺杂层290。

具体而言，在本实施例中，所述源漏掺杂层290形成于所述衬底上的鳍部层201表面。

所述源漏掺杂层290内的离子类型与所述第二离子类型相反。

形成所述源漏掺杂层290的工艺包括第二外延生长工艺。

所述源漏掺杂层290内的离子类型包括N型离子或P型离子，所述N型离子包括磷离子或锑离子，所述P型离子包括硼离子或铟离子；所述源漏掺杂层290的材料包括磷硅、锑硅、硼硅或铟硅。

若所述半导体结构为P型器件，则所述源漏掺杂层290内的离子类型为P型离子；若所述半导体结构为N型器件，则所述源漏掺杂层290内的离子类型为N型离子。

请参考图14，在形成所述源漏掺杂层290后，去除所述第一牺牲层212和第二牺牲层263；去除所述第一牺牲层212和第二牺牲层263后，在所述衬底表面形成环绕所述纳米线251的栅极结构300，所述源漏掺杂层290位于所述栅极结构300的两侧。

在本实施例中，在去除所述第一牺牲层212和第二牺牲层263之前，去除所述伪栅阻挡层253；在去除所述第一牺牲层212和第二牺牲层263的同时，去除所述伪栅251；所述栅极结构300还位于所述伪栅侧墙252和所述伪栅阻挡层253之间，从而，所述栅极结构300环绕所述纳米线251。

所述栅极结构300包括栅介质层301、位于所述栅介质层301上的功函数层302，以及位于所述功函数层302上的栅极303。

相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请参考图14，包括：衬底200，所述衬底200内具有第一离子；位于所述衬底200上的第一牺牲层212；位于所述第一牺牲层212上的复合层260，所述复合层260包括位于所述第一牺牲层212表面的多层纳米线261，以及位于相邻纳米线261之间的第二牺牲层263；位于所述复合层260底部与所述衬底200表面之间的第一隔离开口213，所述第一牺牲层212的侧壁相对于所述复合层260的侧壁凹陷；位于所述第一隔离开口213暴露的衬底200内的掺杂区，所述掺杂区内具有第二离子，且所述第二离子的类型与所述第一离子的类型相同。

衬底内具有第一离子，由于通过所述第一隔离开口在所述衬底内形成掺杂区，并且所述掺杂区中具有浓度大于第一离子且类型与第一离子相同的第二离子，因此，掺杂区中的高浓度离子向第一牺牲层底部的衬底内扩散，从而，在所述第一牺牲层的位置形成与衬底表面接触的栅极结构后，栅极结构底部的衬底掺杂离子浓度较大，所述栅极结构底部的衬底需要较大的开启电压，从而，所述栅极结构与栅极结构底部的衬底之间不容易形成寄生器件，使得能够提升半导体器件的性能。

在本实施例中，所述衬底200表面具有鳍部层201，所述第一牺牲层212位于所述鳍部层201顶部表面。

在本实施例中，所述半导体结构还包括：位于所述第一隔离开口213内的第二侧墙281，所述第二侧墙281在垂直于所述第一牺牲层212侧壁的方向上具有第一厚度A。

在本实施例中，所述半导体结构还包括：位于相邻纳米线261的相对的纳米线261表面之间的第二隔离开口264，以及位于所述第二隔离开口264内的第三侧墙282。

在本实施例中，所述半导体结构还包括：位于所述第一牺牲层212两侧的衬底200表面、第二侧墙281侧壁面、第三侧墙282侧壁面以及全部纳米线261侧壁面的源漏掺杂层290。

由于第三侧墙282位于所述第二隔离开口264内，因此，一方面，所述第三侧墙282能够降低半导体器件的源漏掺杂层290与栅极结构300之间的接触电容，另一方面，所述第三侧墙282不会遮挡住位于所述第三侧墙282下方的纳米线251、第一牺牲层212及衬底200，从而减小了形成源漏掺杂层290的工艺难度。

在本实施例中，在垂直于所述第二牺牲层263侧壁的方向上，所述第三侧墙282具有第二厚度B，且所述第二厚度B小于所述第一厚度A。

由于所述第一厚度A大于所述第二厚度，即，所述第二侧墙281具有较大的厚度，因此，通过厚度较大的第二侧墙281，能够更多降低半导体器件的源漏掺杂层290与栅极结构300之间的接触电容，从而提升了半导体器件的性能。

在本实施例中，所述第一厚度A的范围为5纳米～10纳米。

在本实施例中，所述第二厚度B的范围为3纳米～6纳米。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。