阵列基板、阵列基板的制备方法及显示面板

技术领域

本发明涉及半导体设备技术领域，尤其涉及一种阵列基板、阵列基板的制造方法及显示面板。

背景技术

薄膜晶体管(Thin Film Transistor，TFT)是显示面板重要的组成部分，通常作为开光装置和驱动装置用在例如LCD、OLED等显示面板上。

薄膜晶体管中的有源机构包括导体化的源区以及漏区，还包括半导体化的沟道区。但是在显示面板的长期使用过程中，沟道区逐渐导体化最终使得薄膜晶体管器件失效，影响显示面板的应用以及寿命。

因此，急需一种阵列基板、阵列基板的制备方法及显示面板。

发明内容

本申请实施例第一方面一种阵列基板，阵列基板包括薄膜晶体管，薄膜晶体管包括：

有源结构，包括在与阵列基板厚度方向相垂直的平面共面设置的源区、漏区、沟道区和缓冲区，沟道区位于源区和漏区之间且通过缓冲区与源区和漏区中至少一者相邻设置；

栅极，与有源结构层叠且通过第一绝缘层绝缘设置，栅极包括层叠设置的内缩部和遮盖部；

其中，源区、沟道区以及漏区的排序方向构成第一排序方向，在第一排序方向上，遮盖部在有源结构上的第一正投影覆盖沟道区和缓冲区，内缩部在有源结构上的第二正投影覆盖沟道区。

本申请实施例第一方面提供的阵列基板，通过栅极中层叠设置的内缩部和遮盖部使得沟道区通过缓冲区与源区和漏区中至少一者相邻设置，缓冲区避免了阵列基板长期使用过程中源区和/或漏区中的离子和/或其他导电粒子扩散到沟道区，也避免了沟道区在源区、沟道区以及漏区的第一排序方向上宽度的逐渐减少，维持沟道区的宽度。避免了因离子和/或其他导电粒子的扩散使得沟道区由半导体属性转为导体属性，进而维持了有源结构中半导体区域稳定性，也进一步保证了薄膜晶体管在长期使用中的有效性，最终提升阵列基板以及包括阵列基板的终端器件(例如显示面板)的可靠性以及使用寿命。

在本申请实施例第一方面中一种可能的实施方式，在第一排序方向上，第二正投影位于第一正投影内部；

优选的，在第一排序方向上，第二正投影的边缘至第一正投影的边缘的最小距离取值范围为0.1μm～1μm。

在本申请实施例第一方面中一种可能的实施方式，在与有源结构相平行的第一平面内第一排序方向与第一方向共面且相互垂直，在第一方向上，第一正投影与第二正投影均覆盖有源结构，第二正投影与第一正投影重合，或者，第二正投影位于第一正投影内部。

在本申请实施例第一方面中一种可能的实施方式，在与有源结构相平行的第一平面内第一排序方向与第一方向共面且相互垂直，在第一方向上，第一正投影与第二正投影均覆盖有源结构，第一正投影位于第二正投影内部。

在本申请实施例第一方面中一种可能的实施方式，源区和漏区的电阻率小于缓冲区的电阻率，且缓冲区的电阻率小于沟道区的电阻率。

在本申请实施例第一方面中一种可能的实施方式，在第一排序方向上，内缩部的最大尺寸大于或等于遮盖部的最小尺寸，且内缩部的最大尺寸小于遮盖部的最大尺寸；或者，

在第一排序方向上，内缩部的最大尺寸小于遮盖部的最小尺寸。

本申请实施例第二方面提供一种阵列基板的制备方法，包括：

提供衬底基板；

在衬底基板上形成半导体层，对半导体层进行图案化处理形成包括多个半导体结构的预制有源层；

在预制有源层背向衬底基板的一侧形成第一绝缘层；

在第一绝缘层背向衬底基板的一侧形成栅极层，栅极层包括多个与半导体结构对应的栅极，栅极包括内缩部和位于内缩部远离衬底基板一侧的遮盖部，半导体结构的预设源区、预设沟道区以及预设漏区的排序方向构成第一排序方向，在第一排序方向上，遮盖部在预制有源层上的第一正投影覆盖内缩部在预制有源层上的第二正投影，且至少部分第一正投影的边缘位于第二正投影外侧；

对半导体结构进行导电化处理，以使半导体结构形成包括在与衬底基板厚度方向相垂直的平面共面设置源区、漏区、沟道区和缓冲区的有源结构，在第一排序方向上，遮盖部在有源结构上的第一正投影覆盖沟道区和缓冲区，内缩部在有源结构上的第二正投影覆盖沟道区。

本申请实施例第二方面提供一种阵列基板的制备方法中，在预制有源层上形成了栅极层，栅极层中包括内缩部和遮盖部，使得后续对半导体结构进行导体电化处理的过程中遮盖部起到了对沟道区导电化的阻碍作用。内缩部对应预设的沟道区，而遮盖部在第一排序方向上超出内缩部的部分通过遮盖作用阻碍部分离子和/或其他导电粒子进入半导体结构，从而形成了与沟道区相邻的缓冲区。缓冲区的形成在器件长期使用中保持在第一排序方向上沟道区的宽度，防止离子和/或其他导电粒子的扩散，保证薄膜晶体管的寿命以及可靠性，进一步的保证了包含该阵列基板的显示面板的寿命以及器件稳定性。

在本申请实施例第二方面中一种可能的实施方式，在第一绝缘层背向衬底基板的一侧形成栅极层的步骤，包括：

在第一绝缘层背向衬底基板的一侧采用第一导体材料形成第一导体层；

在第一导体层背向衬底基板的一侧采用第二导体材料形成第二导体层；

在相同的图案化工艺条件下、对第一导体层和第二导体层同时进行图案化处理以形成栅极层，图案化处理过程中，第一导体材料的刻蚀速率大于第二导体材料的刻蚀速率，经由图案化处理第一导体层形成多个内缩部，第二导体层形成多个与内缩部对应的遮盖部；

优选的，对半导体结构进行导电化处理的步骤，包括：

对第一绝缘层进行图案化处理，以使半导体结构的预设源区和预设漏区由第一绝缘层露出；采用等离子体轰击方法直接对预设源区和预设漏区进行导电化处理，以形成源区和漏区；或者，

采用离子注入方式对预设源区和预设漏区进行导电化处理，使离子经第一绝缘层注入预设源区和预设漏区，以形成源区和漏区。

在本申请实施例第二方面中一种可能的实施方式，在第一绝缘层背向衬底基板的一侧形成栅极层的步骤，包括：

在第一绝缘层背向衬底基板的一侧形成第一导体层，对第一导体层进行图案化处理，形成多个内缩部；

在内缩部背向衬底基板的一侧形成绝缘保护层；

对绝缘保护层进行图案化处理，以在绝缘保护层上形成第一开口，内缩部由第一开口露出；

在绝缘保护层背向衬底基板的一侧形成第二导体层，对第二导体层进行图案化处理，形成多个与内缩部对应的遮盖部；

优选的，形成第一导体层的第一导体材料与形成第二导体层的第二导体材料相同；

优选的，对半导体结构进行导电化处理的步骤，包括：

对绝缘保护层以及第一绝缘层进行图案化处理，以使半导体结构的预设源区和预设漏区经由绝缘保护层和第一绝缘层裸露；采用等离子体轰击方法直接对预设源区和预设漏区进行导电化处理，以形成源区和漏区；或者，

采用离子注入方式对预设源区和预设漏区进行导电化处理，使离子经绝缘保护层以及第一绝缘层注入预设源区和预设漏区，以形成源区和漏区。

本申请实施例第三方面提供一种显示面板，包括本申请第二方面中的阵列基板。本申请第三方面的显示面板长期使用可靠性高，稳定性好。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1是本申请实施例第一方面中一种阵列基板部分结构的剖视图；

图2是本申请实施例第一方面中阵列基板的一种薄膜晶体管的部分结构俯视图；

图3是本申请实施例第一方面中阵列基板的另一种薄膜晶体管的部分结构俯视图；

图4是本申请实施例第一方面中阵列基板的还一种薄膜晶体管的部分结构俯视图；

图5是图2中一种薄膜晶体管的部分结构沿M-M方向的剖视图；

图6是本申请实施例第一方面中另一种阵列基板部分结构的剖视图；

图7是图2中另一种薄膜晶体管的部分结构沿M-M方向的剖视图；

图8是本申请实施例第二方面中一种阵列基板的制造方法的流程图；

图9是本申请实施例第二方面中另一种阵列基板的制造方法的流程图；

图10是本申请实施例第二方面中一种阵列基板的制造方法的过程示意图；

图11是本申请实施例第二方面中还一种阵列基板的制造方法的流程图；

图12是本申请实施例第二方面中再一种阵列基板的制造方法的流程图；

图13是本申请实施例第二方面中再一种阵列基板的制造方法的流程图；

图14是本申请实施例第二方面中另一种的阵列基板的制造方法的过程示意图；

图15是本申请实施例第二方面中再一种阵列基板的制造方法的流程图；

图16是本申请实施例第二方面中再一种阵列基板的制造方法的流程图；

图17是本申请实施例第二方面中再一种阵列基板的制造方法的流程图；

阵列基板-1；

薄膜晶体管-2；有源结构-21；源区-A；漏区-B；沟道区-C；缓冲区-D；

栅极-22；内缩部-221；遮盖部-222；

衬底基板-3；第一绝缘层-4；半导体层-5；半导体结构-51；

第一导体层-61；第二导体层-62；

绝缘保护层-7；

源极-81；漏极-82；

第二绝缘层-9；

第一排序方向-X；

第一方向-Y。

具体实施方式

下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

阵列基板中氧化物半导体薄膜晶体管技术十分热门。氧化物半导体可用于形成薄膜晶体管的有源结构，由于具有较高的电子迁移率(氧化物半导体迁移率>10cm

发明人在长期的实验研究中发现：一些例子中，用于形成薄膜晶体管的有源结构的氧化物半导体为非晶型镓铟锌氧化物IGZO。但是采用氧化物半导体制成的有源结构对环境中的水氧较为敏感，在水氧环境中氧化物半导体容易被离子和/或者其他导电粒子入侵而离子和/或者其他导电粒子后续在氧化物半导体中扩散，使得氧化物半导体趋于导体化。在一些例子中，沟道区位于源区以及漏区之间，且对同一氧化物半导体结构进行导体化处理，氧化物半导体的第一导体化区对应为源区，氧化物半导体的第二导体化区对应为漏区。源区以及漏区与沟道区均临接，因此源区以及漏区中的离子和/或者其他导电粒子十分容易入侵沟道区，使得沟道区向导体化演变。在阵列基板的制作中，应薄膜晶体管的性能要求，沟道区的预设宽度W与源区、沟道区以及漏区的第一排序方向上、整个有源结构的宽度W

基于对上述问题的发现以及深入分析，提出本申请。

本申请实施例第一方面提供一种阵列基板，阵列基板包括薄膜晶体管，薄膜晶体管包括有源结构以及栅极。有源结构包括在与阵列基板厚度方向相垂直的平面共面设置的源区、漏区、沟道区和缓冲区。沟道区位于源区和漏区之间且通过缓冲区与源区和漏区中至少一者相邻设置。栅极与有源结构层叠且通过第一绝缘层绝缘设置。栅极包括层叠设置的内缩部和遮盖部。其中，源区、沟道区以及漏区的第一排序方向构成第一第一排序方向，在第一第一排序方向上，遮盖部在有源结构上的第一正投影覆盖沟道区和缓冲区，内缩部在有源结构上的第二正投影覆盖沟道区。

本申请实施例第一方面提供的阵列基板，通过栅极中层叠设置的内缩部和遮盖部使得沟道区通过缓冲区与源区和漏区中至少一者相邻设置，缓冲区避免了阵列基板长期使用过程中源区和/或漏区中的离子和/或其他导电粒子扩散到沟道区，也避免了沟道区在源区、沟道区以及漏区的第一排序方向上宽度的逐渐减少，维持沟道区的宽度。避免了因离子和/或其他导电粒子的扩散使得沟道区由半导体属性转为导体属性，进而维持了有源结构中半导体区域稳定性，也进一步保证了薄膜晶体管在长期使用中的有效性，最终提升阵列基板以及包括阵列基板的终端器件(例如显示面板)的可靠性以及使用寿命。

如图1所示，在一些可选的实施例中，阵列基板1包括薄膜晶体管2，薄膜晶体管2包括有源结构21以及栅极22。有源结构21设置于衬底基板3的一侧，且有源结构21包括在与阵列基板1厚度方向相垂直的平面共面设置的源区A、漏区B、沟道区C和缓冲区D。沟道区C位于源区A和漏区B之间且通过缓冲区D与源区A和漏区B中至少一者相邻设置。栅极22与有源结构21层叠且通过第一绝缘层4绝缘设置。栅极22包括层叠设置的内缩部221和遮盖部222。其中，源区A、沟道区C以及漏区B的排序方向构成第一排序方向X，在第一排序方向X上，遮盖部222在有源结构21上的第一正投影覆盖沟道区C和缓冲区D，内缩部221在有源结构21上的第二正投影覆盖沟道区C。

在一些可选的实施例中，在第一排序方向上，第二正投影位于第一正投影内部。在一些示例中，沟道区位于源区和漏区之间，且沟道区通过缓冲区与源区相邻设置，沟道区通过缓冲区与漏区相邻设置。在这些实施例中，在第一排序方向上，在沟道区的两边均设置有缓冲区，在阵列基板的长期使用中源区和漏区中的离子和/或其他导电粒子先向缓冲区扩散，可以同时避免源区和漏区中的离子和/或其他导电粒子直接向沟道区扩散。且缓冲区与沟道区之间的离子和/或其他导电粒子的浓度梯度差异小，也进一步避免了衬底基板在长期使用中沟道区的实际宽度W’变小，保证了衬底基板在长期使用中沟道区的实际宽度W’不变或变化较小，维持沟道区的设定宽度，进而维持了有源结构中半导体区域稳定性，也进一步保证了薄膜晶体管在长期使用中的有效性，最终提升阵列基板以及包括阵列基板的终端器件(例如显示面板)的可靠性以及使用寿命。

本申请实施例第一方面提供的阵列基板，通过栅极中层叠设置的内缩部和遮盖部使得沟道区通过缓冲区与源区和漏区中至少一者相邻设置，缓冲区避免了阵列基板长期使用过程中源区和/或漏区中的离子和/或其他导电粒子扩散到沟道区，也避免了沟道区在源区、沟道区以及漏区的第一排序方向上宽度的逐渐减少，维持沟道区的宽度。避免了因离子和/或其他导电粒子的扩散使得沟道区由半导体属性转为导体属性，进而维持了有源结构中半导体区域稳定性，也进一步保证了薄膜晶体管在长期使用中的有效性，最终提升阵列基板以及包括阵列基板的终端器件(例如显示面板)的可靠性以及使用寿命。

在一些可选的实施例中，在第一排序方向上，第二正投影的边缘至第一正投影的边缘的最小距离取值范围为0.1μm～1μm。可以理解的是，在第一排序方向上，缓冲区的宽度为0.1μm～1μm。在这些实施例中，第二正投影的边缘至第一正投影的边缘的最小距离取值范围为0.1μm～1μm即可以有效地避免了阵列基板长期使用过程中源区和/或漏区中的离子和/或其他导电粒子扩散到沟道区，维持沟道区的宽度，同时也在栅极背向衬底基板一侧形成连续地几乎无间隙的绝缘层，进一步提升衬底基板的可靠性。在一些示例中，形成栅极背向衬底基板一侧的绝缘层时采用化学气相沉积方法形成，为了更好地形成连续地且与栅极的间隙率低的绝缘层，需要设定在第一排序方向上缓冲区的宽度。

在一些可选的实施例中，在与有源结构相平行的第一平面内第一排序方向与第一方向共面且相互垂直，在第一方向上，第一正投影与第二正投影均覆盖有源结构，第二正投影与第一正投影重合，或者，第二正投影位于第一正投影内部。

如图2所示，在一些示例中，在源区A、沟道区C以及漏区B的第一排序方向X上，遮盖部222在有源结构21上的第一正投影覆盖沟道区C和缓冲区D，内缩部221在有源结构21上的第二正投影覆盖沟道区C。在与有源结构相平行的第一平面内第一排序方向X与第一方向Y共面且相互垂直。在第一方向Y上，第一正投影与第二正投影均覆盖有源结构21，在与第一排序方向X相垂直的第一方向Y上，第二正投影与第一正投影重合。

如图3所示，在一些示例中，在源区A、沟道区C以及漏区B的第一排序方向X上，遮盖部222在有源结构21上的第一正投影覆盖沟道区C和缓冲区D，内缩部221在有源结构21上的第二正投影覆盖沟道区C。第一方向Y上，第一正投影与第二正投影均覆盖有源结构21，第二正投影位于第一正投影内部。

在一些可选的实施例中，在第一方向Y上，第一正投影位于第二正投影内部。

如图4所示，在一些示例中，在源区A、沟道区C以及漏区B的第一排序方向X上，遮盖部222在有源结构21上的第一正投影覆盖沟道区C和缓冲区D，内缩部221在有源结构21上的第二正投影覆盖沟道区C。在第一方向Y上，第一正投影与第二正投影均覆盖有源结构21，第一正投影位于第二正投影内部。

需要说明的是，图2至图4仅示出了栅极的部分结构，示出的部分为栅极与有源结构21对应的部分。栅极与其他金属结构(例如栅极线等)相连的部分未示出。

在一些可选的实施例中，源区和漏区的电阻率小于缓冲区的电阻率，且缓冲区的电阻率小于沟道区的电阻率。在这些实施例中，有源结构在制备的过程中采用一体化的氧化物半导体先形成预制有源结构，再对预设的源区和漏区进行导体化处理以形成导体化的源区和漏区同时形成沟道区。在后续衬底基板的使用以及测试中，源区和漏区中的离子和/或其他导电粒子扩散到缓冲区，使得有源结构位于缓冲区的部分带有导电性，电阻率下降。由于缓冲区对离子和/或其他导电粒子的阻碍作用，避免了离子和/或其他导电粒子进一步扩散到沟道区，使得沟道区维持自身原有的半导体属性，进而保证薄膜晶体管性能稳定性，提高阵列基板整体的可靠性。

在一些可选的实施例中，在第一排序方向上，内缩部的最大尺寸大于或等于遮盖部的最小尺寸，且内缩部的最大尺寸小于遮盖部的最大尺寸。如图5所示，在一些示例中，在第一排序方向X上，遮盖部222的横截面为类梯形，内缩部211的横截面为类矩形。在这些示例中，遮盖部222的横截面为类梯形时，在第一排序方向X上，遮盖部222有相对设置类第一斜面和类第二斜面。在后续的对半导体结构的预设源区和预设漏区进行导体化处理的过程中，离子和/或导电粒子顺类第一斜面和类第二斜面渗入到预设源区和预设漏区，而非落入到预设缓冲区中。能对预设缓冲区以及预设沟道区的部分实现更好的遮挡作用，避免在导体化处理的过程中离子和/或其他导电粒子渗入到预设缓冲区以及预设沟道区中，同时使得离子和/或其他导电粒子顺利的渗入到预设源区和预设漏区中完成有源结构的制备。进一步提高薄膜晶体管的稳定性，使得制备得出的薄膜晶体管符合器件设定的性能参数。

如图6所示，在一些可选的实施例中，薄膜晶体管2还包括设置于栅极22背向第一绝缘层4一侧的第二绝缘层9。在第二绝缘层9背向第一绝缘层4的一侧形成源漏电极，源漏电极包括源极81和漏极82，源极81通过第一过孔连接于源区A，漏极82通过第二过孔连接于漏区B。

如图7所示，在一些可选的实施例中，在第一排序方向X上，在第一排序方向X上，内缩部221的最大尺寸小于遮盖部222的最小尺寸。在一些示例中，在第一排序方向X上，遮盖部222的横截面为类梯形，内缩部221的横截面为类矩形。绝缘保护层7设置于遮盖部222朝向有源结构21的一层，且绝缘保护层7与内缩部221同层设置。

如图8所示，本申请实施例第二方面提供一种阵列基板1的制备方法，包括以下步骤：

S10，提供衬底基板3。

S20，在衬底基板3上形成半导体层5，对半导体层5进行图案化处理形成包括多个半导体结构51的预制有源层。

S30，在预制有源层背向衬底基板3的一侧形成第一绝缘层4。

S40，在第一绝缘层4背向衬底基板3的一侧形成栅极22层，栅极22层包括多个与半导体结构51对应的栅极22，栅极22包括内缩部221和位于内缩部221远离衬底基板3一侧的遮盖部222，半导体结构51的预设源区、预设沟道区以及预设漏区的排序方向构成第一排序方向X，在第一排序方向X上，遮盖部222在预制有源层上的第一正投影覆盖内缩部221在预制有源层上的第二正投影，且至少部分第一正投影的边缘位于第二正投影外侧。

S50，对半导体结构51进行导电化处理，以使半导体结构51形成包括源区A、漏区B、沟道区C和缓冲区D的有源结构21，在第一排序方向X上，遮盖部222在有源结构21上的第一正投影覆盖沟道区C和缓冲区D，内缩部221在有源结构21上的第二正投影覆盖沟道区C。

对半导体结构进行导电化处理，以使半导体结构形成包括源区、漏区、沟道区和缓冲区的有源结构，在源区、沟道区以及漏区的第一排序方向上，遮盖部在有源结构上的第一正投影覆盖沟道区和缓冲区，内缩部在有源结构上的第二正投影覆盖沟道区

如图9以及图10所示，在一些可选的实施例中，本申请第二方面中的阵列基板1的制备方法包含上述步骤S10至步骤S50外，步骤S40包括：

S41，在第一绝缘层4背向衬底基板3的一侧采用第一导体材料形成第一导体层61。

S42，在第一导体层61背向衬底基板3的一侧采用第二导体材料形成第二导体层62。

S43，在相同的图案化工艺条件下、对第一导体层61和第二导体层62同时进行图案化处理以形成栅极22层，图案化处理过程中，第一导体材料的刻蚀速率大于第二导体材料的刻蚀速率，经由图案化处理第一导体层61形成多个内缩部221，第二导体层62形成多个与内缩部221对应的遮盖部222。

在一些示例中，第一导体材料和第二导体材料为不同的金属基材料。

在一些示例中，在相同的图案化工艺条件可以为相同的光刻蚀工艺或者为相同的化学刻蚀工艺等。

在一些示例中，确定两种在相同的图案化处理工艺条件下、刻蚀速率不同的第一导体材料和第二导体材料，在制作好第一导体层61和第二导体层62后采用相同的图案化处理工艺条件对第一导体层61和第二导体层62同时进行图案化处理。第一导体层61刻蚀的速率大于第二导体层62刻蚀速率。因此，第一导体层61中被刻蚀的量更多，第一导体层61形成多个内缩部221，第二导体层62形成多个与内缩部221对应的遮盖部222。使得在各栅极22中，在半导体结构51的预设源区、预设沟道区以及预设漏区的第一排序方向X上、遮盖部222在预制有源层上的第一正投影覆盖内缩部221在预制有源层上的第二正投影，且至少部分第一正投影的边缘位于第二正投影外侧。可以理解的是，各栅极22中，在半导体结构51的预设源区、预设沟道区以及预设漏区的第一排序方向X上、内缩部221的最大尺寸小于遮盖部222的最大尺寸，遮盖部222盖设于内缩部221背向有源结构21的一侧。在图案化处理工艺条件下，通过工艺控制使得在第一排序方向X上，内缩部221的尺寸对应预设沟道区的尺寸，遮盖部222的尺寸对应预设缓冲区加上预设沟道区的尺寸。在这些示例中，可以通过巧妙地采用两种不同的第一导体材料和第二导体材料形成具有遮盖部222和内缩部221的栅极22，提高薄膜晶体管2的制备速率，利于节约薄膜晶体管2的制程。

如图11所示，在一些可选的实施例中，步骤S50包括：

S51，对第一绝缘层4进行图案化处理，以使半导体结构51的预设源区和预设漏区由第一绝缘层4露出。

S52，采用等离子体轰击方法直接对预设源区和预设漏区进行导电化处理，以形成源区A和漏区B。

在这些实施例中，采用等离子体轰击方法直接对预设源区和预设漏区进行导电化处理，遮盖部222可以对预设沟道区以及预设缓冲区起到掩膜遮盖作用，避免离子和/或其他导电粒子侵入到预设沟道区以及预设缓冲区。

如图12所示，在一些可选的实施例中，步骤S50包括：

S51’，采用离子注入方式对预设源区和预设漏区进行导电化处理，使离子经第一绝缘层4注入预设源区和预设漏区，以形成源区A和漏区B。

在这些实施例中，采用离子注入方式直接对预设源区和预设漏区进行导电化处理，遮盖部222可以对预设沟道区以及预设缓冲区起到掩膜遮盖作用，避免离子和/或其他导电粒子侵入到预设沟道区以及预设缓冲区。

如图13以及图14所示，在一些可选的实施例中，本申请第二方面中的阵列基板1的制备方法包含上述步骤S10至步骤S50，且步骤S40包括：

S41’，在第一绝缘层4背向衬底基板3的一侧形成第一导体层61，对第一导体层61进行图案化处理，形成多个内缩部221。

S42’，在内缩部221背向衬底基板3的一侧形成绝缘保护层7。

S43’，对绝缘保护层7进行图案化处理，以在绝缘保护层7上形成第一开口，内缩部221由第一开口露出。

S44’，在绝缘保护层7背向衬底基板3的一侧形成第二导体层62，对第二导体层62进行图案化处理，形成多个与内缩部221对应的遮盖部222。

在一些实施例中，形成第一导体层的第一导体材料与形成第二导体层的第二导体材料相同。在这些实施例中，第一导体材料与第二导体材料相同可以避免遮盖部与内缩部之间产生接触电势，保证薄膜晶体管的器件电学性能。

如图15所示，在一些可选的实施例中，步骤S50包括：

S510，对绝缘保护层以及第一绝缘层进行图案化处理，以使半导体结构的预设源区和预设漏区经由绝缘保护层和第一绝缘层裸露；

S520，采用等离子体轰击方法直接对预设源区和预设漏区进行导电化处理，以形成源区和漏区。

在这些实施例中，采用等离子体轰击方法直接对预设源区和预设漏区进行导电化处理，遮盖部可以对预设沟道区以及预设缓冲区起到掩膜遮盖作用，避免离子和/或其他导电粒子侵入到预设沟道区以及预设缓冲区。

如图16所示，在一些可选的实施例中，步骤S50包括：

S510’，采用离子注入方式对预设源区和预设漏区进行导电化处理，使离子经绝缘保护层以及第一绝缘层注入预设源区和预设漏区，以形成源区和漏区。

在这些实施例中，采用离子注入方式直接对预设源区和预设漏区进行导电化处理，遮盖部可以对预设沟道区以及预设缓冲区起到掩膜遮盖作用，避免离子和/或其他导电粒子侵入到预设沟道区以及预设缓冲区。

如图17所示，在一些可选的实施例中，本申请实施例第二方面提供一种阵列基板的制备方法，进一步包括以下步骤：

S60，在栅极层背向第一绝缘层的一侧形成第二绝缘层。

S70，在第二绝缘层背向衬底基板的一侧形成源漏电极，源漏电极包括源极和漏极，源极连接于源区，漏极连接于漏区。

本申请实施例第三方面提供一种显示面板，包括本申请第二方面中的阵列基板。本申请第三方面的显示面板长期使用可靠性高，稳定性好。

依照本发明如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。