半导体存储器装置及其制造方法

技术领域

本公开的各种实施方式涉及半导体存储器装置及其制造方法，并且更具体地涉及三维半导体存储器装置及其制造方法。

背景技术

半导体存储器装置可以包括能够存储数据的多个存储器单元。三维半导体存储器装置可以包括三维布置的存储器单元。

可以通过栅极诱导漏极泄漏(GIDL)擦除操作来擦除存储在三维半导体存储器装置的存储器单元中的数据。可以执行GIDL擦除操作以通过产生GIDL电流来将空穴注入到存储器单元的沟道中。

发明内容

根据实施方式的一种半导体存储器装置可以包括：源极层；沟道结构，其从源极层内在第一方向上延伸；源极-沟道接触层，其在源极层上围绕沟道结构；第一选择栅极层，其与源极-沟道接触层交叠并围绕沟道结构；层叠物，其包括在第一方向上交替地层叠并且围绕沟道结构的层间绝缘层和导电图案，层叠物与第一选择栅极层交叠；以及第一绝缘图案，其形成为在第一选择栅极层和沟道结构之间比在层叠物和沟道结构之间更厚。

根据实施方式的一种制造半导体存储器装置的方法可以包括：在源极层上形成牺牲源极层；在牺牲源极层上形成第一选择栅极层；在第一选择栅极层上交替地层叠牺牲层和层间绝缘层；形成其中绝缘结构覆盖孔内的表面的孔，其中孔贯穿层间绝缘层、牺牲层、第一选择栅极层和牺牲源极层，并且延伸到源极层中；在绝缘结构上顺序地层叠数据储存层和隧道绝缘层；通过用沟道结构填充孔来在隧道绝缘层上形成沟道结构；去除牺牲源极层；以及通过从第一选择栅极层的底表面选择性地氧化第一选择栅极层来扩展绝缘结构。

附图说明

图1是例示根据本公开的实施方式的半导体存储器装置的电路图。

图2是例示根据本公开的实施方式的半导体存储器装置的单元阵列的截面图。

图3是例示图2所示的第一选择栅极层和第一绝缘图案的立体图。

图4是例示图2所示的第一绝缘图案的立体图。

图5A至图5N是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。

图6是例示根据本公开的实施方式的存储器系统的配置的框图。

图7是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

本文中公开的特定结构性描述或功能性描述仅是出于描述根据本公开的构思的实施方式的目的而示例的。实施方式可以以各种形式实现，并且不应被解释为限于本文阐述的特定实施方式。

将理解的是，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，在一些实施方式中的第一元件可以在其它实施方式中被称为第二元件。

此外，将理解的是，当元件称为“连接”或“联接”至另一元件时，其可以直接连接或联接至另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接联接”至另一元件时，则不存在中间元件。

本公开的各种实施方式提供了可以提高操作可靠性的半导体存储器装置及其制造方法。

图1是例示根据本公开的实施方式的半导体存储器装置的电路图。

参照图1，半导体存储器装置可以包括连接至公共源极线CSL和位线BL的多个单元串CS。

每个单元串CS可以包括串联连接的多个存储器单元MC、源极选择晶体管SST以及漏极选择晶体管DST1和DST2。

源极选择晶体管SST可以控制单元串CS与公共源极线CSL之间的电连接。单元串CS可以包括一个源极选择晶体管或串联连接的两个或更多个源极选择晶体管。例如，图1例示了当单元串CS包括连接在存储器单元MC和公共源极线CSL之间的一个源极选择晶体管SST时的情况。

漏极选择晶体管DST1和DST2可以控制单元串CS与相应位线BL之间的电连接。单元串CS可以包括一个漏极选择晶体管或串联连接的两个或更多个漏极选择晶体管。例如，图1例示了当单元串CS包括串联连接的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2时的情况。

单元串CS可以连接至源极选择线SSL、字线WL和漏极选择线DSL1和DSL2。源极选择线SSL可以连接至源极选择晶体管SST的栅电极，并且字线WL可以分别连接至存储器单元MC的栅电极。漏极选择线DSL1和DSL2可以分别连接至单元串CS中包括的漏极选择晶体管DST1和DST2的栅电极。

为了便于识别，示出了连接至公共源极线CSL并形成一行的单元串CS。然而，单元串可以并联连接至公共源极线CSL并，并且可以布置成两行或更多行以及两列或更多列。每列的单元串可以并联连接至相应位线BL。

图2是例示根据本公开的实施方式的半导体存储器装置的单元阵列的截面图。

参照图2，半导体存储器装置可以包括源极层SL、与源极层SL交叠并沿第一方向DR1延伸的沟道结构CH、连接源极层SL和沟道结构CH的源极-沟道接触层SCC、围绕沟道结构CH的源极选择线SSL、在源极选择线SSL上围绕沟道结构CH的层叠物ST、以及与层叠物ST交叠并在第二方向DR2上延伸的位线BL。

源极层SL可以配置有公共源极线CSL，如图1所示。源极层SL可以包括具有n型杂质的掺杂半导体层。在实施方式中，源极层SL可以包括n型掺杂硅。

源极-沟道接触层SCC可以与源极层SL接触并且可以沿着源极层SL的顶表面延伸。源极-沟道接触层SCC可以在相邻层叠物ST之间延伸。源极-沟道接触层SCC可以在源极层SL和源极选择线SSL之间围绕沟道结构CH，并且源极-沟道接触层SCC可以与每个沟道结构CH的侧壁接触。源极-沟道接触层SCC可以包括具有n型杂质的掺杂半导体层。在实施方式中，源极-沟道接触层SCC可以包括n型掺杂硅。

在半导体存储器装置的擦除操作期间，可以在源极-沟道接触层SCC处产生栅极诱导漏极泄漏(GIDL)。源极-沟道接触层SCC可以在源极选择线SSL和沟道结构CH中的每个之间延伸。因此，可以形成与源极选择线SSL交叠的结交叠区，从而确保GIDL电流。

源极选择线SSL可以在第二方向DR2上以相同水平彼此间隔开。每条源极选择线SSL可以包括在第一方向DR1上层叠的第一选择栅极层SG1和第二选择栅极层SG2。

第一选择栅极层SG1可以与源极-沟道接触层SCC交叠，并且第一选择栅极层SG1可以围绕相应沟道结构CH。第二选择栅极层SG2可以在第一选择栅极层SG1和层叠物ST之间围绕相应沟道结构CH。

第一选择栅极层SG1可以在半导体存储器装置的制造工艺期间被选择性地氧化，并且第一选择栅极层SG1可以包括具有高氧化率的材料。在实施方式中，第一选择栅极层SG1可以包括硅。

第二选择栅极层SG2可以包括电阻比第一选择栅极层SG1低的金属。在实施方式中，第二选择栅极层SG2可以包括金属和扩散屏障层。金属可以包括钨。扩散屏障层可以包括钛(Ti)和氮化钛(TiN)，或者扩散屏障层可以包括氮化钛(TiN)。

每个层叠物ST可以与它所对应的源极选择线SSL交叠。每个层叠物ST可以包括在第一方向DR1上交替地设置的层间绝缘层IL和导电图案CP1至CPn(n是自然数)。层间绝缘层IL和导电图案CP1至CPn(n是自然数)中的每个可以围绕它所对应的沟道结构CH。

导电图案CP1至CPn当中与位线BL相邻的至少一个导电图案可以用作漏极选择线。在实施方式中，与位线BL相邻的第n导电图案CPn和设置在第n导电图案CPn下方的第n-1导电图案CPn-1可以分别形成如参照图1所描述的漏极选择线DSL1和DSL2。设置在漏极选择线DSL1和DSL2与源极选择线SSL之间的导电图案CP1至CPn-2可以分别形成如参照图1所描述的字线WL。然而，本公开的实施方式不限于此。在实施方式中，在导电图案CP1至CPn-2当中，与源极选择线SSL相邻的至少一个导电图案可以形成上源极选择线，并且在上源极选择线和漏极选择线之间的导电图案可以形成字线。

导电图案CP1至CPn可以由相同的导电材料形成。导电图案CP1至CPn中的每个可以包括与第二选择栅极层SG2相同的导电材料。在实施方式中，导电图案CP1至CPn中的每个可以包括金属和扩散屏障层。

沟道结构CH可以从源极层SL的内部在第一方向DR1上延伸。每个沟道结构CH可以包括与源极-沟道接触层SCC接触的侧壁。每个沟道结构CH可以包括由第一绝缘图案IP1围绕的区域和由第二绝缘图案IP2围绕的区域。第一绝缘图案IP1和第二绝缘图案IP2可以通过源极-沟道接触层SCC彼此分离。

第一绝缘图案IP1可以形成源极栅极绝缘层、阻挡绝缘层和漏极栅极绝缘层。第一绝缘图案IP1的源极栅极绝缘层可以设置在源极选择线SSL与源极-沟道接触层SCC之间，并且第一绝缘图案IP1的源极栅极绝缘层可以在源极选择线SSL与每个通道之间延伸。第一绝缘图案IP1的阻挡绝缘层设置在每条字线(例如，CP1至CPn-2)和每个沟道结构CH之间。第一绝缘图案IP1的漏极栅极绝缘层可以在每条漏极选择线(例如，CPn-1和CPn)和每个沟道结构CH之间延伸。

第一绝缘图案IP1可以包括第一部分P1、第二部分P2和第三部分P3。第一绝缘图案IP1的第一部分P1可以设置在第一选择栅极层SG1和每个沟道结构CH之间。第一绝缘图案IP1的第二部分P2可以从第一部分P1延伸，并且可以设置在第二选择栅极层SG2和每个沟道结构CH之间。第一绝缘图案IP1的第二部分P2可以在每个层叠物ST与每个沟道结构CH之间延伸。第一绝缘图案IP1的第三部分P3可以从第一部分P1延伸并且可以设置在第一选择栅极层SG1和源极-沟道接触层SCC之间。第一绝缘图案IP1可以包括各种材料的氧化物。在实施方式中，第一部分P1和第三部分P3可以包括硅的氧化物，并且第二部分P2可以包括氮化物层的氧化物。

第二绝缘图案IP2可以设置在源极层SL和每个沟道结构CH之间。第二绝缘图案IP2可以包括氧化物。在实施方式中，第二绝缘图案IP2可以包括硅的氧化物。

每个沟道结构CH可以被隧道绝缘层TL和数据储存层DL围绕。数据储存层DL可以由能够存储数据的材料层形成。在实施方式中，数据储存层可以由能够存储使用Fowler-Nordheim(福勒-诺德海姆)隧穿改变的数据的材料层形成。数据储存层可以包括能够进行电荷捕获的氮化物层。然而，本公开不限于此。在实施方式中，数据储存层可以包括可变电阻材料。隧道绝缘层TL可以包括能够进行电荷隧穿的氧化硅层。

隧道绝缘层TL可以通过源极-沟道接触层SCC被分离为第一隧道绝缘图案TL1和第二隧道绝缘图案TL2，并且数据储存层DL可以通过源极-沟道接触层SCC被分离为第一数据储存图案DL1和第二数据储存图案DL2。

第一隧道绝缘图案TL1和第一数据储存图案DL1可以在源极-沟道接触层SCC上设置在第一绝缘图案IP1与每个沟道结构CH之间。第一隧道绝缘图案TL1可以设置在第一数据储存图案DL1和每个沟道结构CH之间。

第二隧道绝缘图案TL2和第二数据储存图案DL2可以在源极-沟道接触层SCC下方设置在第二绝缘图案IP2与每个沟道结构CH之间。第二隧道绝缘图案TL2可以设置在第二数据储存图案DL2和每个沟道结构CH之间。

源极-沟道接触层SCC可以在源极选择线SSL和沟道结构CH中的每个之间延伸以确保结交叠区。因此，源极-沟道接触层SCC可以具有朝向第一数据储存图案DL1和第一隧道绝缘图案TL1突出的形状。在这种情况下，源极-沟道接触层SCC可以朝向第二数据储存图案DL2和第二隧道绝缘图案TL2突出。

第一选择栅极层SG1的面对层叠物ST的上表面TS可以设置成比源极-沟道接触层SCC与第一隧道绝缘图案TL1和第一数据储存图案DL1中的每个之间的界面更靠近层叠物ST。因此，即使源极-沟道接触层SCC在第一选择栅极层SG1和沟道结构CH之间延伸以确保稳定的结交叠区，可以确保连接至源极选择线SSL的源极选择晶体管的截止特性。因此，可以在不增加设置在如图1所示的公共源极线CSL和字线WL之间的源极选择晶体管的层叠数量的情况下，确保半导体存储器装置的操作可靠性。

每个沟道结构CH可以包括沟道层CL、芯绝缘层CO和封盖半导体层CAP。芯绝缘层CO和封盖半导体层CAP可以设置在相应沟道结构的中央区域中。封盖半导体层CAP可以与芯绝缘层CO交叠。封盖半导体层CAP可以包括掺杂半导体层。在实施方式中，封盖半导体层CAP可以包括具有n型杂质的掺杂硅。沟道层CL可以围绕封盖半导体层CAP的侧壁和芯绝缘层CO的侧壁。沟道层CL可以延伸到芯绝缘层CO的面对源极层SL的表面上。沟道层CL可以用作参照图1描述的单元串CS的沟道区域。沟道层CL可以由半导体层形成。

层叠物ST和沟道结构CH中的每个可以被第一上绝缘层41覆盖。每个层叠物ST的侧壁可以由在第一方向DR1延伸的间隔物绝缘层53覆盖。间隔物绝缘层53可以延伸以覆盖相应源极选择线SSL的侧壁。

间隔物绝缘层53和源极-沟道接触层SCC可以延伸以贯穿第一上绝缘层41。蚀刻屏障层61可以保留在间隔物绝缘层53和源极-沟道接触层SCC之间。蚀刻屏障层61可以延伸以覆盖第一上绝缘层41。蚀刻屏障层61可以包括氮化物。

蚀刻屏障层61和源极-沟道接触层SCC可以被第二上绝缘层95覆盖。第二上绝缘层95、蚀刻屏障层61和第一上绝缘层41可以被接触插塞CT贯穿。

每个接触插塞CT可以连接至相应沟道结构CH。位线BL可以形成在第二上绝缘层95上。位线BL可以通过接触插塞CT电连接至相应沟道结构CH。

图3是例示图2所示的第一选择栅极层SG1和第一绝缘图案IP1的立体图。图4是例示图2所示的第一绝缘图案IP1的立体图。

参照图3，第一绝缘图案IP1的第三部分P3可以沿着如图2所示的第一选择栅极层SG1的面对源极层SL的底表面BT延伸。在实施方式中，第一绝缘图案IP1的第三部分P3可以在第二方向DR2和第三方向DR3上延伸。

第一绝缘图案IP1可以包括从第三部分P3在第一方向DR1延伸的多个第一部分P1。第一方向DR1、第二方向DR2和第三方向DR3可以对应于XYZ坐标系的x轴、y轴和z轴。也就是说，第一方向DR1、第二方向DR2和第三方向DR3可以彼此垂直，并且每个可以基于方位而对应于x、y和z轴中的任何一个。第一部分P1可以贯穿第一选择栅极层SG1。

参照图3和图4，第一绝缘图案IP1可以包括分别从第一部分P1在第一方向DR1上延伸的第二部分P2。

孔H可以限定在第一部分P1和第二部分P2中的每个的中央区域中。可以用如参照图2所描述的第一数据储存图案DL1、第一隧道绝缘图案TL1和沟道结构CH来填充孔H。

第一部分P1和第二部分P2中的每个可以包括氧化物。可以通过氧化用于第一选择栅极层SG1的导电材料来形成第一部分P1，并且可以通过氧化比第一选择栅极层SG1具有更低氧化速率的材料来形成第二部分P2。每个第一部分P1的第一厚度D1可以比每个第二部分P2的第二厚度D2厚。在实施方式中，第一绝缘图案IP1的形成为具有相对大厚度的每个第一部分P1可以朝向沟道结构CH延伸，以与如图2所示的层叠物ST交叠。

参照图2至图4，可以通过氧化用于第一选择栅极层SG1的导电材料来形成第一绝缘图案IP1的第三部分P3。第三部分P3的一部分可以由于蚀刻工艺而被蚀刻以确保要设置源极-沟道接触层SCC的空间，因此可以具有不平坦的表面。第三部分P3的不平坦表面可以与源极-沟道接触层SCC接触。

参照图2和图4，可以通过氧化用于源极层SL的导电材料来形成第二绝缘图案IP2。源极层SL可以包括比用于第二部分P2的材料层具有更高氧化速率的材料。第二绝缘图案IP2的第三厚度D3可以大于第二厚度D2。

图5A至图5N是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。

参照图5A，可以在源极层101上顺序形成牺牲源极层105和第一选择栅极层109。在形成牺牲源极层105之前，可以在源极层101上形成第一保护层103。在形成第一选择栅极层109之前，可以在牺牲源极层105上形成第二保护层107。

源极层101可以包括掺杂有n型杂质的半导体层。在实施方式中，源极层101可以包括n型掺杂硅。

第一保护层103和第二保护层107可以由能够在用于选择性地去除牺牲源极层105的后续蚀刻工艺期间保护源极层101和第一选择栅极层109的材料形成。在实施方式中，第一保护层103可以包括氮氧化硅层(SiCN)，并且第二保护层107可以包括氧化物层。在实施方式中，牺牲源极层105可以包括硅。

考虑到在图5L所示的后续工艺中形成的第一沟槽171A1的高度，第一选择栅极层109可以具有大的厚度。在实施方式中，第一选择栅极层109的厚度可以大于在后续工艺中形成的每个牺牲层111的厚度。

第一选择栅极层109可以包括比在后续工艺中形成的衬层125(如图5B所示)具有更高氧化速率的材料。第一选择栅极层109可以包括可以用作第一选择栅极层109的栅电极的导电材料。在实施方式中，第一选择栅极层109可以包括掺杂硅层。

随后，牺牲层111和层间绝缘层113可以在第一选择栅极层109上彼此交替地层叠。牺牲层111可以由与层间绝缘层113的材料不同的材料形成，以允许进行选择性蚀刻。在实施方式中，层间绝缘层113可以包括诸如氧化硅之类的氧化物层，并且牺牲层111可以包括诸如氮化硅之类的氮化物层。牺牲层111中的最下牺牲层可以设置为与第一选择栅极层109接触。

此后，可以在牺牲层111和层间绝缘层113的层叠物上形成第三保护层121。

参照图5B，沟道孔123可以形成为穿过第三保护层121、牺牲层111和层间绝缘层113。沟道孔123可以贯穿第一选择栅极层109、第二保护层107、牺牲源极层105和第一保护层103，并且可以延伸到源极层101中。每个沟道孔123可以暴露出牺牲层111、层间绝缘层113、第一选择栅极层109和牺牲源极层105的侧壁。

随后，可以在每个沟道孔123的表面上形成衬层125。衬层125可以延伸到通过沟道孔123暴露出的牺牲层111、层间绝缘层113、第一选择栅极层109和牺牲源极层105的侧壁上。

可以使用具有高台阶覆盖率的沉积方法来形成衬层125。在实施方式中，可以使用原子层沉积(ALD)形成衬层125。衬层125可以包括比第一选择栅极层109具有更低氧化速率的材料。在实施方式中，衬层125可以包括氮化物层。

参照图5C，可以通过氧化工艺来氧化图5B中所示的衬层125和第一选择栅极层109的一部分。在氧化工艺期间，牺牲源极层105和源极层101中的每个的一部分可以被氧化。

如图5B所示，可以执行氧化工艺以比衬层125更快地氧化第一选择栅极层109。5B。在一个实施方式中，氧化工艺可以包括自由基氧化工艺。具有硅的源极层101和牺牲源极层105可以比如图5B所示的衬层125更快地被氧化。

绝缘结构127可以通过上述氧化工艺形成为围绕每个沟道孔123的中央区域。绝缘结构127可以包括如图5B所示的衬层125的氧化区域、第一选择栅极层109的氧化区域、牺牲源极层105的氧化区域、以及源极层101的氧化区域。由于氧化速率的不同，绝缘结构127在第一选择栅极层109、牺牲源极层105和源极层101的侧壁处可以比在每个牺牲层111的侧壁处更厚。在实施方式中，第一选择栅极层109的与牺牲层111中的最下层交叠的部分可以通过氧化工艺被氧化，以形成绝缘结构127的一部分。

参照图5D，可以在绝缘结构127上顺序地层叠数据储存层131和隧道绝缘层133。随后，可以在隧道绝缘层133上形成填充如图5C所示的每个沟道孔123的沟道结构140。

数据储存层131和隧道绝缘层133可以分别包括与参照图2所述的数据储存层DL和隧道绝缘层TL相同的材料。

形成沟道结构140的步骤可以包括：在隧道绝缘层133上形成沟道层135，在沟道层135上形成芯绝缘层137，以填充如图5C所示的每个沟道孔123的中央区域，蚀刻芯绝缘层137的一部分以使每个沟道孔123的上端开口，并且用封盖半导体层139填充每个沟道孔123的开口的上端。封盖半导体层139可以包括掺杂半导体层。在实施方式中，封盖半导体层139可以包括n型掺杂硅。

可以去除第三保护层121上的绝缘结构127、数据储存层131、隧道绝缘层133、沟道层135和封盖半导体层139中的每个，以暴露出第三保护层121。在这种情况下，可以由第三保护层121保护最上的层间绝缘层113。

参照图5E，可以去除图5D中示出第三保护层121以暴露出最上的层间绝缘层113。在这种情况下，可以去除绝缘结构127的一部分和数据储存层131的一部分。

随后，可以在最上的层间绝缘层113上形成第一上绝缘层141。第一上绝缘层141可以延伸以覆盖沟道结构140。

参照图5F，可以形成贯穿图5E所示的第一上绝缘层141、牺牲层111和层间绝缘层113的狭缝143。狭缝143可以延伸以贯穿第一选择栅极层109。

随后，可以通过狭缝143来选择性地去除图5E所示的牺牲层111。因此，第一水平空间145A可以在第一选择栅极层109和最下层的层间绝缘层113之间被开口，并且第二水平空间145B可以在相邻的层间绝缘层113之间被开口。

参照图5G，第二选择栅极层151A可以形成在图5F中所示的第一水平空间145A中，并且导电图案151B可以形成在图5F中所示的每个第二水平空间145B中。

形成第二选择栅极层151A和导电图案151B的步骤可以包括形成填充如图5F所示的第一水平空间145A和第二水平空间145B的导电材料，并且去除设置在狭缝143内部的一部分导电材料使得导电材料被分离成第二选择栅极层151A和导电图案151B。

如上所述，通过狭缝143用导电材料替换每个牺牲层，并且导电材料被分离为第二选择栅极层151A和导电图案151B。

随后，可以在狭缝143的侧壁上形成间隔物绝缘层153。形成间隔物绝缘层153的步骤可以包括在狭缝143的表面上形成绝缘层，以及蚀刻绝缘层以暴露出牺牲源极层105。

参照图5H，可以在间隔物绝缘层153上顺序地层叠第一蚀刻屏障层161、第二蚀刻屏障层163和第三蚀刻屏障层165。第一蚀刻屏障层161、第二蚀刻屏障层163和第三蚀刻屏障层165可以延伸以与第一上绝缘层141交叠。

第一蚀刻屏障层161、第二蚀刻屏障层163和第三蚀刻屏障层165中的每个可以包括能够在后续蚀刻工艺期间(如图5J和图5L至图5M所示)保护间隔物绝缘层153的材料。在实施方式中，第一蚀刻屏障层161和第三蚀刻屏障层165中的每个可以包括氮化物层，并且第二蚀刻屏障层163可以包括氧化物层。

可以蚀刻第一蚀刻屏障层161、第二蚀刻屏障层163和第三蚀刻屏障层165中的每个的一部分，以通过狭缝143的底表面暴露出牺牲源极层105。

参照图5I，可以通过经由狭缝143去除图5H所示的牺牲源极层105，来暴露出绝缘结构127、第一保护层103和第二保护层107。在去除牺牲源极层105的同时，源极层101和第一选择栅极层109可以分别由第一保护层103和第二保护层107保护。

参照图5J，可以通过蚀刻工艺去除图5I中所示的绝缘结构127的暴露区域，以暴露出数据储存层131。在实施方式中，可以通过干洗工艺执行蚀刻工艺。绝缘结构127可以通过蚀刻工艺分离为第一绝缘图案127A1和第二绝缘图案127B1。

第一绝缘图案127A1可以设置在第一选择栅极层109和数据储存层131之间。第一绝缘图案127A1可以在第二选择栅极层151A和数据储存层131之间、在层间绝缘层113和数据储存层131之间、以及在导电图案151B和数据储存层131之间延伸。第二绝缘图案127B1可以设置在源极层101和数据储存层131之间。

在蚀刻绝缘结构127期间，可以去除图5I所示的第二保护层107，从而暴露出第一选择栅极层109的底表面。第一保护层103可以对用于蚀刻绝缘结构127的材料具有耐蚀刻性。因此，可以保留第一保护层103。在蚀刻绝缘结构127期间，间隔物绝缘层153可以由第三蚀刻屏障层165保护。

参照图5K，可以通过选择性地氧化第一选择栅极层109来延伸图5J中所示的第一绝缘图案127A1。经延伸的第一绝缘图案127A2可以包括从第一选择栅极层109的底表面氧化的区域。在选择性地氧化第一选择栅极层109的同时，图5I所示的第一保护层103可以被氧化以形成氧化物层103ox。

可以控制第一选择栅极层109的选择性氧化工艺，使得经延伸的第一绝缘图案127A2的厚度127D可以大于隧道绝缘层133的厚度133D。在实施方式中，可以通过湿法氧化法选择性地氧化第一选择栅极层109。在实施方式中，经延伸的第一绝缘图案127A2的厚度127D可以是隧道绝缘层133的厚度133D的两倍或更多。

参照图5L，可以通过蚀刻工艺去除数据储存层131的暴露在图5K所示的经延伸的第一绝缘图案127A2和第二绝缘图案127B1之间的部分，来暴露出隧道绝缘层133。数据储存层131的蚀刻工艺可以通过湿洗工艺来执行。在蚀刻数据储存层131期间，可以去除图5K所示的第三蚀刻屏障层165。因此，可以暴露出第二蚀刻屏障层163。

通过数据储存层131的蚀刻工艺，数据储存层131可以被分为第一数据储存图案131A和第二数据储存图案131B。第一数据储存图案131A1可以设置在第一选择栅极层109和隧道绝缘层133之间。第一数据储存图案131A1可以在第二选择栅极层151A和隧道绝缘层133之间、在每个层间绝缘层113和隧道绝缘层133之间、以及在每个导电图案151B和隧道绝缘层133之间延伸。第二数据储存图案131B1可以设置在源极层101和隧道绝缘层133之间。

第一数据储存图案131A的底表面可以设置于比第一选择栅极层109的保留未氧化的底表面高的水平。因此，可以在隧道绝缘层133和第一选择栅极层109之间限定第一沟槽171A1。当蚀刻数据储存层131以限定第一沟槽171A1时，可以在隧道绝缘层133和源极层101之间限定第二沟槽171B1。

参照图5M，可以通过经由蚀刻工艺去除隧道绝缘层133的暴露在图5L所示的第一数据储存图案131A和第二数据储存图案131B之间的部分来暴露出沟道结构140的侧壁。隧道绝缘层133的蚀刻工艺可以通过干洗工艺来执行。在蚀刻隧道绝缘层133期间，可以去除图5L所示的第二蚀刻屏障层163。因此，可以暴露出第一蚀刻屏障层161。在蚀刻隧道绝缘层133期间，间隔物绝缘层153可以由第一蚀刻屏障层161保护。

通过隧道绝缘层133的蚀刻工艺，隧道绝缘层133可以分离为第一隧道绝缘图案133A和第二隧道绝缘图案133B。第一隧道绝缘图案133A可以设置在第一数据储存图案131A与沟道层135之间，并且第二隧道绝缘图案133B可以设置在第二数据储存图案131B与沟道层135之间。

在蚀刻隧道绝缘层133期间，图5M所示的第一沟槽171A1和第二沟槽171B1可以扩展。沟道层135的面对第一选择栅极层109的侧壁的一部分侧壁可以被经延伸的第一沟槽171A2暴露，并且沟道层135的面对源极层101的侧壁的一部分侧壁可以被经延伸的第二沟槽171B2暴露。

在蚀刻隧道绝缘层133期间，图5M所示的经延伸的第一绝缘图案127A2和第二绝缘图案127B1可以被蚀刻。因为经延伸的第一绝缘图案127A2比隧道绝缘层133厚，所以在蚀刻隧道绝缘层133的同时可能未完全去除经延伸的第一绝缘图案127A2，并且经延伸的第一绝缘图案127A2可以保留为第一目标绝缘图案127AP。因此，本公开可以确保第一目标绝缘图案127AP的击穿电压。第二绝缘图案127B1可以保留为第二目标绝缘图案127BP。

参照图5N，可以用源极-沟道接触层181填充图5M中所示的经延伸的第一沟槽171A2和经延伸的第二沟槽171B2。源极-沟道接触层181可以延伸以填充如图5M所示的狭缝143的内部。源极-沟道接触层181可以延伸以围绕沟道层133的暴露在第一目标绝缘图案127AP和第二目标绝缘图案127BP之间的侧壁。

源极-沟道接触层181可以包括具有n型杂质的掺杂半导体层。在实施方式中，源极-沟道接触层181可以包括n型掺杂硅。

根据本公开的实施方式，结交叠区可以由填充经延伸的第一沟槽171A2的源极-沟道接触层181形成。与使用通过热工艺的扩散工艺相比，当如本公开的实施方式中那样使用蚀刻工艺进行控制时，可以更均匀地控制结交叠区的范围。因此，本公开可以容易地控制GIDL电流并且可以容易地控制连接至第一选择栅极层109的选择晶体管的截止特性。

图6是例示根据本公开的实施方式的存储器系统1100的配置的框图。

参照图6，存储器系统1100可以包括存储器装置1120和存储器控制器1110。

存储器装置1120可以包括参照图2至图4描述的结构。在实施方式中，存储器装置1120可以包括：第一选择栅极层，其围绕沟道结构；层叠物，其围绕沟道结构并且与第一选择栅极层交叠；以及绝缘图案。绝缘图案可以包括在第一选择栅极层和沟道结构之间的第一部分，以及在层叠物和沟道结构之间的第二部分。绝缘图案的第一部分可以比绝缘图案的第二部分厚。存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。

存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113可以包括用于连接至存储器系统1100的主机的数据交换协议。纠错块1114可以检测并纠正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115可以与存储器装置1120接口连接。另外，存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的只读存储器(ROM)。

如上所述配置的存储器系统1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120可以与存储器控制器1110结合。例如，当存储器系统1100是SSD时存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连-快速(PCI-E)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议中的一种与外部装置(例如，主机)进行通信。

图7是例示根据本公开的实施方式的计算系统1200的配置的框图。

参照图7，计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，可以还包括用于向计算系统1200提供操作电压的电池，并且可以还包括应用芯片组、图像处理器、移动DRAM等。

如参考图6所描述的，存储器系统1210可以配置有存储器装置1212和存储器控制器1211。

本公开的实施方式可以通过选择性地氧化选择栅极层在选择栅极层的表面上形成绝缘结构。考虑到形成在选择栅极层的表面上的绝缘结构可能由于用于暴露沟道结构的蚀刻工艺而丢失，本公开的实施方式能够控制选择栅极层的氧化厚度。因此，本公开的实施方式可以确保保留在选择栅极层的表面上的绝缘结构的击穿电压，从而提高半导体存储器装置的操作可靠性。

相关申请的交叉引用

本申请要求于2020年1月15日在韩国知识产权局提交的韩国专利申请No.10-2020-0005635的优先权，其全部公开内容通过引用合并于此。