磁存储器器件和磁存储器及其制造方法

技术领域

本发明的实施例涉及磁存储器器件和磁存储器及其制造方法。

背景技术

磁随机存取存储器(MRAM)提供与易失性静态随机存取存储器(SRAM)相当的性能，并且具有与易失性动态随机存取存储器(DRAM)相当的密度和更低的功耗。与非易失性存储器(NVM)闪存相比，MRAM提供了更快的存取时间，并且随着时间的推移经受最小的衰退，而闪存只能重写有限的次数。MRAM的一种类型是自旋转移扭矩磁随机存取存储器(STT-MRAM)。STT-MRAM利用至少部分由通过MTJ驱动的电流写入的磁隧道结(MTJ)。MRAM的另一种类型是自旋轨道扭矩MRAM(SOT-MRAM)，通常需要比STT-MRAM更低的开关电流。

发明内容

本发明的实施例提供了一种磁存储器器件，包括：磁隧道结(MTJ)堆叠件；自旋轨道扭矩(SOT)感应布线，设置在所述磁隧道结堆叠件上方；第一端子，耦合至所述自旋轨道扭矩感应布线的第一端；第二端子，耦合至所述自旋轨道扭矩感应布线的第二端；以及选择器层，耦合至所述第一端子。

本发明的另一实施例提供了一种磁存储器，包括：第一字线；位线；第二字线；源极线；和存储器单元，其中，所述存储器单元包括：磁隧道结(MTJ)堆叠件；自旋轨道扭矩(SOT)感应布线，耦合至所述磁隧道结堆叠件的一端；第一端子，耦合至所述自旋轨道扭矩感应布线的第一端；第二端子，耦合至所述自旋轨道扭矩感应布线的第二端并且耦合至所述源极线；第三端子，耦合至所述磁隧道结堆叠件的另一端；选择器层，耦合至所述第一端子并且耦合至所述第二字线；以及开关晶体管，耦合至所述第三端子和所述位线，所述开关晶体管的栅极耦合至所述第一字线。

本发明的又一实施例提供了一种制造磁存储器的方法，包括：在衬底上方形成开关晶体管；在所述衬底上方形成位线；在所述衬底上方形成磁隧道结膜堆叠件；在所述磁隧道结膜堆叠件上方形成自旋轨道扭矩感应布线；在所述自旋轨道扭矩感应布线上方形成选择器材料层，使得所述选择器材料层耦合至所述自旋轨道扭矩感应布线的一端；形成源极线，使得所述源极线耦合至所述自旋轨道扭矩感应布线的另一端；以及在所述选择器材料层和所述源极线之上形成第二字线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的实施例的SOT-MRAM单元的示意图。

图2是根据本发明的实施例的SOT-MRAM单元的示意图。

图3是根据本发明的实施例的SOT-MRAM器件的示意图。

图4是根据本发明的实施例的SOT-MRAM单元的示意图。

图5是根据本发明的实施例的SOT-MRAM单元的示意图。

图6是根据本发明的实施例的SOT-MRAM器件的电路图。

图7是根据本发明的实施例的SOT-MRAM器件的电路图。

图8示出了根据本发明实施例的SOT-MRAM单元的操作。

图9示出了根据本发明实施例的SOT-MRAM单元的操作。

图10A和图10B示出了根据本发明的实施例的SOT感应布线的结构。

图11A、图11B、图11C、图11D、图11E、图11F、图11G、图11H、图11I、图11J和图11K示出了根据本发明的SOT-MRAM器件的顺序制造操作。

图12A、图12B和图12C示出了根据本发明的实施例的用于SOT感应布线层的各种结构。

图13A、图13B、图13C、图13D、图13E和图13F示出了根据本发明的选择器材料层的顺序制造操作。

图14是示出SOT-MRAM器件的顺序制造操作的流程图。

具体实施方式

应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。在附图中，为了简化，可以省略一些层/部件。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。另外，术语“由...制成”可以表示“包括”或“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个附加操作，并且操作顺序可以改变。在本发明中，除非另有说明，短语“A、B和C中的一个”是指“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并且不是指来自A的一个元件、来自B的一个元件和来自C的一个元件。在其他实施例中可以采用相对于一个实施例描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

由于其非易失性、与Si-CMOS技术兼容、快速读写速度、高数据耐久性和保持、相对较小的位单元尺寸以及环境鲁棒性，自旋扭矩转移磁随机存取存储器(STT MRAM)是用于需要存储器的CMOS集成电路(IC)的下一代技术之一。STT MRAM的新兴高价值应用是用于中央处理单元(CPU)或微控制单元(MCU)的低级高速缓存，由于其非易失性，因此提供了系统速度提高和更快的导通的诱人优势。然而，此应用对存储器的速度提出了苛刻的要求，尤其是对于比读取速度要慢得多的写入速度。CPU和/或MCU的高速缓存应用还需要低功耗，这对于STT MRAM来说很难，因为在写入操作期间要花费大量电流才能改变磁化状态。在当前的STTMRAM技术中，由于在耐久性和保持性上不可避免的性能折衷，通过膜堆叠件的写入速度提高以及通过堆叠件优化和临界尺寸(CD)减小的写入方案优化和写入电流降低可能会停滞。已经提出了新颖的想法，如高频辅助的写入操作，这可能是不可行的。在最佳报告的STTMRAM写入速度和电流与高速缓存应用所需的写入速度和电流之间存在很大差距，这可以相当于项目的发展瓶颈。

STT-MRAM单元通常包括具有自由磁层、参考层或钉扎磁层以及由诸如MgO的非磁材料制成的隧道阻挡层的磁隧道结(MTJ)膜堆叠件。磁层的磁化可以在平面内或垂直于平面。自由层是具有两个在能量上等效的磁状态的磁层，其中自由层中的磁化平行于或反平行于参考层的磁化。通过施加垂直于MTJ膜堆叠件的电流，可以改变自由磁层的磁取向(力矩)，从而将数据写入STT-MRAM单元。

相反，自旋轨道转移(或自旋轨道扭矩)(SOT)磁开关是新兴的写入概念，它具有在写入电流和速度上提供数量级改进的潜力。SOT被认为是高速、低功耗高速缓存应用的解决方案。

在SOT-MRAM中，使用由平行于MTJ膜堆叠件流动的电流引起的自旋轨道相互作用效应来切换自由磁层的磁矩。仅使用自旋轨道相互作用效应来切换自由磁层的磁矩，或者使用效应的组合来切换自由磁层的磁矩。然而，SOT器件结构是三端子器件，并且通常需要两个开关晶体管(2T1R(两个晶体管-一个电阻器)结构)，并且因此SOT-MRAM具有低单元密度。

在本发明中，提出了一种1T1S1R(一个晶体管、一个选择器和一个电阻器)SOT-MRAM设计，该设计可以减小器件的占位面积(单元尺寸)，减小磁阻并且增大单元密度。

图1是根据本发明的实施例的SOT-MRAM单元的示意图。

SOT-MRAM器件包括形成在MTJ膜堆叠件100上方的作为自旋轨道相互作用有源层的SOT感应布线层15。MTJ膜堆叠件100包括设置在SOT感应布线层15下方的第一磁层20(其为自由磁层或数据存储层)、设置在第一磁层20下方的非磁间隔件层30和设置在非磁间隔件层30下方的作为参考层的第二磁层40。在一些实施例中，在SOT感应布线层15和第一磁层20之间公开了作为保持层的界面层50。此外，MTJ膜堆叠件100包括设置在第二磁层40下方的作为硬偏置层的第三磁层60。在一些实施例中，底部电极层80设置在MTJ膜堆叠件100下方。在一些实施例中，晶种层70形成在底部电极层80上。在一些实施例中，反铁磁层(例如，Ru层)设置在第二磁层40和第三磁层60之间。此外，在一些实施例中，SOT感应布线层15包括设置在主要SOT感应布线层10上的顶部导电层5，例如，顶部电极。在本发明中，底部电极层80(和晶种层70)不是MTJ膜堆叠件100的一部分。然而，可以将底部电极层80和/或晶种层作为MTJ膜堆叠件100的一部分。

使用自旋轨道相互作用效应来切换自由层20(第一磁层)的磁矩。在一些实施例中，仅使用自旋轨道相互作用效应来切换第一磁层20的磁矩。在其他实施例中，使用效应的组合来切换第一磁层20的磁矩。例如，使用自旋转移扭矩作为主要效应来切换第一磁层20的磁矩，该主要效应可以由自旋轨道相互作用引起的扭矩来辅助。在其他实施例中，主要切换机构是由自旋轨道相互作用引起的扭矩。在这样的实施例中，包括但不限于自旋转移扭矩的另一效应可以辅助切换。

主要SOT感应布线层10是自旋轨道有源层，具有很强的自旋轨道相互作用，并且可以用于切换第一磁层20的磁矩。主要SOT感应布线层10用于自旋轨道磁场H。更具体地，在平面中通过主要SOT感应布线层10驱动的电流和伴随的自旋轨道相互作用可以产生自旋轨道磁场H。该自旋轨道磁场H等于磁化时的自旋轨道扭矩T，其中第一磁层20中的T＝-γ[M×H]。因此，扭矩和磁场可互换地称为自旋轨道场和自旋轨道扭矩。这反映了一个事实，即自旋轨道相互作用是自旋轨道扭矩和自旋轨道场的来源。对于在主要SOT感应布线层10中的平面中驱动的电流和自旋轨道相互作用，发生自旋轨道扭矩。相反，自旋转移扭矩是由于流过第一磁层20、非磁间隔件层30和第二磁层40(参考层)的垂直平面电流而产生的，该电流将自旋极化电荷载流子注入第一磁层20。自旋轨道扭矩T可以使第一磁层20的磁矩从平行于易轴的平衡状态迅速偏转。自旋轨道扭矩T可以比具有类似最大振幅的常规STT扭矩明显更快地倾斜第一磁层20的磁化。在一些实施例中，可以使用自旋轨道扭矩来完成切换。在其他实施例中，诸如自旋转移的另一种机制可以用于完成切换。因此，所生成的自旋轨道场/自旋轨道扭矩可以用于切换第一磁层20的磁矩。

在一些实施例中，主要SOT感应布线层10的相互作用包括自旋霍尔效应。对于自旋霍尔效应，在主要SOT感应布线层10的平面内驱动电流Je(即，平面内电流，基本上在图1中的x-y平面内)。换句话说，电流Je被垂直于包括主要SOT感应布线层10和第一磁层20的膜的堆叠方向驱动(即，垂直于表面的法线，即图1中的z方向)。具有垂直于电流方向并且垂直于表面法线(z方向)的特定取向的自旋的电荷载流子累积在SOT感应布线层10的表面处。这些自旋极化载流子中的大部分扩散到第一磁层20(自由层)中。该扩散产生第一磁层20的磁化上的扭矩T。由于磁化上的扭矩等于磁化上的有效磁场，如上所述，自旋累积等效地在第一磁层20上产生场H。自旋霍尔效应的自旋轨道场是自旋轨道极化和第一磁层20的磁矩的交叉乘积。这样，扭矩的大小与面内电流密度Je和载流子的自旋极化成比例。当自旋霍尔效应引起的极化平行于第一磁层20的易轴时，自旋霍尔效应可以用于切换图1所示的磁堆堆叠件。为了获得自旋轨道扭矩T，通过SOT感应布线层10在平面内驱动电流脉冲。所得的自旋轨道扭矩T抵消阻尼扭矩，这导致第一磁层20的磁化的切换类似于常规STT切换的方式。

如上所述，主要SOT感应布线层10是自旋轨道有源层，它引起与第一磁层20(自由层)的强自旋轨道相互作用。在一些实施例中，主要SOT感应布线层10包括一种或多种重金属或由重金属掺杂的材料。在某些实施例中，Pt、α-W、β-W、Mo、Ru和/或β-Ta用作SOT感应布线层10。在一些实施例中，主要SOT感应布线层10的厚度在约2nm至20nm的范围内，并且在其他实施例中在约5nm至15nm的范围内。在一些实施例中，由例如IrMn制成的反铁磁层设置在主要SOT感应布线层10和顶部导电层5之间。在其他实施例中，代替重金属层，反铁磁层(例如，IrMn)用作SOT感应布线层10。

作为数据存储层的第一磁层20是具有可切换的磁矩的自由层。在一些实施例中，第一磁层20是钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层，其厚度在约0.6nm至约1.2nm的范围内。在某些实施例中，第一磁层20是Fe

非磁间隔件层30由介电材料制成，并且用作隧穿阻挡。在一些实施例中，非磁间隔件层30包括晶体或非晶氧化镁(MgO)层。在其他实施例中，非磁间隔件层30由氧化铝或诸如Cu的导电材料制成。在一些实施例中，非磁间隔件层30的厚度在约0.3nm至约3nm的范围内，并且在其他实施例中，非磁间隔件层30的厚度在约0.5nm至约1.0nm的范围内。在本发明中，“元素层”或“化合物层”通常是指元素或化合物的含量大于99％。

第二磁层40是其磁矩不变的参考层。在一些实施例中，第二磁层40由如上所述的与第一磁层20相同的材料制成。在一些实施例中，第二磁层40包括一层或多层磁材料。在一些实施例中，第二磁层40包括钴(Co)、铁(Fe)和硼(B)的层或包括Fe和B的层。在一些实施例中，第二磁层40的厚度在约0.2nm至约2.5nm的范围内，并且在其他实施例中在约1.0nm至约1.5nm的范围内。

第三磁层60是其磁矩不变的硬偏置层。在一些实施例中，第三磁层60包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，第三磁层60的厚度在约0.2nm至约2.0nm的范围内，并且在其他实施例中在约0.3nm至约1.0nm的范围内。

在一些实施例中，晶种层70包括Ta。在一些实施例中，底部电极层80包括Ti、TiN、Ta和/或TaN。在一些实施例中，CoHf缓冲层设置在第三磁层60和底部电极层80之间。

顶部导电层5是包括Ta、TiN、TaN、Ru、Au和Al的一层或多层的电极。

在一些实施例中，界面层50包括MgO层和Co层中的至少一个。界面层50可以使第一磁层20与SOT感应布线层10之间的磁干扰最小化，同时保持它们的磁耦合。

图2示出了根据本发明实施例的SOT-MRAM单元的示意图。在以下实施例中可以采用关于图1描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

在一些实施例中，底部电极层80耦合至开关器件(例如，场效应晶体管(FET))110。在一些实施例中，底部电极层80通过一个或多个导电图案(诸如通孔、布线和/或焊盘)耦合至FET 110的漏极(或源极)，并且FET的栅极耦合至第一字线(WL)120。FET110的源极(或漏极)通过一个或多个导电图案(诸如通孔、布线和/或焊盘)耦合至位线(例如，读取位线RBL)130。

在一些实施例中，SOT感应布线层15沿着垂直方向(膜堆叠方向)(Z方向)设置在MTJ膜堆叠件上方。SOT感应布线15的一端通过一个或多个导电图案(诸如通孔、布线和/或焊盘)耦合至选择器材料层140的底部。SOT感应布线15的另一端通过一个或多个导电图案(诸如通孔、布线和/或焊盘)耦合至源极线(SL)160。在一些实施例中，源极线160耦合至电流源电路165。选择器材料层140的顶部通过一个或多个导电图案(诸如通孔、布线和/或焊盘)耦合至第二字线150(例如，写入字线)。

选择器材料层140是开关器件，该开关器件用于减小或避免沿电阻网络通过的来自工作存储器单元或其他存储器单元的泄漏电流。在一些实施例中，选择器材料140是卵形阈值开关(OTS)材料，是非晶材料。

在一些实施例中，选择器材料层140包括选自以下组成的组中的一种或多种：由掺杂有选自由N、P、S、Si和Te组成的组中的一种或多种的GeSe；掺杂有选自由N、P、S、Si和Te组成的组中的一种或多种的AsGeSe；以及掺杂有选自由N、P、S、Si和Te组成的组中的一种或多种的AsGeSeSi。在某些实施例中，选择器材料层140是硫属元素化物或包含Ge、Sb、S和Te中的一种或多种的固体电解质材料。在其他实施例中，选择器材料层140由包括SiO

图3是根据本发明的实施例的SOT-MRAM器件的示意性截面图。在以下实施例中可以采用关于图1和图2描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

在一些实施例中，SOT-MRAM器件包括具有多层布线层结构的分层结构。在一些实施例中，多层布线层结构包括“Mx”(x＝0、1、2、3、…)金属布线层，其位于设置在衬底上方的相应层级处；以及“Vy”(y＝0、1、2、3、…)通孔(接触件)，该通孔将My金属布线层连接至My+1金属布线层。在一些实施例中，偶数金属布线层在一个方向(例如，X)上延伸，并且奇数金属布线层在与该一个方向相交的另一方向(例如，Y)上延伸。在一些实施例中，用于M3和M4中的金属布线的间距是相同的，并且用于M5或更高中的金属布线的间距是相同的并且大于用于M3和M4中的金属布线的间距。相邻的金属布线层由一个或多个层间介电(ILD)层分隔开，并且通孔设置在ILD层中。在一些实施例中，金属布线和通孔由Al、Cu、Cu合金、W、Ti、TiN、Ta、TaN或任何合适的导电材料中的一种或多种制成。在一些实施例中，ILD层由一种或多种介电材料制成，诸如氧化硅、SiOC、SiOCN、SiCN或任何其他合适的材料。

在一些实施例中，位线130设置在M1金属布线层上，该M1金属布线层是FET 110之上的最低金属布线层。在一些实施例中，底部电极层80和/或MTJ膜堆叠件100位于位线130之上的M2金属布线层处。在一些实施例中，SOT感应布线15位于M3金属布线层处。在一些实施例中，选择器材料层140位于M3或M4金属布线层处。在一些实施例中，源极线160与选择器材料层140位于相同的金属布线层处。在其他实施例中，源极线160位于比选择器材料层140更低的金属布线层处。在一些实施例中，第二字线(写入字线(WWL))150位于源极线160和选择器材料层140之上，并且位于M4、M5或M6金属布线层处。在其他实施例中，源极线160位于选择器材料层140和第二字线150之间。

在一些实施例中，FET 110是平面FET、鳍式FET或全环栅FET。如图3所示，底部电极层80耦合至FET 110的漏极，并且FET 110的源极耦合至位线130。在一些实施例中，如图3所示，该源极由两个相邻的FET 110共享。在一些实施例中，共享源极的一对FET 110通过伪栅极结构122与共享源极的另一对FET分隔开。

图4是根据本发明的实施例的SOT-MRAM器件的三维示意图。在以下实施例中可以采用关于图1至图4描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

在一些实施例中，第一字线120(FET的栅极)在X方向上延伸，并且位线130在Y方向上延伸。位线130位于第一字线120之上，并且通过由导电材料制成的通孔173耦合至FET的源极。在一些实施例中，底部电极层80通过通孔171、导电焊盘180和通孔172耦合至FET的漏极。在一些实施例中，导电焊盘180位于与位线130相同的层级处并且由与位线130相同的材料制成。在一些实施例中，通孔171和通孔173由相同的材料制成。

如图4所示，MTJ膜堆叠件100设置在底部电极层80上方，并且SOT感应布线15设置在MTJ膜堆叠件100上方。在一些实施例中，SOT感应布线15的一端通过通孔174耦合至选择器材料层140的底部，并且SOT感应布线15的另一端通过通孔176耦合至源极线160。在一些实施例中，通孔174和通孔176由相同的材料制成。在一些实施例中，通孔174的高度与通孔176的高度相同。在其他实施例中，通孔174的高度小于或大于通孔176的高度。在一些实施例中，选择器材料层140设置在形成在通孔174上的底部电极(未示出)上方。在一些实施例中，在这种情况下，底部电极由与源极线160相同的材料制成。在一些实施例中，源极线160在Y方向上延伸。

此外，如图4所示，第二字线150设置在选择器材料层140和源极线160上方。在一些实施例中，第二字线在X方向上延伸。第二字线150通过通孔175耦合至选择器材料层140的顶部。在一些实施例中，顶部电极(未示出)形成在选择器材料层140的顶部上，并且通孔175连接至顶部电极。在该实施例中，SOT感应布线15在Y方向上延伸，并且通孔174和176布置为使得SOT电流沿着Y方向或跨越SOT感应布线15流动。

图5是根据本发明的另一实施例的SOT-MRAM器件的三维示意图。图5中所示的SOT-MRAM的配置与图4所示的SOT-MRAM的配置基本相同，除了SOT感应布线15和源极线160的配置之外。在本实施例中，SOT感应布线15在X方向上延伸，并且通孔174和176布置成使得SOT电流沿着X方向流动。源极线160在Y方向上延伸，并且通过通孔176连接至SOT感应布线15。

图6是根据本发明的实施例的SOT-MRAM器件的电路图。在以下实施例中可以采用关于图1至图5描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

在一些实施例中，位线(例如，读取位线RBL)和源极线SL均在行方向上延伸，并且第一字线WL和第二字线(写入字线)WWL在列方向上延伸。在一些实施例中，SOT-MRAM单元设置在由读取位线RBL、写入字线WWL、字线WL和源极线SL限定的位置处。耦合至相同字线和/或相同位线的存储器单元的数量不限于两个或三个，并且可以大于3，例如4、8、16、32、64、128、256、512或1024以上。字线WL耦合至字驱动器电路(行解码器)，源极线SL耦合至电流源电路，读取位线RBL耦合至读取驱动器电路(读取电路或列解码器)，并且写入字线WWL耦合至写入驱动器电路(写入电路或行解码器)。SOT感应布线15(SOT)的一端耦合至相应的源极线SL，并且SOT感应布线SOT的另一端通过选择器耦合至相应的写入字线WWL。MTJ膜堆叠件的一端通过FET耦合至相应的读取位线，该FET的栅极耦合至相应的字线。

图7是根据本发明的另一实施例的SOT-MRAM器件的电路图。在下面的实施例中可以采用关于图1至图6描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

在该实施例中，沿列方向的相邻MRAM单元耦合至同一读取位线RBL，并且耦合至两条不同的字线WL。与图6的配置相比，图7的电路可以减小列方向上的单元尺寸。

图8和图9示出了根据本发明的实施例的SOT-MRAM单元的操作。

在写入操作中，写入电流流过SOT感应布线SOT。当将第一类型的数据(例如，“0”)写入MTJ膜堆叠件100时，字线WL和写入字线WWL设置为第一电位(例如，接地或0V)，并且源极线SL设置为比选择器材料层140的阈值电压高的写电压Vw。利用该写入电压，选择器材料层140导通以使电流从源极线SL通过SOT感应布线SOT和选择器材料层140流至写入字线WWL。由于FET 110截止，所以没有电流流过MTJ膜堆叠件100。

当将第二类型的数据(例如，“1”)写入MTJ膜堆叠件100时，字线WL设置为高于第一电位的第二电位(例如，Vdd)，源极线SL设置为第一电位(例如，接地或Vss)，并且写入字线WWL设置为高电压Vw。在该高压下，选择器材料层140导通，以使电流从写入字线WWL通过SOT感应布线SOT和选择器材料层140流至源极线SL。换句话说，为了写入第一类型数据和第二类型数据，SOT感应布线SOT中的电流流动方向彼此相反。由于FET 110截止，所以没有电流流过MTJ膜堆叠件100。在一些实施例中，在写入操作期间，读取位线RBL浮置。在一些实施例中，图9所示的操作表还可以根据自旋霍尔角的极性而反转。即，自旋霍尔角可以为正或负，并且写入操作彼此相反。

当从MTJ膜堆叠件100读取数据时，字线WL设置为第二电位，源极线SL设置为第一电位，并且读取位线RBL设置为读取电压V

在一些实施例中，在读取操作中，连接至目标单元的源极线SL设置为Vdd，并且连接至另一单元的源极线设置为Vdd/2。连接至目标单元的字线设置为0V，并且连接至其他单元的字线设置为Vdd/2。利用这种配置，可以进一步减小潜行电流。

图10A是根据本发明的实施例的SOT-MRAM单元的截面图。

在一些实施例中，顶部导电层5在MTJ膜堆叠件100之上具有凹陷(薄部分)，其中顶部导电层5的厚度小于顶部导电层5的其余部分。这种结构允许增大流过主要SOT感应布线层10的电流以产生足够的SOT效应，同时允许相邻单元之间的低电阻。在一些实施例中，顶部导电层5的厚度在一些实施例中在约2nm至20nm的范围内，并且在其他实施例中在约5nm至15nm的范围内，并且顶部导电层5的薄部分的厚度是薄部分之外的顶部导电层5的厚度的约40％至约80％。

图10B是根据本发明的实施例的SOT-MRAM单元的平面图。在其他实施例中，除了凹陷之外或代替凹陷，提供了窄部分，在该窄部分处，顶部导电层5的宽度在MTJ膜之上比顶部导电层5的其余部分更窄。顶部导电层5的窄部分的宽度是顶部导电层5的除窄部分之外的宽度的约50％至约90％。

图11A至图11K示出了根据本发明的用于SOT-MRAM单元的顺序制造操作。应当理解，在顺序制造工艺中，可以在图11A至图11K所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于图1至图10B描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

如图11A所示，在包括嵌入在层间介电(ILD)层200中的金属布线210的第n布线层上方形成硬掩模结构220。在一些实施例中，n为3、4、5或6。在一些实施例中，金属布线210由Cu或Cu合金制成。在一些实施例中，硬掩模层220包括第一层222、第二层224和第三层226。在一些实施例中，第一至第三层由氧化硅、氮化硅、SiC、SiCN、氧化铝、氧化锆或任何其他合适的介电材料中的一种制成。在某些实施例中，第一层222和第三层226由SiC制成，并且第二层224由氧化硅制成。

然后，通过使用一种或多种光刻和蚀刻操作，图案化硬掩模层220以形成开口，以至少部分地暴露金属布线210的上表面。如图11B所示，在开口中形成衬垫层230，并且在衬垫层230上方形成导电层240。在一些实施例中，衬垫层230由Ti、Ta或TaN制成，并且导电层240由TiN制成。在形成导电层240之后，如图11C所示，执行诸如化学机械抛光(CMP)的平坦化操作以形成电极240。在一些实施例中，电极240对应于图4和图5所示的通孔172。

随后，如图11D所示，在电极240上方形成用于MTJ膜堆叠件100的层。在图11D至图11K中，省略了电极240、金属布线210和ILD层200。用于MTJ膜堆叠件的层包括用于底部电极BE、晶种层或缓冲层、硬偏置层、参考层、非磁间隔件层30(例如，MgO层)、自由层和界面层的层。在一些实施例中，在界面层上方形成CMP停止层和硬掩模层HM。可以通过合适的膜形成方法来形成MTJ膜堆叠件的每个层，形成方法包括：物理气相沉积(PVD)，包括溅射；分子束外延(MBE)；脉冲激光沉积(PLD)；原子层沉积(ALD)；电子束(e束)外延；化学气相沉积(CVD)；或衍生的CVD工艺，还包括低压CVD(LPCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)；电镀或它们的任何组合。

然后，如图11E所示，通过使用一种或多种光刻和蚀刻操作，将用于MTJ膜的堆堆叠件图案化为MTJ膜堆叠件。在一些实施例中，如图11E所示，MTJ膜堆叠件100的截面图具有锥形(台面)形状。然后，如图11F所示，形成诸如氧化硅、SiOC、SiOCN、SiCN的一个或多个介电材料层205以完全覆盖MTJ膜堆叠件100。如图11G所示，执行诸如CMP的平坦化操作以暴露MTJ膜堆叠件的最上层。然后，如图11H所示，形成用于主要SOT感应布线层10的导电层250和用于顶部导电层5的导电层260(见图1、图10A和图10B)。在一些实施例中，导电层260包括第一导电层262、作为蚀刻停止层的第二导电层264和第三导电层266。第二导电层264由与第一导电层和第三导电层不同的材料制成。在一些实施例中，不形成第一导电层。

此外，如图11I所示，在导电层260上方形成光刻胶图案270，并且如图11J所示，通过使用一种或多种光刻和蚀刻操作图案化导电层260。然后，如图11K所示，去除光刻胶图案270。在一些实施例中，蚀刻在第二导电层264处停止。在其他实施例中，执行附加蚀刻，使得第一导电层被部分蚀刻。在一些实施例中，在图11I至图11K中所示的图案化操作之前或之后，图案化导电层250和260以形成线形图案，并且通过图11I至图11K的操作减小导电层260的厚度。

图12A至图12C示出了用于SOT感应布线层的各种结构。如图12A所示，在一些实施例中，主要SOT感应布线层10是单层重金属，诸如Pt、W、Ta和Mo。如图12B所示，在其他实施例中，SOT感应布线层10’是单层反铁磁材料，诸如IrMn。如图12C所示，在其他实施例中，SOT感应布线层10”是重金属层11和反铁磁材料层12的双层，其中重金属层11与MTJ膜堆叠件接触。

图13A至图13F示出了根据本发明的用于SOT-MRAM的顺序制造操作。应当理解，在顺序制造工艺中，可以在图13A至图13F所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于图1至图12C描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

如图13A所示，在第一ILD层300中形成第一通孔310。在一些实施例中，第一通孔310对应于图4和图5所示的通孔174。然后，如图13B所示，在通孔310和第一ILD层300上方形成第二ILD层320。此外，如图13C所示，通过使用一种或多种光刻和蚀刻操作来形成孔或开口325。接下来，如图13D所示，用选择器材料填充开口325。在一些实施例中，通过CVD、PVD和/或ALD在开口325中并且在第二ILD层320的上表面上方形成选择器材料，然后执行CMP操作以去除形成在第二ILD层320的上表面上的多余的层。选择器材料层330对应于图4和图5所示的选择器材料层140。随后，如图13E所示，形成第三ILD层340，并且然后，如图13F所示，形成第二通孔350。在一些实施例中，第二通孔350对应于图4和图5中所示的通孔175。

图14是示出SOT-MRAM器件的顺序制造操作的流程图。可以理解，在顺序制造过程中，可以在图14所示的阶段之前、期间和之后提供一个或多个附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用关于图1至图13F描述的材料、配置、尺寸、工艺和/或操作，并且可以省略其详细说明。

在图14的S1410处，形成诸如FET的晶体管。晶体管包括用于SOT-MRAM单元的开关晶体管和用于控制和运算电路的逻辑晶体管。在晶体管上方形成一个或多个ILD层之后，在S1420处，形成位线。位线由一种或多种导电材料制成，诸如Cu、W、Ni、Co、Ti或任何其他合适的材料。在一些实施例中，位线由与晶体管的源极/漏极区域直接接触的局部互连件形成。在位线上方形成一个或多个ILD层之后，在S1430处，例如，通过关于图11A至图11G说明的操作来形成MTJ膜堆叠件。此外，在S1440处，例如，通过关于图11H至图11K说明的操作，在MTJ膜堆叠件上方分别形成SOT感应布线。在SOT感应布线上方形成一个或多个ILD层之后，在S1450处，例如，通过关于图13A至图13F说明的操作来形成选择器材料层。此外，在S1460处形成源极线。在一些实施例中，在选择器材料层上方形成一个或多个ILD层之后，形成源极线。在其他实施例中，源极线形成在与选择器材料层相同的层级处。随后，在选择器材料层和源极线上方形成一个或多个ILD层之后，在S1470处形成写入字线。

在本发明中，选择器材料层用作耦合至SOT感应布线的开关器件，而FET用作耦合至MTJ膜堆叠件100的底部的开关器件。与其中选择器材料层耦合至MTJ膜堆叠件的底部并且FET耦合至SOT感应布线的结构相比，可以抑制MTJ膜堆叠件的隧道磁阻效应的劣化，并且可以抑制读取干扰问题。

将理解的是，在本文中并非必须讨论所有优点，并且没有特定的优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。

根据本发明的一个方面，一种磁存储器器件包括：磁隧道结(MTJ)堆叠件；自旋轨道扭矩(SOT)感应布线，设置在MTJ堆叠件上方；第一端子，耦合至SOT感应布线的第一端；第二端子，耦合至SOT感应布线的第二端；以及选择器层，耦合至第一端子。在前述实施例和以下实施例中的一个或多个中，磁存储器器件还包括底部电极，该底部电极设置在MTJ堆叠件下方并且耦合至MTJ堆叠件，并且耦合至开关器件。在前述实施例和以下实施例中的一个或多个中，MTJ堆叠件包括：第一磁层，作为磁自由层；非磁间隔件层，设置在第一磁层下方；以及第二磁层，作为磁参考层，设置在非磁间隔件层下方。SOT感应布线设置在第一磁层上方。在前述和以下实施例中的一个或多个中，MTJ堆叠件还包括设置在第一磁层和SOT感应布线之间的界面层。在前述和以下实施例中的一个或多个中，第一磁层是Fe

根据本发明的另一方面，磁存储器包括第一字线、位线、第二字线、源极线和存储器单元。该存储器单元包括：磁隧道结(MTJ)堆叠件；自旋轨道扭矩(SOT)感应布线，耦合至MTJ堆叠件的一端；第一端子，耦合至SOT感应布线的第一端；第二端子，耦合至SOT感应布线的第二端并且耦合至源极线；第三端子，耦合至MTJ堆叠件的另一端；选择器层，耦合至第一端子并且耦合至第二字线；以及开关晶体管，耦合至第三端子和位线，开关晶体管的栅极耦合至第一字线。在前述和以下实施例中的一个或多个中，源极线耦合至电流源。在前述和以下实施例中的一个或多个中，SOT感应布线设置在MTJ堆叠件上方，第三端子设置在MTJ堆叠件下方，并且开关晶体管设置在第三端子下方。在前述和以下实施例中的一个或多个中，位线沿着垂直方向位于开关晶体管和第三端子之间。在前述和以下实施例中的一个或多个中，选择器层沿着垂直方向位于SOT感应布线和第二字线之间。在前述和以下实施例中的一个或多个中，源极线沿着垂直方向位于SOT感应布线和第二字线之间。在前述和以下实施例中的一个或多个中，源极线沿着垂直方向位于选择器层和第二字线之间。

根据本发明的另一方面，一种磁存储器包括第一字线、第二字线、位线、写入字线、第一源极线、第二源极线、第一存储器单元和第二存储器单元。第一存储器单元和第二存储器单元中的每个包括：磁隧道结(MTJ)堆叠件；自旋轨道扭矩(SOT)感应布线，耦合至MTJ堆叠件的一端；第一端子，耦合至SOT感应布线的第一端；第二端子，耦合至SOT感应布线的第二端；第三端子，耦合至MTJ堆叠件的另一端；选择器层，耦合至第一端子和写入字线；以及开关晶体管，具有耦合至第三端子的漏极和耦合至位线的源极。第一存储器单元的第二端子耦合至第一源极线，并且第二存储器单元的第二端子耦合至第二源极线，并且第一开关晶体管的栅极耦合至第一字线，并且第二开关晶体管的栅极耦合至第二字线。在前述和以下实施例中的一个或多个中，SOT感应布线设置在MTJ堆叠件上方，第三端子设置在MTJ堆叠件下方，并且开关晶体管设置在第三端子下方。在前述实施例和以下实施例中的一个或多个中，MTJ堆叠件包括：第一磁层，作为磁自由层；非磁间隔件层，设置在第一磁层下方；以及第二磁层，作为磁参考层，设置在间隔件层下方。SOT感应布线设置在第一磁层上方。

根据本发明的另一方面，在如上所述的操作磁存储器器件的方法中，通过使电流从源极线经过选择器材料层流至第二字线，将第一类型的数据写入MTJ膜堆叠件，同时关闭开关晶体管。

根据本发明的另一方面，在如上所述的操作磁存储器器件的方法中，通过使电流从第二字线经过选择器材料层流至源极线，将第二类型的数据写入MTJ膜堆叠件中，同时关闭开关晶体管。

根据本发明的另一方面，在如上所述的操作磁存储器器件的方法中，通过导通开关晶体管从MTJ膜堆叠件中读取数据，使得电流从源极线流至读取位线，同时关闭选择器材料层。

根据本发明的一个方面，在制造磁存储器的方法中，在衬底上方形成开关晶体管，形成位线，形成MTJ膜堆叠件，在MTJ膜堆叠件上方形成SOT感应布线，在SOT感应布线上方形成选择器材料层，使得选择器材料层耦合至SOT感应布线的一端，形成源极线，使得源极线耦合至SOT感应布线的另一端，并且在选择器材料层和源极线之上形成第二字线。在前述实施例和以下实施例中的一个或多个中，MTJ膜堆叠件包括：第一磁层，作为磁自由层；间隔件层，设置在第一磁层下方；以及第二磁层，作为磁参考层，设置在间隔件层下方。在前述实施例和以下实施例中的一个或多个中，SOT感应布线包括底层和顶层，该底层包括W、Ta、Mo和IrMn中的一层或多层，顶层由TiN、Ru、Ti、TaN和Al中的一种或多种制成，以及修整位于MTJ膜堆叠件上方的顶层的部分。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。