包括背侧栅极电极的三维铁电存储器器件及其制造方法

相关申请

本申请要求提交于2019年1月16日的美国非临时专利申请序列号16/249,300的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及包括背侧栅极电极的三维铁电存储器器件及其制造方法。

背景技术

铁电存储器器件是指其中信息以铁电材料的铁电状态存储的存储器器件。铁电状态可通过在与相邻材料部分的界面处聚积的电荷的影响来影响相邻材料部分的导电率。相邻材料部分的不同导电状态可用于以非易失性方式对数据进行编码。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，所述三维存储器器件包括：绝缘条带和导电条带的交替堆叠，所述交替堆叠位于衬底上方并且通过线沟槽彼此横向间隔开，其中所述线沟槽沿着第一水平方向横向延伸并且沿着第二水平方向间隔开；和线沟槽填充结构，所述线沟槽填充结构位于所述线沟槽中，其中所述线沟槽填充结构中的每一者包括存储器堆叠结构的相应组、接触所述存储器堆叠结构的相应组内的每个存储器堆叠结构的背侧栅极电介质，以及接触所述背侧栅极电介质的背侧栅极电极，其中每个存储器堆叠结构包括铁电材料层、接触所述铁电材料层的前侧栅极电介质，以及接触所述前侧栅极电介质和所述背侧栅极电介质的竖直半导体沟道。

根据本公开的另一个方面，提供了一种三维存储器器件，所述三维存储器器件包括：绝缘体层和导电层的交替堆叠，所述交替堆叠定位在衬底的顶表面上方；存储器堆叠结构，所述存储器堆叠结构竖直延伸通过所述交替堆叠并且包括铁电材料层、接触所述铁电材料层的前侧栅极电介质，以及接触所述前侧栅极电介质的竖直半导体沟道；背侧栅极电介质，所述背侧栅极电介质接触所述竖直半导体沟道；和背侧栅极电极，所述背侧栅极电极接触所述背侧栅极电介质。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，所述方法包括：在衬底上方形成绝缘层和间隔物材料层的竖直交替序列；通过形成沿着第一水平方向横向延伸通过所述竖直交替序列的线沟槽，将所述竖直交替序列分成绝缘条带和间隔物材料条带的交替堆叠和线沟槽填充结构；在所述线沟槽中形成存储器堆叠结构，其中每个存储器堆叠结构包括铁电材料层、接触所述铁电材料层的前侧栅极电介质，以及接触所述前侧栅极电介质的竖直半导体沟道；以及在所述竖直半导体沟道的相应子组上方在所述线沟槽中的每一者内形成背侧栅极电介质和背侧栅极电极。

根据本公开的另一方面，提供了一种制造三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和间隔物材料层的交替堆叠；形成竖直延伸通过所述交替堆叠的存储器开口；以及在所述存储器开口内顺序地形成铁电材料层、接触所述铁电材料层的前侧栅极电介质、竖直半导体沟道、背侧栅极电介质和背侧栅极电极。

附图说明

图1A是根据本公开的第一实施方案的在形成至少一个外围器件、绝缘间隔物层、埋入式导电层和过程中源极层级层之后的第一示例性结构的示意性竖直剖面图。

图1B是图1A的第一示例性结构的绝缘间隔物层、埋入式导电层和过程中源极层级层的堆叠的竖直剖面图。

图2是根据本公开的第一实施方案的在形成绝缘层和间隔物材料层的竖直交替的序列之后的第一示例性结构的示意性竖直剖面图。

图3是根据本公开的第一实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。

图4A为根据本公开的第一实施方案的在形成线沟槽之后的第一示例性结构的示意性竖直剖面图。

图4B是图4A的第一示例性结构的俯视图。竖直平面A-A'是图4A的剖面的平面。

图5A是图4A和图4B的第一示例性结构中的线沟槽的竖直剖面图。

图5B是沿着图5A的平面B-B'的水平剖面图。

图6A是根据本公开的第一实施方案的在形成连续铁电材料层、连续前侧栅极介电层和半导体沟道材料层之后的线沟槽的竖直剖面图。

图6B是沿着图6A的平面B-B'的水平剖面图。

图7A是根据本公开的第一实施方案的在形成牺牲线沟槽填充材料层之后的线沟槽的竖直剖面图。

图7B是沿着图7A的平面B-B'的水平剖面图。

图8A是根据本公开的第一实施方案的在形成图案化光致抗蚀剂层之后的第一示例性结构的竖直剖面图。

图8B是沿着图8A的平面B-B'的第一示例性结构的水平剖面图。

图8C是图8A和图8B的第一示例性结构的俯视图。

图9A是根据本公开的第一实施方案的在各向异性蚀刻牺牲线沟槽填充材料层的未掩蔽部分以及形成柱腔体之后的第一示例性结构的竖直剖面图。

图9B是沿着图9A的平面B-B'的第一示例性结构的水平剖面图。

图9C是图9A和图9B的第一示例性结构的俯视图。

图10A是根据本公开的第一实施方案的在移除图案化光致抗蚀剂层之后的第一示例性结构的区域的竖直剖面图。

图10B是沿着图10A的平面B-B'的第一示例性结构的区域的水平剖面图。

图11A是根据本公开的第一实施方案的在移除半导体沟道材料层、连续前侧栅极介电层和连续铁电材料层的围绕每个竖直腔体的部分之后的第一示例性结构的区域的竖直剖面图。

图11B是沿着图11A的平面B-B'的第一示例性结构的区域的水平剖面图。

图12A是根据本公开的第一实施方案的在通过移除牺牲线沟槽填充材料层的剩余部分而形成线腔体之后的第一示例性结构的区域的竖直剖面图。

图12B是沿着图12A的平面B-B'的第一示例性结构的区域的水平剖面图。

图13A是根据本公开的第一实施方案的在每个线腔体内形成背侧栅极介电层、背侧栅极电极和横向起伏介电导轨之后的第一示例性结构的竖直剖面图。

图13B是图13A的第一示例性结构的俯视图。竖直平面A-A'是图13A的剖面的平面。

图13C是图13A的第一示例性结构的区域的竖直剖面图。

图13D是沿着图13C的平面D-D'的水平剖面图。竖直平面C-C'是图13C的剖面的平面。

图14A是根据本公开的第一实施方案的在形成背侧通孔腔体之后的第一示例性结构的竖直剖面图。

图14B是图14A的第一示例性结构的俯视图。竖直平面A-A'是图14A的剖面的平面。

图14C是沿图14B的竖直平面C-C'的第一示例性结构的区域的竖直剖面图。

图15A至图15C是根据本公开的第一实施方案的在用源极层级材料层替换过程中源极层级材料层期间的第一示例性结构的区域的顺序竖直剖面图。

图16是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的区域的竖直剖面图。

图17是根据本公开的实施方案的在形成导电条带之后的第一示例性结构的区域的竖直剖面图。

图18是根据本公开的第一实施方案的在从背侧通孔腔体内移除沉积的金属材料之后的第一示例性结构的区域的竖直剖面图。

图19A是根据本公开的第一实施方案的在背侧通孔腔体中形成介电柱结构之后的第一示例性结构的竖直剖面图。

图19B是图19A的第一示例性结构的俯视图。竖直平面A-A'是图19A的剖面的平面。

图19C是沿图19B的竖直平面C-C'的第一示例性结构的区域的竖直剖面图。

图20是根据本公开的第一实施方案的在形成漏极区之后的第一示例性结构的竖直剖面图。

图21A是根据本公开的第一实施方案的在形成字线接触通孔结构之后的第一示例性结构的示意性竖直剖面图。

图21B是图21A的第一示例性结构的俯视图。竖直平面A-A'是图21A的剖面的平面。

图22是根据本公开的第二实施方案的在形成包括交替的多个材料层的堆叠之后的第二示例性结构的竖直剖面图。

图23是根据本公开的第二实施方案的在形成通过堆叠的存储器开口之后的第二示例性结构的竖直剖面图。

图24是根据本公开的第二实施方案的在每个存储器开口内形成铁电材料层和前侧栅极电介质以及竖直半导体沟道之后的第二示例性结构的竖直剖面图。

图25是根据本公开的第二实施方案的在形成背侧栅极电介质之后的第二示例性结构的竖直剖面图。

图26是根据本公开的第二实施方案的在形成背侧栅极电极和介电帽盖层之后的第二示例性结构的竖直剖面图。

图27是根据本公开的第二实施方案的在形成背侧腔体之后的第二示例性结构的竖直剖面图。

图28是根据本公开的第二实施方案的在用导电层替换牺牲材料层之后的第二示例性结构的竖直剖面图。

图29是根据本公开的第二实施方案的在形成背侧通孔间隔物之后的第二示例性结构的竖直剖面图。

图30是根据本公开的第二实施方案的在形成源极层级腔体之后的第二示例性结构的竖直剖面图。

图31是根据本公开的第二实施方案的在形成源极区之后的第二示例性结构的竖直剖面图。

图32A是根据本公开的第二实施方案的在形成源极电极和背侧接触通孔结构之后的第二示例性结构的竖直剖面图。

图32B是图32A的第二示例性结构的沿着平面B-B'的水平剖面图。竖直平面A-A'对应于图32A的竖直剖面图的竖直平面。

图33A是根据本公开的第二实施方案的在形成接触通孔结构和导线结构之后的第二示例性结构的竖直剖面图。

图33B是沿着垂直于图33A的竖直剖面平面的竖直平面的图33A的第二示例性结构的另一个竖直剖面图。

图34是根据本公开的第二实施方案的第二示例性结构的替代实施方案的竖直剖面图。

图35示出了在本公开的各种实施方案的铁电存储器器件的操作期间使用的各种参数的定义。

图36A示出了根据本公开的实施方案的在感测处于“擦除”状态的选定铁电存储器单元期间的竖直半导体沟道内的反转层的配置。

图36B示出了根据本公开的实施方案的在感测处于“编程”状态的选定铁电存储器单元期间的竖直半导体沟道内的反转层的配置。

具体实施方式

本公开涉及包括背侧栅极电极的三维铁电存储器器件、其制造方法及其操作方法，在下文描述了其各个方面。本公开的实施方案可用于形成各种结构，包括多层级金属互连结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，通过在单独衬底上形成存储器层级并竖直地堆叠存储器层级来构造非单体堆叠存储器，如标题为“Three Dimensional Structure Memory”(三维结构存储器)的美国专利No.5,915,167中所述。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。各种实施方案的三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案的方法来制造。

如本文所用，“铁电材料”是指表现出可通过施加外部电场而反转的自发电极化的任何材料。

参考图1A和图1B，示出了根据本公开的第一实施方案的第一示例性结构，其可用于例如制造包含竖直NAND串的铁电存储器器件结构。第一示例性结构包括衬底8，诸如硅晶圆或绝缘体衬底上的硅。衬底8可包括在其上部部分中的衬底半导体层9。衬底半导体层9可以是硅晶圆8的上部部分、硅晶圆8的上部部分中的掺杂阱、或位于衬底的顶表面上方的半导体(例如，硅)层。衬底8可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶硅表面。

如本文所用，“半导体材料”是指具有在1.0×10

外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每一者均可以包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以使用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。包括至少一个半导体器件700的区在本文中被称为外围器件区200。

介电材料层768可形成在衬底半导体层9上方。第二介电材料层768可包括单个介电材料层或多个介电材料层。介电材料层768可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任何一者或多者。在一个实施方案中，至少一个介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。

金属材料的任选层和半导体材料的层可沉积在介电材料层768的图案化凹陷部上方或内部，并且被光刻图案化以提供任选的导电板层6和过程中源极层级材料层10'。任选的导电板层6(如果存在)为流入或流出过程中源极层级材料层10'的电流提供高导电性传导路径。任选的导电板层6包括导电材料诸如金属、金属硅化物、或重掺杂的半导体材料。例如，任选的导电板层6可包括钨或硅化钨层，该钨或硅化钨层具有在3nm至100nm的范围内的厚度，但也可使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属硅化物或氮化物(例如，TiN)和/或金属(例如，W)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。

过程中源极层级材料层10'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10'可以从底部到顶部包括较低源极层级材料层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级材料层116、源极层级绝缘层117和任选的源极选择层级导电层118。

较低源极层级材料层112和较高源极层级材料层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级材料层112和较高源极层级材料层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级材料层112和较高源极层级材料层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级材料层112和较高源极层级材料层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。

源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可以包含半导体材料，诸如未掺杂非晶硅、多晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。

较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。

源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。任选的源极选择层级导电层118可以包含可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可以包含重掺杂半导体材料诸如重掺杂多晶硅或掺杂非晶硅，该重掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。

过程中源极层级材料层10'可以形成在半导体衬底8(例如，硅晶圆)上的半导体器件的子组的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面的水平平面上方并且第一元件的区域和第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面7的竖直平面或方向)，则第一元件定位在第二元件“正上方”。

可以对任选的导电板层6和过程中源极层级材料层10'进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层10'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。因此，其中存在过程中源极层级材料层10'的区域包括随后将在其中形成存储器器件的存储器阵列区100，以及随后将在其中形成接触各种导电条带的阶梯式表面和接触通孔结构的接触区300。

参考图2，在衬底8的顶表面上方形成第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的竖直交替序列。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，第一元件和第二元件的“竖直交替序列”或“竖直交替的多个”第一元件和第二元件是指其中第一元件的实例和第二元件的实例沿竖直方向交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

交替的多个的堆叠在本文中被称为交替序列(32,42)。在一个实施方案中，交替序列(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。

牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。

在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。

牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替序列(32,42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。

虽然本公开使用其中间隔物材料层是随后用导电条带替换的牺牲材料层42的实施方案来描述，但是本文明确地设想了其中牺牲材料层形成为导电条带的实施方案。在这种情况下，可省略用导电条带替换间隔物材料层的步骤。

绝缘帽盖层70可形成在交替序列(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的牺牲材料。在一个实施方案中，绝缘帽盖层70可包括硅酸盐玻璃材料，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。掺杂硅酸盐玻璃的示例包括硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃和有机硅酸盐玻璃。绝缘帽盖层70可通过化学气相沉积工艺来形成。例如，原硅酸四乙酯(TEOS)可在存在或不存在掺杂剂气体的情况下热分解以形成掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃。绝缘帽盖层70的厚度可以在50nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图3，绝缘层32和间隔物材料层(即，牺牲材料层42)的竖直交替的序列可被图案化以形成在接触区300中从竖直交替的序列(32,42)的最底部层持续地延伸到交替序列(32,42)的最顶部层的阶梯式表面。阶梯式腔体可在定位在存储器阵列区100与外围器件区200之间的接触区300内形成，该外围器件区含有用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。

通过形成阶梯式腔体，在竖直交替序列(32,42)的外围部分处形成阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。

通过图案化竖直交替序列(32,42)来形成平台区。在竖直交替序列(32，42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在竖直交替序列(32，42)内的任何覆盖牺牲材料层42横向延伸得远。平台区包括竖直交替的序列(32,42)的阶梯式表面，该阶梯式表面从在竖直交替的序列(32,42)内的最底部层持续地延伸到在竖直交替的序列(32,42)内的最顶部层。

通过在其中沉积电介质材料，可在阶梯式腔中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

参考图4A、图4B、图5A和图5B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成线形开口。线形开口沿第一水平方向hd1横向地延伸，并且具有沿垂直于第一水平方向hd1的第二水平方向hd2的均一宽度。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过竖直交替序列(32、42)进行转移。蚀刻图案化光刻材料堆叠中的线形开口下方的竖直交替序列(32、42)的部分以形成线沟槽149。如本文所用，“线沟槽”是指具有沿水平方向横向地直延伸的沟槽。

线沟槽149沿着第一水平方向hd1横向延伸通过竖直交替序列(32,42)。在一个实施方案中，线沟槽149具有相应均一宽度，该宽度在沿第一水平方向hd1平移时不变。在一个实施方案中，线沟槽149可始终具有相同的宽度，并且成对的相邻线沟槽149之间的间距可相同。在这种情况下，线沟槽149可构成线沟槽149的一维周期性阵列，该一维周期性阵列具有沿着垂直于第一水平方向hd1的第二水平方向hd2的间距。线沟槽149沿第二水平方向hd2的宽度可在30nm至500nm的范围内，诸如60nm至250nm，但是也可以使用更小和更大的宽度。

线沟槽149延伸通过竖直交替序列(32,42)的每个层和后向阶梯式介电材料部分65。用于蚀刻通过竖直交替序列(32、42)的材料的各向异性蚀刻工艺的化学属性可交替以优化竖直交替序列(32、42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。线沟槽149的侧壁可以是基本上竖直的，或可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

线沟槽149横向地延伸通过整个存储器阵列区100，并且可横向地延伸到接触区300中。线沟槽149可沿第一水平方向hd1横向地延伸穿过整个接触区300，或者可仅横向地延伸穿过接触区300的宽度的部分而不是沿该接触区的第一水平方向hd1的整个宽度。线沟槽149可沿垂直于第一水平方向hd1的第二水平方向hd2彼此横向间隔开。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个线沟槽149的底部处之后，可任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，则线沟槽149的底表面可与半导体材料层10的最顶部表面共面。

线沟槽149中的每个可包括基本上垂直于衬底的最顶部表面延伸的一个侧壁(或多个侧壁)。衬底半导体层9和半导体材料层10共同地构成衬底(9,10)，该衬底可为半导体衬底。另选地，可省略半导体材料层10，并且线沟槽149可延伸到衬底半导体层9的顶表面。在一个实施方案中，绝缘层32和间隔物材料层(诸如牺牲材料层42)的竖直交替序列可由线沟槽149划分成绝缘条带32(即，绝缘层32的划分部分)和间隔物材料条带(即，间隔物材料层的划分部分)的分立交替堆叠。另选地，线沟槽149可不将绝缘层32和间隔物材料层(诸如牺牲材料层42)的竖直交替序列划分成绝缘条带和间隔物材料条带的分立交替堆叠。在这种情况下，绝缘层32和间隔物材料层(诸如牺牲材料层42)可保持作为连续材料层，其中开口由穿过其中的线沟槽149形成。

参考图6A和图6B，连续铁电材料层154L、连续前侧栅极介电层152L和半导体沟道材料层160L顺序地形成在线沟槽149中以及绝缘帽盖层70上方。连续铁电材料层154L可形成在绝缘层32和牺牲材料层42的侧壁上。连续铁电材料层154L包括铁电材料。

在一个实施方案中，连续铁电材料层154L包括至少一种铁电材料和/或基本上由至少一种铁电材料组成，诸如氧化铪、钛酸钡(BaTiO3；BT)、硬硼钙石(Ca2B6O11-5H2O)、钛酸铋(Bi12TiO20、Bi 4Ti3O12或Bi2Ti2O7)、铕钛酸钡、铁电聚合物、碲化锗、无水钾镁矾(M2M'2(SO4)3，其中M为单价金属且M'为二价金属)、钽钪酸铅(Pb(ScxTa1-x)03)、钛酸铅(PbTiO3；PT)、锆钛酸铅(Pb(Zr,Ti)O3；PZT)、铌酸锂(LiNbO3；LN)、(LaAlO3)、聚偏二氟乙烯(CH2CF2)n、铌酸钾(KNbO3)、酒石酸钾钠(KNaC4H406·4H2O)、磷酸氧钛钾(KO5PTi)、钛酸钠铋(Na0.5Bi0.5TiO3或Bi0.5Na0.5TiO3)、NH4H2PO4(ADP)、KH2PO4(KDP)、LiTaO3(LT)、(Pb,La)TiO3(PLT)和(Pb,La)(Zr,Ti)O3(PLZT)。在一个实施方案中，连续铁电材料层154L包括铁电介电材料和/或基本上由铁电介电材料组成。

连续铁电材料层154L可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任何合适的沉积技术形成。连续铁电材料层154L的厚度可以在1nm至10nm的范围内，诸如2nm至5nm，但是也可以使用更小和更大的厚度。

连续前侧栅极介电层152L可包括单个介电材料层、或者多个介电材料层的堆叠。在一个实施方案中，连续前侧栅极介电层152L可包括氧化硅层。任选地，连续前侧栅极介电层152L可另外包括介电金属氧化物层，诸如氧化铝层。连续前侧栅极介电层152L的厚度可以在1nm至10nm的范围内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。可通过保形沉积工艺诸如低压化学气相沉积或原子层沉积来形成连续前侧栅极介电层152L。

半导体沟道材料层160L可沉积在连续前侧栅极介电层152L上。半导体沟道材料层160L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层160L包括非晶硅或多晶硅。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层160L。半导体沟道材料层160L的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，半导体沟道材料层160L可具有第一导电类型的掺杂，该第一导电类型是与半导体材料层10的掺杂的导电类型相同的导电类型。在一个实施方案中，半导体沟道材料层160L可包括半导体材料，该半导体材料包括原子浓度在1.0×1014/cm3至1.0×1018/cm3的范围内的电掺杂剂。

参考图7A和图7B，牺牲线沟槽填充材料层59L可通过用牺牲线沟槽填充材料填充线沟槽149的剩余体积来形成。牺牲线沟槽填充材料包括随后可对于半导体沟道材料层160L的材料选择性地移除的材料。在一个实施方案中，牺牲线沟槽填充材料层59L可包括旋涂牺牲材料，诸如旋涂碳(SOC)。在一个实施方案中，旋涂碳材料可包括在挥发性溶剂中的无定形碳，该挥发性溶剂在固化后移除。

参考图8A至图8C，光致抗蚀剂层67可以施加在牺牲线沟槽填充材料层59L上方，并且可以被光刻图案化以在存储器阵列区100和接触区300中形成开口。存储器阵列区100中的开口的图案包括分立开口的二维阵列，每个分立开口对应于随后将在其中形成介电隔离柱的区域。在一个实施方案中，分立开口的二维阵列可以是分立开口的周期性二维阵列。接触区300中的开口可沿第一水平方向hd1伸长，并且可沿楼梯区的整个长度(即，竖直交替序列(32,42)的阶梯式表面)沿第一水平方向hd1延伸。光致抗蚀剂层67中的每个开口可覆盖在其中牺牲线沟槽填充材料层59L竖直延伸通过竖直交替序列(32,42)的相应区域上。

参考图9A至图9C，牺牲线沟槽填充材料层59L的未掩蔽部分可通过各向异性蚀刻工艺在光致抗蚀剂层67中的每个开口下方蚀刻。各向异性蚀刻工艺可使用对于半导体沟道材料层160L的材料选择性地蚀刻牺牲线沟槽填充材料的化学属性。在一个实施方案中，用于对于硅选择性地蚀刻无定形碳的气体混合物可用作各向异性蚀刻工艺期间的蚀刻剂气体。例如，可使用羰基硫化物(COS)和O2的组合或用于蚀刻碳的其他反应性离子蚀刻气体。柱腔体69的阵列形成在存储器阵列区100内的体积中，牺牲线沟槽填充材料从该存储器阵列区移除。线腔体69'形成在接触区300内的体积中，牺牲线沟槽填充材料从该接触区移除。因此，多个竖直腔体(69,69')延伸通过牺牲线沟槽填充材料层59L，该牺牲线沟槽填充材料层在穿过其中的多个腔体(69,69')内在绝缘帽盖层70上方连续地延伸。

参考图10A和图10B，可以例如通过溶解在有机溶剂中对于半导体沟道材料层160L选择性地移除图案化光致抗蚀剂层67。

参考图11A和图11B，从每个竖直腔体(69,69')移除半导体沟道材料层160L、连续前侧栅极介电层152L和连续铁电材料层154L的部分。在一个实施方案中，可以通过一系列蚀刻工艺围绕每个竖直腔体(69,69')顺序地蚀刻半导体沟道材料层160L、连续前侧栅极介电层152L和连续铁电材料层154L的部分。可选择每个蚀刻工艺的持续时间，使得蚀刻距离在每个蚀刻材料层的厚度到蚀刻材料层的厚度的两倍的范围内。蚀刻工艺的序列可包括蚀刻半导体沟道材料层160L的材料的第一湿法蚀刻工艺、蚀刻连续前侧栅极介电层152L的材料的第二湿法蚀刻工艺，以及蚀刻连续铁电材料层154L的材料的第三湿法蚀刻工艺。在示例性示例中，半导体沟道材料层160L可包括非晶硅或多晶硅，并且第一湿法蚀刻工艺可使用热的三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)。连续前侧栅极介电层152L可包括氧化铝和/或氧化硅，并且第二湿法蚀刻工艺可针对氧化铝使用氢氧化铵、磷酸、氢氧化甲酯、溴、过氧化氢和去离子水中的至少两者的混合物和/或针对氧化硅使用稀氢氟酸。可基于连续铁电材料层154L的组成来选择第三湿法蚀刻工艺的化学属性。

参考图12A和图12B，可对于半导体沟道材料层160L、连续前侧栅极介电层152L、连续铁电材料层154L和竖直交替序列(32,42)选择性地移除牺牲线沟槽填充材料层59L。例如，可通过灰化或通过溶解在有机溶剂中来移除牺牲线沟槽填充材料层59L。在移除牺牲线沟槽填充材料层59L时，从线沟槽149内的每个体积形成颈部腔体169，从该颈部腔体移除牺牲线沟槽填充材料层59L的一部分。每个颈部腔体169邻接至少一个相邻支柱腔体69。横向起伏腔体(69,169)形成在线沟槽149的未填充体积内。每个横向起伏腔体(69,169)具有横向起伏宽度，并且形成在线沟槽149中的相应一者内。横向起伏腔体(69,169)的体积包括从其移除牺牲线沟槽填充材料层59L的柱腔体69的所有体积以及线沟槽149内的所有体积。每个横向起伏腔体(69,169)可沿着第一水平方向hd1横向延伸，并且可在存储器阵列区100内沿着第二水平方向hd2具有周期性起伏的宽度。每个横向起伏腔体(69,169)包括柱腔体69(对应于球状区)和颈部腔体169(对应于颈部区)的横向交替序列。每个横向起伏腔体(69,169)可沿着第一水平方向hd1横向延伸通过存储器阵列区100和接触区300。

参考图13A至图13D，可通过保形沉积工艺将至少一种介电材料保形地沉积在每个连续线腔体269中以形成背侧栅极介电层。背侧栅极介电层可包括氧化硅层，并且可任选地包括介电金属氧化物层，诸如氧化铝层。背侧栅极介电层的厚度可以在1nm至10nm内，诸如2nm至6nm，但是也可以使用更小和更大的厚度。

导电材料保形沉积以形成栅极电极材料层。栅极电极材料层可包括重掺杂半导体材料层和/或可用作栅极电极材料的金属材料。例如，栅极电极材料层可包括掺杂多晶硅。例如，栅极电极材料层可以具有在4nm至100nm的范围内的厚度，诸如6nm至40nm，但是也可以使用更小和更大的厚度。

介电填充材料可通过保形沉积工艺或自平面化工艺来沉积。例如，低压化学气相沉积(LPCVD)可用于保形地沉积硅酸盐玻璃材料，或者旋涂可用于沉积旋涂玻璃。任选地，可执行退火工艺以使硅酸盐玻璃材料致密化或回流。

半导体沟道材料层160L、连续前侧栅极介电层152L、连续铁电材料层154L、背侧栅极介电层、栅极电极材料层和介电填充材料的多余部分可通过平面化工艺从包括绝缘帽盖层70的顶表面的水平平面上方移除，该平面化工艺可以包括凹陷蚀刻或化学机械平面化。通过平面化工艺将半导体沟道材料层160L、连续前侧栅极介电层152L、连续铁电材料层154L、背侧栅极介电层、栅极电极材料层和介电填充材料中的每一者分成多个分立部分。每个被划分的材料部分可位于线沟槽149中的相应一者的体积内。

介电填充材料的每个剩余部分构成横向起伏介电导轨166，该介电导轨包括球状区和颈部区的相应横向交替序列。栅极电极材料层的每个剩余部分构成背侧栅极电极164，该背侧栅极电极可具有U形竖直横截面轮廓并且沿着第一水平方向hd1横向延伸。背侧栅极介电层的每个剩余部分构成背侧栅极电介质162，该背侧栅极电介质可具有U形竖直横截面轮廓并且沿着第一水平方向hd1横向延伸。半导体沟道材料层160L的每个剩余部分构成竖直半导体沟道160，该竖直半导体沟道可具有U形竖直横截面轮廓。每个线沟槽149包括竖直半导体沟道160的一维阵列。连续前侧栅极介电层152L的每个剩余部分构成前侧栅极电介质152，该前侧栅极电介质可具有U形竖直横截面轮廓。每个线沟槽149包括前侧栅极电介质152的一维阵列。连续铁电材料层154L的每个剩余部分构成铁电材料层154，该铁电材料层可具有U形竖直横截面轮廓。每个线沟槽149包括铁电材料层154的一维阵列。

前侧栅极电介质152和铁电材料层154的每组构成存储器膜150。竖直半导体沟道160和存储器膜150的每组构成存储器堆叠结构155，该存储器堆叠结构随后被修改以形成完成的存储器堆叠结构。连续铁电材料层154L、连续前侧栅极介电层152L和半导体沟道材料层160L被图案化成存储器堆叠结构155。因此，半导体沟道材料层160L、连续前侧栅极介电层152L和连续铁电材料层154L的剩余部分的每组构成存储器堆叠结构155。每个存储器堆叠结构155包括铁电材料层154、接触铁电材料层154的前侧栅极电介质152，以及接触前侧栅极电介质152的竖直半导体沟道160。

背侧栅极电介质162和背侧栅极电极164在竖直半导体沟道160的相应子组上方形成在每个线沟槽149内。每个背侧栅极电介质162可包括保形介电材料层。每个背侧栅极电极164可包括颈部区和球状区的横向交替序列。背侧栅极电极164的球状区中的每一者沿着垂直于第一水平方向hd1的第二水平方向hd2具有比背侧栅极电极164的颈部区更大的横向范围。每个线沟槽149填充有相应线沟槽填充结构(154,152,160,162,164,166)，该线沟槽填充结构包括两行铁电材料层154、两行前侧栅极电介质152、竖直半导体沟道160的一维阵列、背侧栅极电介质162、背侧栅极电极164和横向起伏介电导轨166。

参考图14A至图14C，背侧通孔腔体179可通过横向起伏介电导轨166的分立区域并且通过位于横向起伏介电导轨166的端部区附近的竖直交替序列(32,42)的区形成。在一个实施方案中，背侧通孔腔体179的第一子组可形成在存储器阵列区100内沿着第一水平方向hd1的线沟槽149的横向延伸的区域内。另外，背侧通孔腔体179的第二子组可形成在与横向起伏介电导轨166重叠的区域内，和/或形成在接触区300内沿着第一水平方向hd1的线沟槽149的横向延伸的区域内。因此，线沟槽149和背侧通孔腔体179的第一子组的组合可将绝缘层32和牺牲材料层42的竖直交替序列分成绝缘条带和牺牲材料条带的多个交替堆叠。绝缘层32的每个图案化部分构成绝缘条带，并且牺牲材料层42的每个图案化部分构成牺牲材料条带。因此，每个绝缘条带此后使用与绝缘层32相同的附图标号来指代，并且每个牺牲材料条带此后使用与牺牲材料层42相同的附图标号来指代。

可选择背侧通孔腔体179的位置，使得牺牲材料条带42内的每个点与背侧通孔腔体179中的最近背侧通孔腔体横向间隔开的横向距离在对于绝缘条带32和铁电材料层154的材料选择性地蚀刻牺牲材料条带42的材料的后续蚀刻工艺期间不超过横向蚀刻距离。每个背侧通孔腔体179沿着第二水平方向hd2的宽度可以与线沟槽149沿着第二水平方向hd2的宽度相同或大于该宽度，并且小于线沟槽149沿着第二水平方向hd2的间距。每个背侧通孔腔体179沿第一水平方向hd1的长度可以与横向起伏介电导轨166的球状区的长度相同、小于或大于该长度。

绝缘条带32和牺牲材料条带42(即，竖直交替序列的剩余部分)包括绝缘条带32和牺牲材料条带42的交替堆叠。在绝缘条带32和牺牲材料条带42的每个交替堆叠内，绝缘条带32和牺牲材料条带42竖直交替，并且沿着第一水平方向hd1横向延伸。绝缘条带32和牺牲材料条带42的交替堆叠以及线沟槽填充结构(154,152,160,162,164,166)形成在衬底8上方。交替堆叠(32,42)沿着第一水平方向hd1横向延伸，并且沿着第二水平方向hd2通过线沟槽填充结构(154,152,160,162,164,166)彼此横向间隔开。交替堆叠(32,42)和线沟槽填充结构(154,152,160,162,164,166)沿着第二水平方向hd2横向交替。

图15A至图15C是根据本公开的实施方案的在用源极层级材料层替换过程中源极层级材料层10'期间的第一示例性结构的区域的顺序竖直剖面图。

参考图15A，可在各向同性蚀刻工艺中将蚀刻剂引入背侧沟槽中，该蚀刻剂对于较低源极层112、较高源极层116、任选源极选择层级导电层118、交替堆叠(32,42)、绝缘帽盖层70和源极层级绝缘条带117的材料选择性地蚀刻源极层级牺牲层104的材料。例如，如果源极层级牺牲层104包括未掺杂非晶硅或未掺杂非晶硅锗合金，则较低源极层112、较高源极层116和任选源极选择层级导电层118包括重n掺杂硅，并且较高和较低牺牲衬垫(105,103)包括氧化硅，使用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺可用于对于较低源极层112、较高源极层116、任选源极选择层级导电层118、交替堆叠(32,42)、绝缘帽盖层70和源极层级绝缘条带117，以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。

参考图15B，可将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜150的物理暴露部分。存储器膜150的部件层从外部蚀刻到内部。竖直半导体沟道60的圆柱形表面在源极腔体109的层级处物理地暴露。可以在移除存储器膜150的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜150的部分来使源极腔体109的体积膨胀。较低源极层112的顶表面和较高源极层116的底表面可以物理地暴露于源极腔体109。

线沟槽149中的U形铁电材料层154的每个一维阵列被分成两行铁电材料层154。U形前侧栅极电介质152的每个一维阵列被分成两行前侧栅极电介质152。包括与铁电材料层154相同的材料的第一材料部分和包括与前侧栅极电介质152相同的材料的第二材料部分的堆叠帽盖在源极腔体109的层级下方的每个U形竖直半导体沟道160下面形成。

参考图15C，可通过选择性半导体沉积工艺来沉积具有第二导电类型的掺杂的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂前体气体可以同时流入包括第一示例性结构的处理室中。例如，如果第二导电类型为n型，则可使用半导体前体气体(诸如硅烷、二硅烷或二氯硅烷)、蚀刻剂气体(诸如氯化氢)和掺杂剂前体气体(诸如膦、胂或锑化氢)。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。可选择选择性半导体沉积工艺的持续时间以使得源极腔体109填充有源极接触层114。因此，可以通过从围绕源极腔体109的半导体表面选择性地沉积掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可以包括掺杂多晶硅。

包括较低源极层112、源极接触层114和较高源极层116的层堆叠构成埋入式源极层(112,114,116)，该埋入式源极层用作公共源极区，该公共源极区连接竖直半导体沟道60中的每一者并且具有第二导电类型的掺杂。埋入式源极层(112,114,116)的平均掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。包括埋入式源极层(112,114,116)、源极层级绝缘条带117和任选的源极选择层级导电层118的层组构成源极层级材料层10，其替换过程中源极层级材料层10'。任选地，可执行氧化工艺以将源极接触层114的表面部分转化成每个背侧通孔腔体179下方的半导体氧化物部分(未示出)。暴露在每个背侧通孔腔体179中的每个半导体层(114,116,118)的表面部分可任选地被氧化以形成半导体氧化物(例如，氧化硅)覆盖部分。

参考图16，可例如使用各向同性蚀刻工艺将蚀刻剂引入到背侧通孔腔体179中，该蚀刻剂相对于绝缘条带32和源极层级材料层10的第一材料选择性地蚀刻牺牲材料条带42的第二材料。背侧凹陷部43形成在从中移除牺牲材料条带42的体积中。牺牲材料条带42的第二材料可对于绝缘条带32的第一材料、铁电材料层154的铁电材料、后向阶梯式介电材料部分65的材料和源极层级材料层10的材料选择性地移除。

选择性地对于第一材料和存储器膜150的最外层移除第二材料的各向同性蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧通孔腔体179中的气相(干法)蚀刻工艺。例如，如果牺牲材料条带42包括氮化硅，并且如果绝缘条带32和后向阶梯式介电材料部分65包括氧化硅/氮氧化物材料，诸如未掺杂硅酸盐玻璃和/或掺杂硅酸盐玻璃和/或热氧化硅或氮氧化物，则蚀刻工艺可为湿法蚀刻工艺，其中第一示例性结构被浸入包括磷酸的湿法蚀刻槽内，该磷酸对于氧化硅选择性地蚀刻氮化硅。可选择各向同性蚀刻工艺的持续时间，使得牺牲材料条带42从绝缘条带32和牺牲材料条带42的每个交替堆叠(32,42)完全移除。每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。

在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。多个背侧凹陷部43中的每个背侧凹陷部可基本平行于衬底8的顶表面7延伸。背侧凹陷部43可由下层绝缘条带32的顶部表面和覆盖绝缘条带32的底部表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

参考图17，金属阻挡层46A可在背侧凹陷部43中直接沉积在铁电材料层154的物理暴露的外侧壁上。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。

金属填充材料沉积在背侧凹陷部43的剩余体积中，沉积在至少一个背侧通孔腔体179的侧壁上，以及沉积在绝缘帽盖层70的顶表面上方，以形成金属填充材料部分46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料部分46B可以基本上由至少一种元素金属构成。金属填充材料部分46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料部分46B可以基本上由单个元素金属构成。在一个实施方案中，可以使用含氟前体气体诸如WF6来沉积金属填充材料部分46B。在一个实施方案中，金属填充材料部分46B可以是包括残余级氟原子作为杂质的钨层。

多个导电条带46(即具有条带形状的导电条带)可形成在多个背侧凹陷部43中，并且连续金属材料层可形成在每个背侧通孔腔体179的侧壁上以及绝缘帽盖层70上方。每个导电条带46包括位于竖直的一对相邻介电材料条带诸如一对绝缘条带32之间的金属阻挡层46A的一部分和金属填充材料部分46B。

参考图18，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧通孔腔体179的侧壁并且从绝缘帽盖层上方回蚀刻连续导电材料层的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电条带46。每个导电条带46可为导电线结构。因此，牺牲材料条带42用导电条带46替换。

每个导电条带46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电条带46内的多个控制栅极电极是用于包括存储器堆叠结构155的竖直存储器器件的控制栅极电极。换句话讲，每个导电条带46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

虽然使用其中在形成背侧通孔腔体179时将竖直交替序列分成绝缘条带32和牺牲材料条带42的多个交替堆叠的实施方案来描述了本公开，本文明确设想了其中在不同处理步骤将竖直交替顺序分成绝缘条带32和牺牲材料条带42的多个交替堆叠的实施方案。在一个实施方案中，可在形成线沟槽149时(即，在图4A和图4B的处理步骤处，在线沟槽149沿着第一水平方向hd1延伸通过接触区300的整个长度的情况下)将竖直交替序列分成绝缘条带32和间隔物材料条带42的多个交替堆叠。

一般来讲，各种实施方案的导电条带46可直接形成在铁电材料层154的侧壁上。导电条带46可包括至少一种导电材料，该导电材料选自金属(诸如导电金属氮化物材料、钨、钴、钼和/或铜)和掺杂半导体材料(包括原子浓度为至少1.0×1020/cm3的电掺杂剂)。竖直半导体沟道60可包括半导体材料，该半导体材料包括原子浓度在1.0×1014/cm3至1.0×1018/cm3的范围内的电掺杂剂。

参考图19A至图19C，可通过保形沉积工艺或自平面化工艺在背侧通孔腔体179中以及绝缘帽盖层70上方形成绝缘材料。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。示例性自平面化工艺为旋涂。绝缘材料可包括氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，绝缘材料可包括氧化硅。任选地，绝缘材料的多余部分可通过凹陷蚀刻或化学机械平面化从包括绝缘帽盖层70的顶表面的水平平面上方移除。绝缘材料的每个剩余部分构成介电柱结构76。

参考图20，包括具有第二导电类型的掺杂的掺杂半导体材料的漏极区63可被形成为与竖直半导体沟道60中的每一者接触。漏极区63可通过将第二导电类型的掺杂剂注入到竖直半导体沟道60中的每一者的顶部部分中来形成。另选地，竖直半导体沟道60中的每一者可通过选择性凹陷蚀刻而凹陷，然后将具有第二导电类型的掺杂的掺杂半导体材料沉积到竖直半导体沟道60上方的凹陷部中以形成漏极区63。任选地，可将第二导电类型的掺杂剂注入到漏极区63中以增加其中的掺杂剂浓度。漏极区63中的第二导电类型的掺杂剂的原子浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的原子浓度。存储器堆叠结构55和漏极区63的每组构成存储器堆叠组件58。

参考图21A和图21B，接触通孔结构86(其在本文中被称为字线接触通孔结构)可通过后向阶梯式介电材料部分65形成在导电条带46上。接触通孔结构86的二维阵列可形成在接触区300中的导电条带46中的相应一者的顶表面上。

可在绝缘帽盖层70上方形成附加接触通孔结构和附加介电材料层。例如，漏极接触通孔结构(未明确示出)可形成在每个漏极区63的顶表面上。位线98可形成为电接触沿着第二水平方向hd2的每隔一个漏极区63，即沿着第二水平方向hd2位于每隔一个线沟槽149内的一组相应漏极区63。在图21B中示出了位线98的示例性布局。在该配置中，用作字线的每个导电条带46对于每个位线98仅激活存储器单元的单个部分(例如，存储器膜50的单个部分)，并且可编程或读取与存储器膜50中的一者的单个激活部分相对应的唯一选择的存储器单元。

参考第一示例性结构的所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘条带32和导电条带46的交替堆叠，其位于衬底8上方并且通过线沟槽149彼此横向间隔开，其中线沟槽149沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2间隔开；以及线沟槽填充结构(155,162,164,166,63)，其位于线沟槽149中，其中线沟槽填充结构(155,162,164,166,63)中的每一者包括存储器堆叠结构155的相应组、接触存储器堆叠结构155的相应组内的每个存储器堆叠结构155的背侧栅极电介质162，以及接触背侧栅极电介质162的背侧栅极电极164，其中每个存储器堆叠结构155包括铁电材料层154、接触铁电材料层154的前侧栅极电介质152，以及接触前侧栅极电介质152和背侧栅极电介质162的竖直半导体沟道160。

在一个实施方案中，存储器堆叠结构155的每组包括沿第一水平方向hd1布置的分立存储器堆叠结构的相应行。

在一个实施方案中，铁电材料层154、前侧栅极电介质152和竖直半导体沟道160中的每一者从第一水平平面延伸到第二水平平面，该第一水平平面包括交替堆叠(32,46)的导电条带46中的最底部导电条带的底表面，该第二水平平面包括交替堆叠(32,46)的导电条带46中的最顶部导电条带的顶表面。

在一个实施方案中，背侧栅极电极164中的每一者沿着第一水平方向hd1横向延伸，并且被配置为将背侧偏置电压施加到线沟槽填充结构(155、162、164、166、63)中的相应一者内的竖直半导体沟道160中的每一者。

在一个实施方案中，背侧栅极电极164中的每一者具有横向起伏轮廓，铁电材料层154包括氧化铪，并且导电条带46接触铁电材料层154的侧壁。

参考图22，示出了根据本公开的第二实施方案的第二示例性结构。第二示例性结构包括衬底10，该衬底包括衬底半导体层9。衬底半导体层9是至少位于衬底的上部部分中的半导体材料层，并且可包括至少一种半导体材料，该至少一种半导体材料可包括至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、和/或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面。

任选的介电材料部分13可形成在衬底半导体层9内，例如，通过在衬底半导体层9的上部部分中形成浅沟槽，用介电材料填充浅沟槽，以及使用平面化工艺诸如化学机械平面化(CMP)工艺从衬底半导体层9的顶表面上方移除介电材料的多余部分。介电材料的剩余部分构成介电材料部分。介电材料部分包括介电材料诸如氧化硅、氮化硅、介电金属氧化物或它们的组合。

图案化导电材料层14可形成在介电材料部分13的顶表面上。图案化导电材料层14可例如通过在衬底10上方沉积导电材料层，并且通过光刻方法和蚀刻工艺的组合来图案化沉积的导电材料而形成。例如，可施加光致抗蚀剂层并将其图案化以掩蔽沉积的导电材料的一部分，并且可通过蚀刻工艺移除沉积的导电材料的未掩蔽部分。导电材料的剩余部分构成图案化导电材料层14。在一个实施方案中，导电材料层14可以是金属材料层。在一个实施方案中，导电材料层14可包括堆叠，该堆叠从下到上具有包括导电金属氮化物(诸如TiN、TaN和WN)的导电金属氮化物层以及包括元素金属或其合金(诸如W、Al、Cu或其合金)的金属材料层。导电材料层14的厚度可在2nm至40nm的范围内，但是也可使用更小和更大的厚度。在一个实施方案中，导电材料层14的整个周边可完全在由介电材料部分13的周边限定的区域内。

另选地，导电材料层14可形成为衬底10的上部部分内的掺杂半导体层。在这种情况下，掺杂半导体层可通过掺杂半导体层与衬底半导体层9之间的反向偏压p-n结与衬底半导体层9电隔离。介电材料部分13将导电材料层14与衬底半导体层9电隔离。

最底部绝缘体层132可形成在衬底10和导电材料层14上方。最底部绝缘体层132包括电绝缘材料。可用于最底部绝缘体层132的电绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，最底部绝缘体层132可包括与随后将形成的绝缘体层相同的材料。在一个实施方案中，最底部绝缘体层132包括氧化硅。

暂时材料层41可形成在最底部绝缘体层132上方。暂时材料层41包括可对于随后将形成的绝缘体层的第一材料选择性地移除并且对于随后将形成的牺牲材料层的第二材料选择性地移除的材料。如本文所用，“暂时材料”是指在至少一个处理步骤期间存在于结构上，并且在结构的完成之前(即在最后处理步骤的终止之前)从结构中移除的材料。

交替的多个第一材料层(其可为绝缘体层32)和第二材料层(其可为牺牲材料层42)的堆叠形成在衬底的顶表面上方，其可以例如在暂时材料层41的顶表面上。交替的多个第一材料层和第二材料层可以第一材料层的实例开始，并且以第一材料层的另一个实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个层内周期性地重复的单元。

每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层32可以是绝缘层，并且每个第二材料层142可以是在竖直的成对相邻第一材料层32之间提供竖直间距的间隔物材料层。在一个实施方案中，间隔物材料层可以是牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘体层32和牺牲材料层42。

虽然使用其中间隔物材料层被形成为牺牲材料层42的示例性实施方案来描述本公开，但是在其他实施方案中，间隔物材料层形成为导电层。在此类实施方案中，可以省略用导电层替换牺牲材料层的处理步骤。

交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘体层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘体层32的材料。绝缘体层32的第一材料可以是至少一种电绝缘材料。因此，每个绝缘体层32可以是电绝缘材料层。可用于绝缘体层32的电绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘体层32的第一材料是氧化硅。

牺牲材料层42的第二材料为可选择性地对于绝缘体层32的第一材料移除的牺牲材料。牺牲材料层42可包括电绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如垂直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包括氮化硅或半导体材料的材料层，该半导体材料包括锗或硅锗合金。

在一个实施方案中，绝缘体层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅。可例如通过化学气相沉积(CVD)来沉积绝缘体层32的第一材料。例如，如果将氧化硅用于绝缘体层32，则可使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。

牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

最底部绝缘体层132、暂时材料层41、绝缘体层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是对于每个层可使用更小和更大的厚度。成对绝缘体层32和牺牲材料层(例如，控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。

在一个实施方案中，最底部绝缘体层132和绝缘体层32可包括氧化硅，牺牲材料层42可包括氮化硅，并且暂时材料层41可包括半导体材料。暂时材料层41的半导体材料可以是例如IV族半导体材料、III-V族化合物半导体材料、II-VI族半导体材料、有机半导体材料。在示例性示例中，半导体材料可为非晶硅或多晶硅。

在另一个实施方案中，最底部绝缘体层132和绝缘体层32可包括氧化硅，牺牲材料层42可包括可对于半导体材料层10的半导体材料选择性地蚀刻的半导体材料，并且暂时材料层41可包括氮化硅。牺牲材料层42的半导体材料可以是例如锗、硅锗合金、III-V族化合物半导体材料、II-VI族半导体材料或有机半导体材料。

参考图23，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在交替堆叠(32,42)上方，并且可以被光刻图案化以在其中形成开口。可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻将光刻材料堆叠中的图案转移通过整个交替堆叠(32,42)。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49。换句话讲，图案化光刻材料堆叠中的图案通过交替堆叠(32,42)的转移形成延伸通过交替堆叠(32,42)的存储器开口49。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32、42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。任选地，导电材料层14可用作交替堆叠(32,42)和衬底之间的蚀刻停止层。存储器开口49的侧壁可以是基本上竖直的，或可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49通过交替堆叠(32,42)、暂时材料层41和最底部绝缘体层132形成，使得存储器开口49从交替堆叠(32,42)的顶表面延伸到衬底10上方的导电材料层14的顶表面。其中形成存储器开口49的阵列的区在本文中被称为器件区。在一个实施方案中，每个存储器开口49可具有圆柱形形状，并且每个存储器开口的水平横截面形状可以是圆形、椭圆形、多边形或大致曲线的闭合形状。

参考图24，连续铁电材料层、连续前侧栅极介电层和连续竖直半导体沟道材料层顺序地沉积到存储器开口49的阵列中以及在交替堆叠(32,42)上方。连续铁电材料层可具有与第一实施方案的连续铁电材料层154L相同的组成和相同的厚度。连续铁电材料层可直接形成在导电材料层14的顶表面上。连续前侧栅极介电层可以具有与前侧栅极介电层152L相同的组成和相同的厚度。连续竖直半导体沟道材料层可以具有与根据第一实施方案的连续竖直半导体沟道材料层160L相同的材料组成和厚度。

可从交替堆叠(32,42)上方以及在每个存储器开口49的底部处各向异性地蚀刻连续竖直半导体沟道材料层、连续前侧栅极介电层和连续铁电材料层的水平部分。连续竖直半导体沟道材料层的每个剩余分立部分构成竖直半导体沟道60。连续前侧栅极介电层的每个剩余分立部分构成前侧栅极电介质152。连续铁电材料层的每个剩余分立部分构成铁电材料层154。每个铁电材料层154可直接形成在导电材料层154的顶表面上。铁电材料层154和前侧栅极电介质152的每个组合构成存储器膜50。每个竖直半导体沟道60包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。

腔体49'可存在于未填充有存储器膜50和竖直半导体沟道60的每个存储器开口49的体积内。存储器膜50的环形水平部分可位于每个存储器开口内的竖直半导体沟道60下方。导电材料层14的顶表面可物理地暴露在每个腔体49'的底部处。竖直半导体沟道60通过每个存储器开口49内的存储器膜50与衬底10电隔离。每个存储器膜50可与圆环拓扑同胚。每个存储器膜50可与圆环拓扑同胚。如本文所用，如果元件的形状可通过连续变形映射到几何形状而不产生或破坏任何孔，则该元件与几何形状拓扑同胚。

参考图25，背侧栅极电介质62可以形成在每个存储器开口内的竖直半导体沟道60的内侧壁上。在一个实施方案中，背侧栅极电介质62可以通过在存储器开口中并且在交替堆叠(32,42)上方沉积背侧栅极介电层，并且通过各向异性地蚀刻背侧栅极介电层来形成。在每个存储器开口的底部部分处通过背侧栅极介电层的每个水平部分形成开口。背侧栅极介电层的每个剩余竖直部分构成背侧栅极电介质62。

背侧栅极电介质62包括至少一种介电材料。可包括在背侧栅极电介质62中的介电材料包括但不限于氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。在一个实施方案中，背侧栅极电介质62可包括氧化硅层和介电金属氧化物层的堆叠。每个背侧栅极电介质62的厚度可以在3nm至30nm的范围内，但是也可以使用更小和更大的厚度。每个背侧栅极电介质62的底表面可接触导电材料层14的顶表面。每个背侧栅极电介质62的外侧壁可接触竖直半导体沟道60的内侧壁和存储器膜50的内侧壁。每个背侧栅极电介质62可与圆环拓扑同胚。

参考图26，背侧栅极电极64可形成在由背侧栅极电介质62横向围绕的每个腔体49'内。至少一种导电材料可沉积在由背侧栅极电介质62横向包封的每个腔体49'内以及交替堆叠(32,42)上方。至少一种导电材料可包括例如导电金属氮化物衬垫材料(诸如TiN、TaN和/或WN)和导电填充材料(诸如元素金属(例如，W)、金属间合金、掺杂半导体材料、金属半导体合金材料或它们的组合)。可通过平面化工艺从交替堆叠(32,42)的最顶部表面上方移除沉积的导电材料。化学机械平面化(CMP)和/或凹陷蚀刻过程可用于平面化工艺。

沉积的导电材料的剩余部分可例如通过凹陷蚀刻来竖直地凹陷到包括交替堆叠(32,42)的顶表面的水平平面下方。包括交替堆叠(32,42)的顶表面在内的水平平面以下的凹陷深度可以在3nm至300nm的范围内，但是也可使用更小和更大的凹陷深度。沉积的导电材料的每个剩余部分构成背侧栅极电极64。每个背侧栅极电极64可与导电材料层14接触。

在一个实施方案中，每个背侧栅极电极64的顶表面可形成在包括交替堆叠(32，42)内的最顶部牺牲材料层42的顶表面的水平平面上方。在一个实施方案中，在沉积的导电材料的竖直凹陷期间，每个背侧栅极电介质62的顶部部分可并行地竖直凹陷以形成背侧栅极电极64。在另一个实施方案中，可对于背侧栅极电介质62的介电材料选择性地执行沉积的导电材料的凹陷以形成背侧栅极电极64，即，基本上不蚀刻背侧栅极电介质62的介电材料。在这种情况下，每个背侧栅极电极64的顶表面可凹陷到包括交替堆叠(32,42)的最顶部表面的水平平面下方。

在一个实施方案中，可以将可为p型掺杂剂或n型掺杂剂的电掺杂剂引入到每个竖直半导体沟道60的顶端部分中，以将每个注入部分转换成漏极区63。漏极区63可形成在竖直半导体沟道60的剩余部分的顶部上。每个漏极区63可以是环形结构，即可与圆环拓扑同胚。每个漏极区63可接触存储器膜50的内侧壁，并且可接触背侧栅极电介质62的外侧壁的最顶部部分。

介电帽盖层67可沉积到存储器开口内的凹槽中以及交替堆叠(32,42)上方。介电帽盖层67包括可与包含在背侧栅极电介质62内的介电材料相同或不同的介电材料。介电帽盖层67可包括与牺牲材料层42的材料不同的材料。例如，介电帽盖层67可以包括氧化硅或介电金属氧化物(诸如氧化铝)。任选地，介电帽盖层67的顶表面可被平坦化。介电帽盖层67可接触每个漏极区63的内侧壁和顶表面、每个背侧栅极电介质62的顶表面，以及每个背侧栅极电极64的顶表面。

存储器开口内的存储器膜50和竖直半导体沟道60的每个组构成存储器堆叠结构55。背侧栅极电极64以及在存储器开口内横向围绕背侧栅极电极64的一组嵌套层共同构成柱结构(64,62,60,63,50)。该组嵌套层从内部到外部包括背侧栅极电介质62、竖直半导体沟道60和存储器膜50。

参考图27，光致抗蚀剂层(未示出)可施加在介电帽盖层67和交替堆叠(32,42)上方，并且可被光刻图案化以在其中形成开口。光致抗蚀剂层中的图案可使用各向异性蚀刻来转移通过介电帽盖层67和交替堆叠(32,42)以形成至少一个背侧接触沟槽79。每个背侧接触沟槽79可延伸通过交替堆叠(32,42)的整体，并且可具有暂时材料层41的水平表面作为底表面。在一个实施方案中，各向异性蚀刻可对于暂时材料层41的材料具有选择性，并且每个背侧接触沟槽79的底表面可与暂时材料层41的顶表面一致。在另一个实施方案中，背侧接触沟槽79的底表面可位于包括暂时材料层41的最顶部表面的第一水平平面和暂时材料层41的底表面之间。每个背侧接触沟槽79的侧壁可以是基本上竖直的或渐缩的。随后可以例如通过灰化移除光致抗蚀剂层。

参考图28，可例如使用蚀刻工艺将蚀刻剂引入至少一个背侧接触沟槽79中，该蚀刻剂相对于绝缘体层32和暂时材料层41的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘体层32的第一材料、暂时材料层41的材料和存储器膜50的最外层材料选择性地移除。在示意性示例中，牺牲材料层42可包括氮化硅，绝缘体层32的材料可为氧化硅，并且暂时材料层41的材料可以是锗、硅锗合金、非晶硅或多晶硅。在另一个实施方案中，牺牲材料层42可包括半导体材料诸如锗、硅锗合金或硅，绝缘体层32的材料可包括氧化硅，并且暂时材料层41的材料可包括氮化硅。

选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入至少一个背侧接触沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中使用的各种其他材料蚀刻氮化硅。

每个背侧凹陷部可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部的横向尺寸可大于背侧凹陷部的高度。多个背侧凹陷部可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部形成对比。在一个实施方案中，器件区包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底10上方的多个器件层级。在这种情况下，每个背侧凹陷部可限定用于接收单体三维NAND串阵列的相应字线的空间。

多个背侧凹陷部中的每个背侧凹陷部可基本平行于衬底10的顶表面延伸。背侧凹陷部可由下层绝缘体层32的顶表面和覆盖绝缘体层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部可以始终具有均一高度。

导电材料可沉积在多个背侧凹陷部中、至少一个背侧接触沟槽79的侧壁上以及介电帽盖层67的顶表面上方。如本文所用，导电材料是指电传导材料。导电材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。导电材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金、以及它们的组合或堆叠。可沉积在多个背侧凹陷部中的非限制性示意性导电材料包括钨、氮化钨、钛、氮化钛、钽和氮化钽。在一个实施方案中，导电材料可包括金属诸如钨和/或金属氮化物。在一个实施方案中，用于填充多个背侧凹陷部的导电材料可选自钨以及氮化钛和钨的组合。在一个实施方案中，可通过化学气相沉积来沉积导电材料。

多个导电层46可形成在多个背侧凹陷部中，并且导电材料层(未示出)可以形成在每个背侧接触沟槽79的侧壁上以及在介电帽盖层67上方。因此，每个牺牲材料层42的至少一部分可用导电层46替换，该导电层是导电材料部分。在一个实施方案中，导电层46可以导电条带的形状形成，该导电条带沿第一水平方向横向延伸并沿垂直于第一水平方向的第二水平方向横向间隔开。

随后，可例如通过各向同性蚀刻从每个背侧接触沟槽79的侧壁并从介电帽盖层67的上方回蚀导电材料层的沉积的导电材料。背侧凹陷部中的沉积的导电材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。

每个导电层46可用作多个控制栅极电极和与多个控制栅极电极电连接(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极可包括位于与包括存储器堆叠结构55的竖直存储器器件相同的层级的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

每个存储器堆叠结构55包括位于存储器开口49内的存储器膜50和竖直半导体沟道60。如果每个控制栅极电极46横向围绕存储器堆叠结构55的整个周边，则存储器堆叠结构55内的铁电存储器元件的总数可与控制栅极电极的层级的总数相同，该控制栅极电极可以是导电层46的端部部分。另选地，如果在相同层级处在存储器堆叠结构55附近形成多于一个控制栅极电极，则存储器堆叠结构55的对应层级处的铁电存储器元件的总数可与在对应层级处位于存储器堆叠结构55附近的控制栅极电极46的总数相同。如果总共N个控制栅极电极在导电层46的每个层级处位于存储器膜50附近，则每个存储器膜50的铁电存储器元件的总数可以是导电层46的层级的总数与整数N的乘积。

参考图29，可通过沉积介电材料层并各向异性地蚀刻介电材料层的水平部分来在背侧接触沟槽79的侧壁上形成绝缘间隔物74。绝缘间隔物74包括介电材料，该介电材料可包括例如氧化硅、氮化硅、介电金属氧化物、介电金属氮氧化物或它们的组合。绝缘间隔物74的厚度(如在其底部部分处测量)可以在1nm至50nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，绝缘间隔物74的厚度可在3nm至10nm的范围内。腔体79'形成在未填充有绝缘间隔物74的每个背侧接触沟槽79的体积中。

参考图30，可例如使用蚀刻工艺将蚀刻剂引入至少一个背侧接触沟槽79中，该蚀刻剂相对于绝缘体层32的第一材料选择性地蚀刻暂时材料层41的材料。在从中移除暂时材料层41的体积中形成最底部背侧腔体。最底部背侧腔体在本文中被称为源极层级背侧凹陷部29。源极层级背侧凹陷部29是位于源极层级(即，随后将形成源极区的层级)的背侧腔体。在一个实施方案中，暂时材料层41的材料可对于绝缘体层32的第一材料和绝缘间隔物74的材料选择性地移除。

对于第一材料选择性地移除暂时材料层41的材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果暂时材料层41包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中使用的各种其他材料蚀刻氮化硅。在另一个示例中，如果暂时材料层41包括锗或硅锗合金，则蚀刻剂可包括过氧化氢和稀释氢氟酸的组合。

参考图31，可通过至少一种蚀刻工艺移除物理暴露于源极层级背侧凹陷部29的每个存储器膜50的一部分，该蚀刻工艺可以是一系列各向同性蚀刻工艺。可选择每个各向同性蚀刻工艺的化学属性以从外部到内部顺序地移除存储器膜50的各种材料。如果每个存储器膜50包括铁电材料层154和前侧栅极电介质152，则第一各向同性蚀刻工艺可蚀刻铁电材料层154的一部分，并且第二各向同性蚀刻工艺可蚀刻前侧栅极电介质152的一部分。包括存储器膜50的剩余部分的环形介电材料部分50A可形成在每个源极区30下方。环形介电材料部分50A提供源极区30与下面的图案化导电材料层14之间的电隔离。

随后，可通过腔体79'引入电掺杂剂并且将其引入每个竖直半导体沟道60的侧壁的物理暴露部分中。电掺杂剂可为p型掺杂剂或n型掺杂剂。示例性p型掺杂剂包括B、Ga和In。示例性n型掺杂剂包括P、As和Sb。竖直半导体沟道60的引入电掺杂剂的每个部分被转换成源极区30。

可通过等离子体掺杂工艺和/或气相掺杂工艺将电掺杂剂引入到竖直半导体沟道60的物理暴露部分中。如果使用等离子体掺杂工艺，则可将示例性结构置于其中生成电掺杂剂的等离子体的处理室中。可由其生成等离子体的工艺气体的非限制性示例包括B2H6、PH3、AsH3和SbH3。在气相掺杂工艺中，示例性结构放置在处理室中，并且在升高的温度下经受掺杂剂气体，该升高的温度可在例如600摄氏度至1,000摄氏度的范围内。每个源极区30中的电掺杂剂的原子浓度可以在1.0×1019/cm3至1.0×1021/cm3的范围内，尽管也可以使用更小和更大的原子浓度。

在每个存储器开口内，源极区30可具有与覆盖在上面的竖直半导体沟道60相同的水平横截面形状和面积。源极区30包括与竖直半导体沟道60的剩余部分相同的半导体材料，并且还包括电掺杂剂。在一个实施方案中，源极区30的组成与竖直半导体沟道60的组成的不同之处可以在于源极区30中存在电掺杂剂原子，而竖直半导体沟道60基本上不含电掺杂剂或掺杂有与源极区30的掺杂剂相反的导电性的电掺杂剂。另外，漏极区63的组成与竖直半导体沟道60的组成的不同之处可以在于漏极区63中存在电掺杂剂原子，而竖直半导体沟道60基本上不含电掺杂剂或掺杂有与源极区30的掺杂剂相反的导电性的电掺杂剂。在一个实施方案中，相同存储器开口内的源极区30和漏极区63可具有相同的横向厚度，并且可具有基本上相同的水平横截面积。源极区30和漏极区63可具有相同类型的掺杂。例如，源极区30和漏极区63可以是n掺杂的，或者源极区30和漏极区63可以是p掺杂的。竖直半导体沟道60可以是p掺杂的、n掺杂的或本征的。

参考图32A和图32B，导电材料可沉积在源极层级背侧凹陷部29和背侧接触沟槽79内的腔体79'中，并且沉积在介电帽盖层67的顶表面上方。导电材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。导电材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金、以及它们的组合或堆叠。在一个实施方案中，导电材料可包括金属诸如钨和/或金属氮化物。在一个实施方案中，用于填充源极层级背侧凹陷部29和背侧接触沟槽79内的腔体79'的导电材料可选自钨以及氮化钛和钨的组合。在一个实施方案中，可通过化学气相沉积来沉积导电材料。

沉积在介电帽盖层67的顶表面上方的导电材料的多余部分可通过平面化工艺移除，该平面化工艺可以是化学机械平面化(CMP)工艺和/或凹陷蚀刻工艺。源极电极26可形成在每个源极层级背侧凹陷部29和背侧接触通孔结构176中。每个源极电极26接触源极区30。每个源极电极26直接形成在源极区30和环形介电材料部分50A上。源极电极26可横向围绕源极区30并接触源极区30的整个外周边。

包括存储器膜50的环形未蚀刻部分50A的介电材料部分可存在于源极区30与下面的导电材料层14之间。可提供多个导电材料层14。导电材料层14可在单个存储器堆叠结构55、位于一对相邻背侧接触通孔结构176之间的多个存储器堆叠结构55、或者位于包括多于两个背侧接触通孔结构176的区域内的多个存储器堆叠结构55的下方。导电材料层14的每个部分的宽度可对应于一对相邻背侧接触通孔结构176之间的字线指F的宽度，或者可对应于包括多个背侧接触通孔结构176的块B的宽度。

在一个实施方案中，背侧沟槽和背侧接触通孔结构176可沿着第一水平方向hd1横向延伸，并且可将绝缘层32中的每一者分成沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2横向间隔开的绝缘条带32。另外，导电层46可具有沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2横向间隔开的导电条带46的形状。

参考图33A和图33B，包括一组阶梯式表面的接触腔体可例如通过重复竖直各向异性蚀刻工艺和水平开口扩展工艺(诸如修剪)而形成在第二示例性结构的接触区300内。接触区300与器件区100相邻，该器件区包括存储器开口中的存储器堆叠结构和背侧接触通孔结构46。接触腔体可填充有后向阶梯式介电材料部分65，该后向阶梯式介电材料部分是其横向范围在远离衬底10的层级处比在靠近衬底10的层级处更大的介电材料部分。后向阶梯式介电材料部分65可通过以下方式形成：将介电材料诸如氧化硅、有机硅酸盐玻璃、氮化硅或它们的组合沉积到接触腔体中，并且通过平面化工艺从包括介电帽盖层67的顶表面的水平平面上方移除沉积的介电材料的多余部分。平面化工艺可使用化学机械平面化工艺(CMP)或凹陷蚀刻工艺。

可在介电帽盖层67和背侧接触通孔结构176上方形成通孔层级介电层70。通孔层级介电层70包括层间介电材料，诸如氧化硅、氮化硅和有机硅酸盐玻璃。通孔层级介电层70的厚度可以在30nm至1,000nm的范围内，但是也可以使用更小和更大的厚度。

可通过通孔层级介电层70和下面的材料层形成各种接触通孔结构。各种接触通孔结构可包括接触背侧接触通孔结构176的顶表面的至少一个源极接触通孔结构181，以及接触漏极区63的顶表面的漏极接触通孔结构73。可控制用于漏极接触通孔结构73的每个通孔腔体的深度，使得用于漏极接触通孔结构73的通孔腔体的底表面形成在背侧栅极电极64的最顶部表面上方。保持在栅极电极64上方的介电帽盖层67的每个剩余部分在本文中被称为介电帽盖部分67C。每个介电帽盖部分67C具有与介电帽盖层67的剩余部分相同的组成，该剩余部分存在于绝缘体层32和导电层46的交替堆叠(32,46)上方。漏极接触通孔结构73的底表面可接触介电帽盖部分67C的顶表面和漏极区63的环形顶表面。背侧栅极电极64的顶表面可接触介电帽盖部分67C的底表面。

附加接触通孔结构(8C,14C)可通过通孔层级介电层70、介电帽盖层67和后向阶梯式介电材料部分65中的一者形成，并且到达导电层46或至少一个导电材料层14的顶表面。每个控制电极接触通孔结构8C可接触或可电连接到导电层46，并且与源极电极26和位于不同层级处的其他导电线46电隔离。每个背面栅极接触通孔结构14C可接触或可电连接到至少一个导电材料层14，并且与源极电极26和导电线46电隔离。背面栅极接触通孔结构14C和导电材料层14提供到背侧栅极电极64的导电路径，使得可在每个存储器堆叠结构的操作期间施加背侧偏置电压。在一个实施方案中，可通过沉积相同的导电材料并从通孔层级介电层70的顶表面移除沉积的导电材料的多余部分，在相同的沉积步骤中形成附加接触通孔结构(8C,14C)。

线层级介电层80可形成在通孔层级介电层70上方。线层级介电层80包括层间介电材料，诸如氧化硅、氮化硅和有机硅酸盐玻璃。线层级介电层80的厚度可以在30nm至1,000nm的范围内，但是也可以使用更小和更大的厚度。

可以通过线层级介电层80形成各种导电线结构(83、186、88)。各种导电线结构(83,186,88)可包括接触源极接触通孔结构181的顶表面的至少一个源极线186、接触漏极接触通孔结构73的顶表面的至少一个漏极线83(即，位线)、接触相应控制电极接触通孔结构8C的栅极控制线88，以及接触背面栅极接触通孔结构14C的背面栅极控制线89。

第二示例性结构是单体三维存储器结构，其包括：包括交替的多个绝缘体层32和导电层46的堆叠(32,46)，延伸通过该堆叠(32,46)的存储器开口49，以及柱结构(64,62,60,63,30,50)，该柱结构位于存储器开口内并且包括背侧栅极电极64和横向围绕背侧栅极电极64的一组嵌套层。该组嵌套层从内部到外部包括背侧栅极电介质62、竖直半导体沟道60和存储器膜50。图案化导电材料层14可接触背侧栅极电极64的底表面。图案化导电材料层14可以与竖直半导体沟道60电隔离。

第二示例性结构还可包括环形介电材料部分50A，该环形介电材料部分具有与存储器膜50相同的组成并且接触背侧栅极电介质62的外侧壁。图案化导电材料层14可接触位于通过堆叠(32,46)的另一个存储器开口内的另一个背侧栅极电极64的底表面。介电材料部分13可包括在衬底10的上部部分内，并且可接触图案化导电材料层14的底表面。

介电帽盖部分67C可接触背侧栅极电极64的顶表面，并且漏极区63可接触竖直半导体沟道60的顶表面和介电帽盖部分67C的表面。漏极区63可具有环形形状并且可接触介电帽盖部分67C的侧壁。

源极区30可邻接到竖直半导体沟道60的底部部分，并且可横向围绕背侧栅极电介质62的一部分。源极电极26可接触并横向围绕源极区30。源极电极26位于衬底10上方。源极电极26可在交替堆叠(32,46)下方，并且背侧接触通孔结构176可延伸通过交替堆叠(32,46)并接触源极电极26。在一个实施方案中，源极区30可具有与竖直半导体沟道60相同的水平横截面形状，并且可通过背侧栅极电介质62与背侧栅极电极64横向间隔开。

参考图34，示出了第二示例性结构的替代实施方案，其可通过省略处理步骤而从第二示例性结构导出，该处理步骤用于通过引入如图26所示的电掺杂剂将竖直半导体沟道60的顶部部分转换为漏极区63。因此，漏极区63不存在于图26至图32B的处理步骤之间的各种过程中结构内。在形成通孔层级介电层70和穿过其中的通孔腔体之后，每个竖直半导体沟道60的顶表面物理地暴露在各种通孔腔体的底表面处。掺杂半导体材料可沉积在通孔腔体内以及通孔层级介电层70上方。沉积的掺杂半导体材料可例如通过平面化工艺来图案化，该平面化工艺可使用化学机械平面化(CMP)和/或凹陷蚀刻。掺杂半导体材料的剩余部分可形成漏极区163。每个漏极区163接触竖直半导体沟道60的顶表面。介电帽盖部分67C可接触漏极区63的底表面和竖直半导体沟道60的内侧壁。

在第二示例性结构的替代实施方案中，每个介电帽盖部分67C可形成在背侧栅极电极64上方以及竖直半导体沟道60的内侧壁上。每个漏极区163可以通过沉积和图案化掺杂半导体材料而形成在介电帽盖部分67C上方以及介电帽盖部分的顶表面上以及竖直半导体沟道60的顶表面上。附加结构诸如线层级介电层80和导电线结构(83,186,88)可在图33A和图33B所示的第二示例性结构中形成。

参考所有附图并根据本公开的各种实施方案，提供了一种三维存储器器件，其包括：绝缘体层32和导电层46的交替堆叠，该交替堆叠位于衬底(8或10)的顶表面上方；存储器堆叠结构(155或55)，该存储器堆叠结构竖直延伸通过交替堆叠(32,46)并且包括铁电材料层154、接触铁电材料层154的前侧栅极电介质152，以及接触前侧栅极电介质152的竖直半导体沟道(160或60)；背侧栅极电介质(162或62)，该背侧栅极电介质接触竖直半导体沟道(160或60)；以及背侧栅极电极(164或64)，该背侧栅极电极接触背侧栅极电介质(162或62)。

在一个实施方案中，存储器堆叠结构55位于开口49内，该开口延伸通过交替堆叠(32,46)并且具有大致圆柱形形状；并且铁电材料层154、前侧栅极电介质152、竖直半导体沟道60和背侧栅极电介质62中的每一者具有相应的大致环形的圆柱形形状。

在一些实施方案中，铁电材料层154、前侧栅极电介质152、竖直半导体沟道(160或60)以及背侧栅极电介质(162或62)中的每一者从第一水平平面竖直地延伸到第二水平平面，该第一水平平面包括导电层46中的最底部导电层的底表面，该第二水平平面包括导电层46中的最顶部导电层的顶表面。

在一个实施方案中，源极区30可接触竖直半导体沟道60的底端，并且漏极区63可接触竖直半导体沟道60的顶端。

在一个实施方案中，源极区30具有第一环形形状并且横向围绕背侧栅极电极64并且由位于交替堆叠(32,46)下方的源极电极26接触；并且背侧栅极电极64的底表面接触位于源极电极26下方的图案化导电材料层14的顶表面。

参考图35，示出了铁磁材料(例如，氧化铪)的铁电极化P随施加的外部电压V的变化的滞后曲线。在利用图35所示的滞后特性的编程方案中，对应于编程状态“0”的铁电状态来源于具有正铁电饱和极化Ps1而不随后暴露于负编程电压的紧接在前状态。对应于编程状态“1”的铁电状态来源于具有负铁电饱和极化Ps0而不随后暴露于正编程电压的紧接在前状态。正铁电残余极化Pr1是在引起正铁电饱和极化Ps1的正电压被关断之后保持的正极化。负铁电残余极化Pr0是在引起负铁电饱和极化Ps1的负电压被关断之后保持的负极化。负矫顽电压Vc1是当施加时在正铁电饱和极化Ps1的状态之后导致零铁电极化的负电压。正矫顽电压Vc0是当施加时在负铁电饱和极化Ps0的状态之后导致零铁电极化的正电压。

在各种实施方案的器件中使用的竖直铁磁NAND串单元阵列中的读取操作期间，竖直半导体沟道(160或60)的与导电层46相邻的每个部分具有阈值电压Vth。将通过电压Vpass施加到每个未选择的导电层46，以确保竖直半导体沟道(160或60)的与未选择导电层46相邻的部分接通。包括竖直半导体沟道(160或60)的竖直场效应晶体管应在饱和状态下操作。此外，应当以避免使铁电极化在未选择导电层46的层级处反转的方式施加通过电压。使通过电压Vpass保持小于矫顽电压Vc防止铁电极化在未选择层级处的附带翻转。总而言之，各种实施方案允许满足以下条件：

a)Vth<

b)Vpass<

c)Vpass<

一般来讲，用于接通竖直半导体沟道的未选择层级的通过电压Vpass大于铁电材料的矫顽电压Vc。因此，处于常规竖直NAND配置的铁电存储器器件由于附带极化切换而不可操作，在该常规竖直NAND配置中，在未选择层级的竖直半导体沟道上的切换仅依赖于施加到字线的通过电压。换句话讲，尝试读取选定层级的极化态导致在处于常规竖直NAND配置的铁电存储器器件中的未选择层级的极化状态的切换。

根据本公开的一个方面，背侧栅极电极(164或64)施加附加偏置电压以使得能够接通竖直半导体沟道(160,60)的位于未选择层级处的部分。因此，当在导电层46处施加的通过电压Vpass小于竖直半导体沟道(160,60)的阈值电压Vth时，施加到背侧栅极电极(164,64)的背侧偏置电压VBG接通竖直半导体沟道(160,60)的未选择部分。在导电层46处施加的通过电压Vpass小于铁电材料层154的铁电材料的矫顽电压Vc，因此在未选择层级不发生铁磁状态的反转。

图36A和图36B示出了在通过向背侧栅极电极(164,64)施加背侧偏置电压VBG来感测选定铁电存储器单元期间在竖直半导体沟道(160,60)内形成反转层。示出了源极侧选择栅极(SGS)和漏极侧选择栅极(SGD)，其可分别实现为最底部导电层46和最顶部导电层。可施加合适的源极侧选择电压VSGS和合适的漏极侧选择电压VSGD以激活选定铁电存储器竖直NAND单元。虽然多于四个层级(诸如8-1,024个层级)的铁电存储器单元可存在于铁电存储器竖直NAND单元内，但是为了进行示意性的说明，仅示出了三个层级。具体地讲，示出了选定层级，其对应于位于铁电材料层154的与导电层46相邻的部分内的选定铁电存储器元件，该导电层对应于选定铁电存储器元件的字线。图36A示出了在“擦除”状态下对选定层级进行编程的情况。图36B示出了在“编程”状态下对选定层级进行编程的情况。示出了处于“擦除”状态的未选择层级，其表示处于“擦除”状态的每个铁电存储器元件的状态。示出了处于“编程”状态的未选择层级，其表示处于“编程”状态的每个铁电存储器元件的状态。

为了感测选定铁电存储器元件的铁电状态，将约(Vc0+Vc1)/2的感测电压施加到对应于选定铁电存储器元件的字线的导电层46。将约Vc1(或更小)的未选择栅极电压或通过电压施加到对应于未选择铁电存储器元件的字线的每个导电层46。将显著高于阈值电压Vth的背侧偏置电压VBG施加到背侧栅极电极(164,64)。如果选定铁电存储器元件处于如图36A所示的“擦除”状态，则铁电材料层154的部分在选定层级的极化为约Pr1。竖直半导体沟道(160,60)在选定层级被关断，并且针对选定铁电存储器元件检测到状态“0”。如果选定铁电存储器元件处于如图3B6所示的“编程”状态，则铁电材料层154的部分在选定层级的极化为约Pr0。竖直半导体沟道(160,60)在所有层级被接通，并且针对选定铁电存储器元件检测到状态“1”。

本公开的各种实施方案提供了三维存储器器件，该三维存储器器件利用铁电体来提供可扩展性方面的优点，其在薄电介质内表现出小矫顽场和电压，从而提供不易发生非预期极化反转的低电压开关。各种实施方案使得能够接通未选择晶体管，而不会使相关联的铁电层发生极化反转。各种实施方案还使得能够检测“擦除”状态和“编程”状态之间的漏极源极电流IDS之间的差异。

可堆叠在三维存储器器件中的层级的数量取决于整个器件中的铁电材料层154的厚度均匀性。在一些实施方案中，铁电材料层154可包括氧化铪和/或基本上由氧化铪组成，该氧化铪可使用诸如原子层沉积的保形沉积工艺来容易地沉积。因此，可提供处于三维NAND阵列配置的铁电存储器器件。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，权利要求可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。