半导体器件及其形成方法

技术领域

本公开涉及半导体器件及其形成方法。

背景技术

半导体器件被用于各种电子应用中，例如，个人计算机、手机、数码相机、和其他电子设备。通常通过以下方式制造半导体器件：依次在半导体衬底之上沉积绝缘或电介质材料层、导电材料层、和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。

半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应当解决的其他问题。

发明内容

根据本公开的一个实施例，提供了一种半导体器件，包括：第一源极/漏极区域，位于半导体衬底之上；虚设鳍，与所述第一源极/漏极区域相邻，所述虚设鳍包括：第一部分，包括第一膜；以及第二部分，位于所述第一部分之上，所述第二部分的宽度小于所述第一部分的宽度，其中，所述第二部分包括：第二膜；以及第三膜，位于所述第一膜和所述第二膜之间，所述第三膜是由与所述第一膜和所述第二膜不同的材料制成的；以及栅极堆叠，沿着所述虚设鳍的侧壁。

根据本公开的另一实施例，提供了一种半导体器件，包括：第一晶体管，位于半导体衬底的顶表面处，所述第一晶体管包括：第一沟道区域；以及第一栅极堆叠，位于所述第一沟道区域之上并且沿着所述第一沟道区域的侧壁；第二晶体管，位于所述半导体衬底的顶表面处，所述第二晶体管包括：第二沟道区域；以及第二栅极堆叠，位于所述第二沟道区域之上并且沿着所述第二沟道区域的侧壁；以及虚设鳍，将所述第一栅极堆叠与所述第二栅极堆叠实体分开，其中，所述虚设鳍包括：第一膜；以及第二膜，位于所述第一膜之上，其中，所述虚设鳍在所述第二膜的水平处测量的宽度小于所述虚设鳍在所述第一膜的水平处测量的宽度。

根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在第一半导体鳍和第二半导体鳍之间限定开口；在所述第一半导体鳍和所述第二半导体鳍之间形成虚设鳍，形成所述虚设鳍包括：在所述开口中沉积第一膜；在所述开口中使所述第一膜凹陷；在所述开口中在所述第一膜之上沉积第二膜；在所述开口中在所述第二膜之上沉积第三膜，所述第二膜设置在所述第三膜的侧壁和底表面上；以及蚀刻所述第二膜以从所述第三膜的侧壁至少部分地移除所述第二膜；以及沿着所述第一半导体鳍、所述第二半导体鳍和所述虚设鳍的侧壁和顶表面形成栅极结构。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1在三维视图中示出了根据一些实施例的FinFET的示例。

图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图15C、图15D、图15E、图15F、图15G、图15H、图16A、图16B、图17、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图25C、图26A、图26B、图27A、图27B、图28A和图28B是根据一些实施例的在制造FinFET的中间阶段的横截面视图。

图29、图30、图31、图32、图33、图34、图35、图36A、图36B、图36C、图37A、图37B、和图37C是根据一些替代实施例的在制造FinFET的中间阶段的横截面视图。

具体实施方式

下面的公开内容提供了用于实现本申请的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。

本文描述了应用于鳍式场效应晶体管(FinFET)的各种实施例。实施例可以应用于其他晶体管技术，包括NanosheetFET(有时称为栅极全环绕场效应晶体管(GAAFET))等。

在各种实施例中，虚设鳍可以用于使相邻的晶体管的金属栅极分离。虚设鳍还可以通过例如在外延生长工艺期间防止意外的源极/漏极合并，来有助于隔离相邻的源极/漏极区域。已经观察到，由于虚设鳍靠近晶体管的沟道区域，虚设鳍的尺寸(有时称为临界尺寸(CD))会影响器件的成品率。各种实施例包括在虚设鳍的侧壁上形成膜并且蚀刻该膜。因此，可以改进虚设鳍的轮廓。例如，虚设鳍的中间部分可以比虚设鳍的底部更窄(例如，具有较小的CD)。以这种方式，可以增加虚设鳍和沟道区域之间的间隔，并且可以增大用于栅极堆叠间隙填充的工艺窗口。

图1在三维视图中示出了根据一些实施例的包括FinFET的器件10的示例。器件10的一部分被切掉以示出下面的特征(例如，用虚线勾勒出的特征)。器件10包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50中，并且鳍52从相邻的隔离区域56之间突出并且高于隔离区域56。虽然将隔离区域56描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以指仅半导体衬底、或包括隔离区域的半导体衬底。另外，虽然鳍52被示为与衬底50一样的单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍52是指在相邻的隔离区域56之间延伸的部分。器件10还包括位于相邻的鳍52之间的虚设鳍52’。

栅极电介质层92沿着鳍52的侧壁并且在鳍52的顶表面之上，栅极电极94在栅极电介质层92之上，并且栅极掩模层96在栅极电极94之上。栅极电介质层92、栅极电极94和栅极掩模层96还可以设置在虚设沟道区域52’的侧壁上。一层或多层栅极间隔件86可以位于栅极电介质层92、栅极电极94和栅极掩模层96的侧壁上。源极/漏极区域82设置在鳍52的相对于栅极电介质层92、栅极电极94和栅极掩模层96的相反侧。在一些实施例中，栅极间隔件86还可以可选地形成在虚设鳍52’的侧壁上。虚设鳍52’可以设置在相邻的源极/漏极区域82之间并且使相邻的源极/漏极区域82实体分离。源极/漏极区域82还可以从鳍52A的凹陷部分延伸。

电介质区域78延伸穿过栅极掩模层96进入栅极电极94(参见例如图27A)。电介质区域78可以延伸到虚设鳍52’，并且电介质区域78和虚设鳍52’的组合可以隔离相邻的FinFET的栅极电极。接触蚀刻停止层(CESL)87设置在隔离区域56之上，并且电介质层88设置在CESL 87之上。电介质层88可以进一步围绕源极/漏极区域82、虚设鳍52’的部分、栅极掩模层96、栅极电介质层92和栅极电极94。

图1进一步示出了在后续附图中使用的参考横截面。横截面A-A沿着栅极电极94的纵轴并且在例如与FinFET的源极/漏极区域82之间的电流流动方向垂直的方向上。横截面B-B垂直于横截面A-A，并且沿着鳍52的纵轴并且在例如FinFET的源极/漏极区域82之间的电流流动方向上。横截面C-C平行于横截面A-A，并且延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图参考这些参考横截面。

本文讨论的一些实施例是在使用后栅极工艺(gate-last process)形成的FinFET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例考虑了在平面器件(例如，平面FET)中使用的方面。

图2至图37C是根据一些实施例的在制造FinFET的中间阶段的横截面视图。图2至图14、图15A至图15H、图16A、图16B、图17、图29至图35以及图36A至图36C示出了图1所示的参考横截面A-A，除了多个鳍/FinFET之外。图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A和图37A沿着图1所示的参考横截面A-A进行图示，而图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图25C、图26B、图27B、图28B和图37B沿着图1所示的类似横截面B-B进行图示，除了多个鳍/FinFET之外。图20C和37C沿着图1所示的参考横截面C-C进行图示，除了多个鳍/FinFET之外。

在图2中，提供了衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未被掺杂。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或玻璃衬底的衬底上。还可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟；或其组合。

衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，例如NMOS晶体管，例如，n型FinFET。区域50P可以用于形成p型器件，例如PMOS晶体管，例如，p型FinFET。区域50N可以与区域50P实体分开(如分隔器51所示)，并且可以在区域50N和区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。

硬掩模53沉积在衬底50上。硬掩模53可以用于限定后续形成的半导体鳍的图案。在一些实施例中，使用物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)等沉积硬掩模。硬掩模53可以包括氧化硅、氮化硅、氮氧化硅、金属氧化物、金属氮化物、其多层等。例如，虽然仅示出了一个硬掩模层，但是可以形成多层结构(例如，在氮化硅层上的氧化硅层)作为硬掩模53。

图3至图28B示出了制造实施例器件的各种附加步骤。图3至图28B示出了区域50N和区域50P中的任一个中的特征。例如，图3至图28B所示的结构可以适用于区域50N和区域50P两者。在每个附图所附的文本中描述了区域50N和区域50P的结构上的差异(如果存在)。

图3至图16B示出了根据各种实施例的制造虚设鳍的横截面视图(例如，沿着图1的横截面A-A)。在图3中，鳍52A和52B形成在衬底50中。鳍52A/52B是半导体条带。鳍52A/52B包括位于鳍52A之间的鳍52B。如将在后续附图中描述的，鳍52B将被移除并且被虚设鳍52’替代(见图14)。

在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52A。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等等、或其组合。蚀刻可以是各向异性的。

可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一种或多种光刻工艺来对鳍进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建具有例如间距小于使用单次直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并且使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件来对鳍进行图案化。在一些实施例中，掩模(或其他层)可以保留在鳍52A/52B上。

在图4中，绝缘材料54形成在衬底50之上并且位于相邻的鳍52A/52B之间。绝缘材料54可以是氧化物(例如，氧化硅、氮化物等、或其组合)，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积，并且进行后固化以使其转变为另一种材料，例如氧化物)等、或其组合来形成。可以使用通过任何可接受的方法形成的其他绝缘材料。在所示的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料54被形成为使得过量的绝缘材料54覆盖鳍52A/52B。虽然绝缘材料54被示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52A/52B的表面形成共形衬里(未示出)。此后，可以在衬里之上形成诸如上述的填充材料。

在沉积之后，对绝缘材料54应用移除工艺，以移除位于鳍52A/52B之上的多余绝缘材料54。在一些实施例中，可以利用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露鳍52A/52B，使得鳍52A/52B的顶表面和绝缘材料54的顶表面在平坦化工艺完成之后是齐平的。在其中掩模53保留在鳍52A/52B上的实施例中，平坦化工艺可以暴露掩模53或移除掩模53，使得掩模或鳍52A/52B的顶表面分别和绝缘材料54的顶表面在平坦化工艺完成之后是齐平的。

在图5中，例如，使用可接受的蚀刻工艺来移除鳍52B的至少一部分。因此，在鳍52A之间的隔离材料54中形成开口100。在后续工艺中，可以在开口100中形成虚设沟道区域。可以完全移除鳍52B，或者可以将鳍52B的一部分保留在开口100下方。

在图6中，可选的间隔件层102被沉积在隔离材料54和衬底50之上。间隔件层102可以沿着凹槽100的侧壁和底表面沉积。在其中保留鳍52B的一部分的实施例中，间隔件层102可以被沉积为在鳍52B的顶表面之上。可以使用任何合适的工艺来沉积间隔件层102，例如，CVD、等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、ALD、PVD等。可以使用共形工艺来沉积间隔件层102。间隔件层102的厚度可以在约

在图7中，膜104被沉积在间隔件层102(如果存在)之上。可选地，在其中省略间隔件层102的实施例中，膜104可以被直接沉积在隔离材料54和衬底50之上。膜104可以沿着凹槽100的侧壁和底表面沉积，直到膜104的位于凹槽100的侧壁上的部分足够厚并且接合在一起。因此，膜104可以填充凹槽100的剩余部分，并且可以在膜104中形成接缝104’。可以使用任何合适的工艺来沉积膜104，例如，CVD、PECVD、PEALD、ALD、PVD等。可以使用共形工艺来沉积膜104。膜104的厚度可以在约

膜104的材料可以与间隔件层102相同或不同。此外，在实施例中可以包括间隔件102以部分地填充凹槽100的一部分，使得膜104可以利用改进的间隙填充来填充凹槽100的剩余部分。例如，在其中凹槽100相对较宽的实施例中，可以在凹槽100中沉积多层材料，以使得多层共同填充凹槽100，而无需任何单独的层是过厚的。此外，间隔件102的材料可以比膜104更硬。例如，膜104的材料可以针对其间隙填充特性来进行选择，其中，间隔件102为后续形成的虚设鳍52’(参见图14)提供强度和结构支撑。

在图8中，可以将膜104回蚀为期望高度。蚀刻膜104可以包括选择性工艺，该选择性工艺选择性地蚀刻膜104，而不显著蚀刻隔离材料54或鳍52A。

在一些实施例中，回蚀工艺可以是等离子体工艺，例如，等离子体蚀刻、远程等离子体工艺、自由基蚀刻等。在等离子体工艺期间使用的蚀刻气体可以包括Cl

在一些实施例中，回蚀工艺是湿法蚀刻工艺(有时称为湿法清洗)。可以在湿法蚀刻工艺期间使用的实施例蚀刻剂可以包括HF、F

在图9中，间隔件层102被回蚀为例如与膜104相同的水平。蚀刻间隔件层102可以包括选择性工艺，该选择性工艺选择性地蚀刻间隔件层102，而不显著蚀刻隔离材料54或鳍52A。间隔件层102的回蚀工艺可以与膜104相同或不同。

在一些实施例中，用于间隔件层102的回蚀工艺可以是等离子体工艺，例如，等离子体蚀刻、远程等离子体工艺、自由基蚀刻等。在等离子体工艺期间使用的蚀刻气体可以包括Cl

在一些实施例中，用于间隔件层102的回蚀工艺是湿法蚀刻工艺(有时称为湿法清洁)。可以在湿法蚀刻工艺期间使用的实施例蚀刻剂可以包括HF、F

在图10中，膜106被沉积为在鳍52A、隔离材料54、膜104和间隔件层102(如果存在)之上。膜106可以沿着凹槽100的侧壁和底表面沉积。可以使用任何合适的工艺来沉积膜106，例如，CVD、PECVD、PEALD、ALD、PVD等。可以使用共形工艺来沉积膜106。虽然示出了一层的膜106，但是膜106可以是多层结构。例如，在一些实施例中，膜106可以包括多达十层的不同材料。可以使用上述类似的工艺来沉积膜106的每个层。膜106中的每个层的厚度可以在约

膜106的每个层可以包括硅基电介质材料(例如，氮化硅、氧化硅、氮氧化硅、碳氮氧化硅、碳化硅、碳氧化硅、氧化硅等)、硅基半导体材料(例如，硅锗)、金属氧化物、金属氮化物等。在其中膜106包括金属氧化物或金属氮化物的实施例中，膜106可以包括金属，例如，铪、钽、铝、铬、镍、铁、钇、铜、锡、钨等。可以选择膜106的每个层的材料以在一个或多个后续工艺中提供蚀刻选择性。例如，可以选择膜106的材料，使得其可以被蚀刻掉以提供具有较薄的顶部/中间部分的虚设沟道区域。

在图11中，膜108被沉积为在膜106之上。膜108可以沿着凹槽100的侧壁和底表面沉积，直到膜108的位于凹槽100的侧壁上的部分足够厚并且接合在一起。因此，膜108可以填充凹槽100的剩余部分，并且可以在膜108中形成接缝108’。可以使用任何合适的工艺来沉积膜108，例如，CVD、PECVD、PEALD、ALD、PVD等等。可以使用共形工艺来沉积膜108。膜108的厚度可以在约

可以选择膜106和108的材料，使得在后续工艺中可以选择性地蚀刻膜106而不显著蚀刻膜108。此外，还可以选择膜108的材料，使得在FinFET的源极/漏极形成步骤期间不会对膜108进行显著蚀刻。如后续将更详细地描述的，形成源极/漏极区域可以包括蚀刻栅极间隔件层以暴露鳍52A，并且然后蚀刻鳍52A。暴露鳍52A还可以暴露膜108。因此，可以选择膜108的材料，使得在栅极间隔件和鳍52’的蚀刻期间不会对膜108进行显著蚀刻。例如，在其中栅极间隔件包括氮化物的实施例中，膜108的氮浓度可以相对较低，以在栅极间隔件的蚀刻期间提供蚀刻选择性。在一些实施例中，例如，膜108的氮浓度可以小于40at.％，并且膜108可以是氧化物或氮氧化物。作为另一示例，膜108可以是与鳍52A不同的材料，以在鳍的图案化期间提供蚀刻选择性。例如，鳍52A可以包括锗。在其他实施例中，膜108可以包括高k材料，以在栅极间隔件的图案化和鳍的图案化期间提供蚀刻选择性。

在一些实施例中，膜108的材料可以具有比膜104和/或间隔件102的材料更高的化学键能。作为结果，可能难以直接蚀刻膜108并减少膜108的宽度。因此，在膜108上形成较低键能的膜106，并且在后续工艺步骤中对膜106进行修整。这种修整有利地增加了鳍52’之间的空间，以在后续工艺步骤中改进间隙填充。

在图12中，将移除工艺应用于膜106和108，以移除膜106和108位于鳍52A/52B之上的多余材料。在一些实施例中，可以利用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露鳍52A和绝缘材料54，使得鳍52A、绝缘材料54、膜106和膜108的顶表面在平坦化工艺完成之后是齐平的。

虽然膜108被图示为仅单一材料，但是膜108可以具有多层结构。例如，在其他实施例中，膜108可以包括多个堆叠的膜。在这样的实施例中，每个膜层可以如上关于图11所描述的那样被沉积，并且以与如上关于使膜104凹陷(参见图8)所讨论的类似方式被凹陷。可以重复该工艺，直到针对膜108形成所需数目的层为止。在一些实施例中，可以在凹槽100中在膜106之上沉积并回蚀多达十个膜层。在图15G和图15H中示出了其中膜108具有多个层的示例。

在图13中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54被凹陷，使得鳍52A的上部从相邻的STI区域56之间突出。此外，STI区域56的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，盘状(dishing))、或其组合。STI区域56的顶表面可以通过适当蚀刻被形成为平坦的、凸的、和/或凹的。STI区域56可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以与蚀刻鳍52的材料相比更快的速率蚀刻绝缘材料54的材料)。例如，可以使用例如使用稀氢氟酸(dHF)的氧化物移除。可以使用与膜106/108和/或间隔件层102相比选择性地蚀刻绝缘材料54的工艺来使绝缘材料54凹陷。

参考图2至图13所描述的工艺仅仅是可以如何形成鳍52A的一个示例。在一些实施例中，鳍可以通过外延生长工艺形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷，使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52A。例如，图13中的鳍52A可以被凹陷，并且可以在经凹陷的鳍52A之上外延生长与鳍52A不同的材料。在这类实施例中，鳍52A包括经凹陷的材料以及设置在经凹陷的材料之上的外延生长的材料。在另一实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使电介质层凹陷，使得异质外延结构从电介质层突出以形成鳍52A。在其中外延生长同质外延结构或异质外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和后续的注入，但原位掺杂和注入掺杂可以一起使用。

更进一步，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在器件10的第一电路区域(例如，SRAM)中外延生长与器件10的第二电路区域中的材料不同的材料(而不管第一电路区域或第二电路区域中的器件类型(例如，NMOS或PMOS)如何)也可能是有利的。在各个实施例中，鳍52A的上部可以由硅锗(Si

进一步在图13中，可以在鳍52A和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在50P区域形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。

在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52A和STI区域56之上形成光致抗蚀剂。对光致抗蚀剂进行图案化以暴露衬底50的区域50P，例如PMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本防止n型杂质被注入到区域50N(例如，NMOS区域)中。n型杂质可以是注入到区域中的磷、砷、锑等，其浓度等于或小于10

在注入区域50P之后，在区域50P中的鳍52A和STI区域56之上形成光致抗蚀剂。对光致抗蚀剂进行图案化以暴露衬底50的区域50N，例如NMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本防止p型杂质被注入到区域50P(例如，PMOS区域)中。p型杂质可以是注入到区域中的硼、氟化硼、铟等，其浓度等于或小于10

在注入区域50N和区域50P之后，可以执行退火以修复注入损伤并且激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可以一起使用。

在图14中，膜106被蚀刻并且被至少部分地从膜108的侧壁上移除。蚀刻膜106可以包括选择性工艺，该选择性工艺选择性地蚀刻膜106而不显著蚀刻膜108、间隔件层102、或膜104。

在一些实施例中，蚀刻膜106可以包括等离子体工艺，例如，等离子体蚀刻、远程等离子体工艺、自由基蚀刻等。在等离子体工艺期间使用的蚀刻气体可以包括Cl

在一些实施例中，蚀刻膜106可以包括湿法蚀刻工艺(有时称为湿法清洗)。可以在湿法蚀刻工艺期间使用的实施例蚀刻剂可以包括HF、F

膜106可以在蚀刻期间掩蔽膜104，使得不会意外地蚀刻膜104。蚀刻膜104可能产生有害结果。例如，大大减小膜104的宽度可能影响虚设鳍52’的结构稳定性。因此，在一些实施例中，在掩蔽膜104的同时修整膜106，使得虚设鳍52’的稳定性不会受到显著影响。

因此，形成虚设鳍52’。虚设鳍52’包括间隔件层102、膜104、膜106的剩余部分、和膜108。作为蚀刻膜106的结果，虚设鳍52’的中间部分(例如，包括膜106和108)具有宽度D2。宽度D2可以小于虚设鳍52’的下部(例如，包括间隔件层102和膜104)的宽度D1。可以在膜104的水平处测量宽度D1，并且可以在膜108的水平处测量宽度D2。例如，宽度D1可以在约2nm至约1000nm的范围内，并且宽度D2可以在约2nm至约1000nm的范围内。宽度D1和D2可以取决于特定虚设鳍52’的位置。例如，在第一区域中，宽度D1可以在约8nm至约14nm的范围内，并且宽度D2可以在约4nm至约10nm的范围内。在第二区域中，宽度D1和D2可以是约100nm或更大。通过提供比宽度D1更小的宽度D2(例如，在上述范围内)，可以增加鳍52A和虚设鳍52’之间的空间的距离D3。例如，鳍52A与虚设鳍52’之间的空间可以被扩大，这改进了用于在后续步骤(例如，虚设栅极填充或金属栅极填充)中填充鳍52A与虚设鳍52’之间的空间的工艺窗口。此外，虚设鳍52’的基底未被减小，这改进了虚设鳍52’的结构稳定性，特别是在其中虚设鳍52’的区域可能被暴露于一种或多种蚀刻剂的后续工艺步骤中。因此，可以在后续沉积工艺中减少制造缺陷(例如，空隙)。

图14示出了虚设鳍52’的实施例配置。在其他实施例中，虚设鳍52’可以具有不同的配置。例如，图15A示出了如图14所示的虚设鳍52’的详细视图。图15B至图15H示出了鳍52’的替代实施例，每个替代实施例都可以被部署在图14的结构中。

在图15A中，膜106的顶表面(例如，与膜108邻接的表面)的宽度小于膜106的底表面(例如，与膜104邻接的表面)的宽度。在其他实施例中，如图15B所示，膜106的顶表面的宽度可以大于膜106的底表面的宽度。在其他实施例中，如图15C所示，膜106的中间部分的宽度可以小于膜106的顶表面和底表面的宽度，并且膜106具有凹形侧壁。在这类实施例中，膜106的顶表面和底表面的宽度可以相同或不同。

此外，在图15A中，膜106被示出为从膜108的侧壁上完全移除。在其他实施例中，膜106的一部分可以保留在膜108的侧壁上。例如，如图15D所示，膜106保留在膜108的侧壁上并且延伸到膜108的顶表面。作为另一示例，如图15E所示，膜106可以部分地向上延伸到膜108的侧壁上，使得膜108延伸高于膜106。在图15D和图15E的实施例中，膜106在膜108的侧壁上的最大厚度T1可以小于膜106在膜108的底表面上的厚度T2。在一些实施例中，膜106在膜108的底表面上的厚度T2可以在约

图15F示出了其中省略了可选的间隔件层的实施例。在这样的实施例中，膜104可以与STI区域56和衬底50/鳍52A的其余部分直接接触(参见图14)。虽然图15F示出了膜106具有与图15A相同的配置，但是应当理解，可以替代地使用膜106的任何配置(例如，如图15B-图15E所示)。

图15G和图15H示出了膜108是多层结构的实施例。在图15G中，膜108包括膜层108A和位于膜层108A的顶表面上的膜层108B。在图15H中，膜108包括膜层108A、位于膜层108A的顶表面上的膜层108B、和位于膜层108B的顶表面上的膜层108C。如上所述，每个膜层108A、108B和108C可以被沉积并且可选地被凹陷。每个膜层108A、108B和108C可以具有与相邻膜层不同的材料组成。此外，在一些实施例中，作为(一个或多个)回蚀工艺以使一个或多个膜层(例如，膜层108A/108B)凹陷的结果，这些经蚀刻的膜层的顶表面可以具有V形。虽然图15G和图15H示出了膜106具有与图15A相同的配置，但是应当理解，可以替代地使用膜106的任何配置(例如，如图15B-图15E所示)。此外，在图15G和图15H中，间隔件层102是可选的并且可以被排除，如上关于图15F所述。

在图14的实施例中，STI区域56被示出为具有低于膜106/108的顶表面。例如，间隔件层102、膜104、膜106和膜108各自延伸高于STI区域56。在其他实施例中，STI区域56可以设置在不同的水平处。例如，图16A示出了这样的实施例，其中STI区域56的顶表面与膜106的底表面基本齐平(例如，在制造公差内)，并且与间隔件层102和膜104的顶表面基本齐平。图16B示出了这样的实施例，其中STI区域56的顶表面高于膜106的底表面、间隔件层102的顶表面和膜104的顶表面。其他配置也是可能的。

在图17中，虚设电介质层60被形成在鳍52A和虚设鳍52’之上。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术被沉积或热生长。

虚设栅极层62被形成在虚设电介质层60之上，并且掩模层64被形成在虚设栅极层62之上。虚设栅极层62可以被沉积在虚设电介质层60之上，并且然后被平坦化，例如通过CMP。掩模层64可以被沉积在虚设栅极层62之上。虚设栅极层62可以是导电或非导电材料，并且可以选自包括以下各项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、和金属。可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域中已知并且用于沉积所选材料的其他技术，来沉积虚设栅极层62。虚设栅极层62可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成的。

通过从虚设鳍52’的侧壁移除膜106的部分，可以增加鳍52A和虚设鳍52’之间的空间。作为结果，虚设栅极层62可以以较少缺陷(例如，较少空隙)被沉积在鳍52A/虚设鳍52’周围和之间的空间中。

掩模层64可以包括例如氮化硅、氮氧化硅等。在该示例中，跨区域50N和区域50P形成单个虚设栅极层62和单个掩模层64。注意，仅出于说明的目的，虚设电介质层60被示为仅覆盖鳍52A。在一些实施例中，虚设电介质层60可以沉积为使得虚设电介质层60覆盖STI区域56，在虚设栅极层62和STI区域56之间延伸。

在图18A和图18B中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图17)进行图案化，以形成掩模74。然后可以将掩模74的图案转移至虚设栅极层62。在一些实施例(未示出)中，还可以通过可接受的蚀刻技术将掩模74的图案转移至虚设电介质层60，以形成虚设栅极72。虚设栅极72覆盖鳍52A的各个沟道区域58。虚设栅极72还覆盖虚设鳍52’的顶表面和侧壁。掩模74的图案可以用于将每个虚设栅极72与相邻的虚设栅极实体分离。虚设栅极72还可以具有与相应的外延鳍52A的长度方向基本垂直的长度方向。

进一步在图18A和图18B中，可以在虚设栅极72、掩模74、和/或鳍52A/虚设鳍52’的暴露表面上形成栅极密封间隔件80。热氧化或沉积以及后续各向异性蚀刻可以形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、氮氧化硅等形成。

在形成栅极密封间隔件80之后，可以执行针对轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于如上在图13中讨论的注入，可以在区域50N之上形成掩模(例如，光致抗蚀剂)，同时暴露区域50P，并且适当类型(例如，p型)的杂质可以被注入到区域50P中的经暴露的鳍52A中。然后可以移除掩模。随后，可以在区域50P之上形成掩模(例如，光致抗蚀剂)，同时暴露区域50N，并且适当类型(例如，n型)的杂质可以被注入到区域50N中的经暴露的鳍52A中。然后可以移除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻掺杂源极/漏极区域可以具有约10

在图19A和图19B中，沿着虚设栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、其组合等。

注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或更多的间隔件，可以利用不同顺序的步骤(例如，在形成栅极间隔件86之前，可以不蚀刻栅极密封间隔件80，从而产生“L形”栅极密封间隔件)，间隔件可以被形成并且被移除等。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，可以在形成栅极密封间隔件80之前形成用于n型器件的LDD区域，并且可以在形成栅极密封间隔件80之后形成用于p型器件的LDD区域。

在图20A和图20B中，在鳍52A中形成外延源极/漏极区域82。源极/漏极区域82可以在相应沟道区域58中施加应力，从而改善性能。在鳍52A中形成外延源极/漏极区域82，使得每个虚设栅极72设置在外延源极/漏极区域82的各个相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52A中，并且还可以穿透鳍52A。在一些实施例中，栅极间隔件86被用于将外延源极/漏极区域82与虚设栅极72分隔开适当的横向距离，使得外延源极/漏极区域82不会使后续形成的FinFET的栅极短路。

区域50N(例如，NMOS区域)中的外延源极/漏极区域82可以通过以下方式来形成：掩蔽区域50P(例如，PMOS区域)，并且蚀刻区域50N中的鳍52A的源极/漏极区域以在鳍52A中形成凹槽。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如，适合于n型FinFET的材料。例如，如果鳍52A是硅，则区域50N中的外延源极/漏极区域82可以包括在沟道区域58中施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、磷化硅等。区域50N中的外延源极/漏极区域82可以具有从鳍52A的相应表面突出的表面，并且可以具有小平面。

区域50P(例如，PMOS区域)中的外延源极/漏极区域82可以通过以下方式来形成：掩蔽区域50N(例如，NMOS区域)，并且蚀刻区域50P中的鳍52A的源极/漏极区域以在鳍52A中形成凹槽。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括任何可接受的材料，例如，适合于p型FinFET的材料。例如，如果鳍52A是硅，则区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。区域50P中的外延源极/漏极区域82也可以具有从鳍52A的相应表面突出的表面，并且可以具有小平面。

外延源极/漏极区域82和/或鳍52A可以被注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约10

作为用于在区域50N和区域50P中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展超出鳍52A的侧壁。栅极间隔件86被形成为覆盖鳍52A的侧壁的在STI区域56之上延伸的部分，从而阻止外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件86的间隔件蚀刻以移除间隔件材料，从而允许外延生长区域延伸到STI区域56的表面。

在各个实施例中，如图20C所示，在外延工艺完成之后，相邻的源极/漏极区域82保持分离。例如，源极/漏极区域82可以生长以实体接触虚设鳍52’，该虚设鳍52’将相邻的源极/漏极区域82彼此实体分离。因此，可以防止相邻的外延源极/漏极区域82合并并意外短路。如上所述，可以选择膜108的材料，使得膜108在源极/漏极区域形成期间不会被显著蚀刻。

例如，源极/漏极区域82可以接触虚设鳍52’的膜108。在一些实施例中，虚设鳍52’的具有宽度D2的中间部分是虚设鳍52’与外延源极/漏极区域82接触的部分。宽度D2可以小于虚设鳍52’的下部的宽度D1。可以在膜104的水平处测量宽度D1，并且可以在膜108的水平处测量宽度D2。

在图21A和图21B中，第一层间电介质(ILD)88被沉积在图20A和图20B所示的结构之上。第一ILD 88可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)、或FCVD之类的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的方法形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87被设置在第一ILD 88与外延源极/漏极区域82、掩模74和栅极间隔件86之间。CESL 87可以包括电介质材料(例如，氮化硅、氧化硅、氮氧化硅等)，其刻蚀速率与上面的第一ILD 88的材料不同。

在图22A和图22B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面是齐平的。平坦化工艺还移除虚设栅极72上的掩模74，以及栅极密封间隔件80和栅极间隔件86的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86、和第一ILD 88的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 88被暴露。在一些实施例中，可以保留掩模74，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面是齐平的。

在图23A和图23B中，电介质区域78被形成为延伸穿过虚设栅极72到虚设鳍52’。可以例如通过使用(一个或多个)湿法和/或干法蚀刻工艺来蚀刻虚设栅极72，来形成电介质区域78。蚀刻工艺可以暴露虚设鳍52’。随后，可以在凹槽中沉积电介质材料，例如，氧化硅、氮化硅、氮氧化硅等。可以执行平坦化工艺以从虚设栅极72之上移除多余的电介质材料。电介质区域78与虚设鳍52’组合地将虚设栅极72分隔为不同的区域(例如，区域72A和72B)。例如，不同的区域可以对应于不同的晶体管器件的位置。因此，电介质区域78和虚设鳍52’可以提供相邻的FinFET之间的隔离。

在图24A和图24B中，在(一个或多个)蚀刻步骤中移除剩余的虚设栅极72(以及掩模74(如果存在))，使得形成凹槽90。还可以移除虚设电介质层60在凹槽90中的部分。在一些实施例中，仅虚设栅极72被移除，并且虚设电介质层60保留并且被凹槽90暴露。在一些实施例中，虚设电介质层60从第一管芯区域(例如，核心逻辑区域)中的凹槽90中移除，并且在第二管芯区域(例如，输入/输出区域)中的凹槽90中保留。在一些实施例中，通过各向异性干法蚀刻工艺来移除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体选择性地蚀刻虚设栅极72，而不蚀刻第一ILD 88或栅极间隔件86。每个凹槽90暴露和/或覆盖相应的鳍52A的沟道区域58。每个沟道区域58设置在外延源极/漏极区域82的相邻对之间。在移除期间，虚设电介质层60可以在蚀刻虚设栅极72时用作蚀刻停止层。然后在移除虚设栅极72之后，可以可选地移除虚设电介质层60。

在图25A和图25B中，形成栅极电介质层92和栅极电极94以用于替换栅极。图25C示出了图25B的区域89的详细视图。栅极电介质层92被共形地沉积在凹槽90中，例如，在鳍52A的顶表面和侧壁上、在虚设鳍52’的侧壁上、在电介质区域78的侧壁上、以及在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极电介质层92还可以被形成在第一ILD 88的顶表面上。根据一些实施例，栅极电介质层92包括氧化硅、氮化硅、或其多层。在一些实施例中，栅极电介质层92包括高k电介质材料，并且在这些实施例中，栅极电介质层92可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在其中虚设栅极电介质60的部分保留在凹槽90中的实施例中，栅极电介质层92包括虚设栅极电介质60的材料(例如，SiO

栅极电极94被分别沉积在栅极电介质层92之上，并且填充凹槽90的剩余部分。通过从虚设鳍52’的侧壁移除膜106的部分，可以增加鳍52A与虚设鳍52’之间的空间。作为结果，栅极电极94可以以较少缺陷(例如，较少空隙)被沉积在鳍52A/虚设鳍52’周围和之间的空间中。

栅极电极94可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，虽然在图25B中示出了单层栅极电极94，但是栅极电极94可以包括任何数量的衬里层94A、任何数量的功函数调整层94B、和填充材料94C，如图25C所示。在填充凹槽90之后，可以执行平坦化工艺(例如，CMP)以移除栅极电介质层92和栅极电极94的材料的多余部分，这些多余部分位于ILD 88的顶表面之上。栅极电极94的材料和栅极电介质层92的剩余部分因此形成所得FinFET的替换栅极。栅极电极94和栅极电介质层92可以被统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52A的沟道区域58的侧壁延伸。当相邻的栅极堆叠对应于不同的FinFET时，电介质区域78和虚设鳍52’将相邻的栅极堆叠(例如，栅极堆叠92A/94A和栅极堆叠92B/94B)隔离开。

区域50N和区域50P中的栅极电介质层92的形成可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。

在图26A和图26B中，使栅极堆叠(包括栅极电介质层92和相应的上面的栅极电极94)凹陷，以便在栅极堆叠之上以及栅极间隔件86的相对部分之间直接形成凹槽。蚀刻工艺可以是选择性的，使得电介质区域78未被显著蚀刻。在凹槽中填充包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模96，然后进行平坦化工艺以移除电介质材料在第一ILD 88之上延伸的多余部分。后续形成的栅极接触件110(图27A和图27B)穿过栅极掩模96以与经凹陷的栅极电极94的顶表面接触。电介质区域78可以延伸穿过栅极掩模96。

在图27A和图27B中，第二ILD 114被沉积为在第一ILD 88之上。在一些实施例中，第二ILD 114是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 114由电介质材料(例如，PSG、BSG、BPSG、USG等)形成，并且可以通过任何合适的方法(例如，CVD和PECVD)来沉积。

同样在图27A和图27B中示出，根据一些实施例，穿过第二ILD 114和第一ILD 88形成栅极接触件110和源极/漏极接触件112。穿过第一ILD 88和第二ILD 114形成用于源极/漏极接触件112的开口，并且穿过第二ILD 114和栅极掩模96形成用于栅极接触件110的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成衬里(例如，扩散阻挡层、粘附层等)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(例如，CMP)以从ILD 114的表面移除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以执行退火工艺以在外延源极/漏极区域82与源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112实体耦合并且电耦合至外延源极/漏极区域82，并且栅极接触件110实体耦合并且电耦合至栅极电极106。源极/漏极接触件112和栅极接触件110可以在不同的工艺中形成，或者可以在相同的工艺中形成。虽然示为被形成在相同的横截面中，但是应当理解，源极/漏极接触件112和栅极接触件110中的每一个可以被形成在不同的横截面中，这可以避免接触件的短路。

以上实施例描述了在栅极堆叠92/94之前形成电介质区域78。在其他实施例中，可以在形成电介质区域78之前形成栅极堆叠(例如，包括栅极电介质92和栅极电极94)。随后，可以蚀刻栅极堆叠92/94以暴露虚设鳍52’，并且可以沉积电介质材料以形成电介质区域78。在图28A和图28B中示出了所得结构。

图29至图37C示出了根据替代实施例的制造具有虚设鳍52’的器件20的中间步骤的横截面视图。在图29至图37C中，相同的附图标记表示使用与图2至图28B中描述的特征相同的工艺形成的相同的元件。在图29中，鳍52被形成为从衬底50延伸。硬掩模53被用于对鳍52进行图案化，并且可以保留在鳍52上。

在图30中，绝缘材料54被沉积在鳍52之上并且沿着鳍52的侧壁。绝缘材料54可以使用共形工艺来沉积，该共形工艺仅部分填充鳍52之间的空间。作为沉积工艺的结果，在鳍52之间并且在绝缘材料54之上限定开口100。随后可以将材料填充在开口100中以形成虚设鳍52’。

在图31中，可选的间隔件层102和膜104被沉积在开口中。可以使用如上关于图6和图7描述的类似工艺来执行沉积间隔件层102和膜104。

在图32中，可选的间隔件层102和膜104被依次凹陷。可以使用如上关于图8和图9描述的类似工艺来使间隔件层102和膜104凹陷。

在图33中，膜106和108被沉积在开口100中。膜106和108可以被沉积为在间隔件层102和膜104之上。可以使用如上关于图10和图11描述的类似工艺来沉积膜106和108。膜108可以是单层结构或多层结构。

在图34中，将移除工艺应用于膜106、膜108、绝缘材料54和硬掩模53(如果存在)，以移除位于鳍52之上的多余材料。在一些实施例中，可以利用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露鳍52，使得鳍52、绝缘材料54、膜106和膜108的顶表面在平坦化工艺完成之后是齐平的。

在图35中，回蚀绝缘材料54，以暴露鳍52的侧壁并且限定STI区域56。回蚀绝缘材料54可以使用如上关于图13描述的类似工艺来执行。作为回蚀的结果，STI区域56的顶表面可以位于膜104的顶表面下方、位于膜104的顶表面之上(例如，参见图36B)、或与膜104的顶表面是基本齐平的(例如，参见图36C)。

在图36A-图36B中，膜106被蚀刻并且被至少部分地从膜108的侧壁移除。图36A示出了其中STI区域56的顶表面低于膜104的顶表面的实施例；图36B示出了其中STI区域56的顶表面高于膜104的顶表面的实施例；并且图36C示出了其中STI区域56的顶表面与膜104的顶表面基本齐平的实施例。可以使用如上关于图14描述的类似工艺来蚀刻膜106。因此，鳍52’被形成。虚设鳍52’可以被嵌入在STI区域56中。例如，STI区域56可以在虚设鳍52’的底表面下方延伸并且覆盖虚设鳍52’的底表面。

虚设鳍52’的中间部分具有宽度D2，该宽度D2可以小于虚设鳍52’的底部的宽度D1。通过减小虚设鳍52’的宽度D2，可以增大虚设鳍52’与鳍52之间的空间。因此，可以用增大的工艺窗口在鳍52和虚设鳍52’周围形成栅极材料，并且可以减少制造缺陷。

虽然图36A-图36C将虚设鳍52’示出为具有特定配置，但是其他实施例考虑了器件20中的虚设鳍52’的不同配置。例如，如上关于图15A至图15H描述的任何配置可结合到器件20中。

可以在器件上执行后续工艺以形成FinFET。例如，可以执行如上关于图16A至图28B描述的那些类似工艺，以在鳍52中形成源极/漏极区域82，并且在鳍52和虚设鳍52’之上并沿着鳍52和虚设鳍52’的侧壁形成栅极堆叠。虚设鳍52’可以使相邻的源极/漏极区域82实体分离，并且电介质区域78可以延伸穿过栅极堆叠到虚设鳍52’。所得结构在图37A-图37C中示出。

所公开的FinFET实施例还可以应用于纳米结构器件，例如纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)。在NSFET实施例中，通过对沟道层和牺牲层的交替层的堆叠进行图案化来形成鳍。用如上所述的类似方式形成虚设栅极堆叠和源极/漏极。在移除虚设栅极堆叠之后，可以在沟道区域中部分地或完全地移除牺牲层。替换栅极结构用如上所述的类似方式形成，并且将部分地或完全地围绕NSFET器件的沟道区域中的沟道层。用如上所述的类似方式形成ILD以及到栅极结构和源极/漏极的接触件。可以如美国专利申请公开2016/0365414中所公开的来形成纳米结构器件，该美国专利申请公开通过引用以其整体并入本文。

在各种实施例中，虚设鳍可以用于使相邻的晶体管的金属栅极分离。虚设鳍还可以通过例如防止在外延生长工艺期间的意外的源极/漏极合并，而有助于隔离相邻的源极/漏极区域。各种实施例包括在第二膜的侧壁和底表面上形成第一膜。然后蚀刻第一膜，并且从第二膜的侧壁至少部分地移除第一膜，以减小所得的虚设鳍的宽度。因此，可以改善虚设鳍的轮廓。例如，虚设鳍的中间部分可以比虚设鳍的底部更窄(例如，具有较小的CD)。以这种方式，可以增加虚设鳍和沟道区域之间的间隔，并且可以增大用于栅极堆叠间隙填充的工艺窗口。

在一些实施例中，一种器件，包括：第一源极/漏极区域，位于半导体衬底之上；虚设鳍，与第一源极/漏极区域相邻，虚设鳍包括：第一部分，包括第一膜；第二部分，位于第一部分之上，第二部分的宽度小于第一部分的宽度，其中，第二部分包括：第二膜；以及第三膜，位于第一膜和第二膜之间，第三膜是由与第一膜和第二膜不同的材料制成的；以及栅极堆叠，沿着虚设鳍的侧壁。在一些实施例中，第三膜沿着第二膜的侧壁延伸。在一些实施例中，第三膜延伸到第二膜的最上表面。在一些实施例中，第三膜的材料的化学键能小于第二膜的材料的化学键能。在一些实施例中，第一源极/漏极区域与第二膜接触。在一些实施例中，器件还包括：第二源极/漏极区域，位于虚设鳍的与第一源极/漏极区域相反的一侧，其中，第二源极/漏极区域与第二膜接触。在一些实施例中，第二部分还包括：第四膜，位于第二膜之上，并且第四膜是由与第二膜不同的材料制成的。在一些实施例中，器件还包括：电介质区域，位于虚设鳍之上并且与虚设鳍接触，其中，栅极堆叠沿着电介质区域的侧壁延伸。在一些实施例中，第三膜的与第一膜邻接的第一表面的宽度小于第三膜的与第二膜邻接的第二表面。在一些实施例中，第三膜的与第一膜邻接的第一表面的宽度大于第三膜的与第二膜邻接的第二表面。在一些实施例中，第三膜具有凹形侧壁。

在一些实施例中，一种器件，包括：第一晶体管，位于半导体衬底的顶表面处，第一晶体管包括：第一沟道区域；以及第一栅极堆叠，位于第一沟道区域之上并且沿着第一沟道区域的侧壁；第二晶体管，位于所述半导体衬底的顶表面处，第二晶体管包括：第二沟道区域；以及第二栅极堆叠，位于第二沟道区域之上并且沿着第二沟道区域的侧壁；以及虚设鳍，将第一栅极堆叠与第二栅极堆叠体实体分开，其中，虚设鳍包括：第一膜；以及第二膜，位于第一膜之上，其中，虚设鳍在第二膜的水平处测量的宽度小于虚设鳍在第一膜的水平处测量的宽度。在一些实施例中，器件还包括：间隔件层，沿着第一膜的侧壁和底表面。在一些实施例中，器件还包括：第三膜，位于第一膜和第二膜之间。在一些实施例中，虚设鳍嵌入在隔离区域中。在一些实施例中，虚设鳍与半导体衬底接触。

在一些实施例中，一种方法，包括：在第一半导体鳍和第二半导体鳍之间限定开口；在第一半导体鳍和第二半导体鳍之间形成虚设鳍，形成虚设鳍包括：在开口中沉积第一膜；在开口中使第一膜凹陷；在开口中在第一膜之上沉积第二膜；在开口中在第二膜之上沉积第三膜，第二膜设置在第三膜的侧壁和底表面上；以及蚀刻第二膜以从第三膜的侧壁至少部分地移除第二膜；以及沿着第一半导体鳍、第二半导体鳍和虚设鳍的侧壁和顶表面形成栅极结构。在一些实施例中，方法还包括：在沉积第一膜之前，沿着开口的侧壁和底表面沉积间隔件层，其中，沉积第一膜包括在间隔件层之上沉积第一膜。在一些实施例中，形成虚设鳍还包括：使第三膜凹陷低于第二膜的最顶表面；以及在开口中在第三膜之上沉积第四膜，第二膜设置在第四膜的侧壁上。在一些实施例中，蚀刻第二膜包括选择性蚀刻工艺，该选择性蚀刻工艺以与蚀刻第三膜相比更快的速率蚀刻第二膜。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同配置不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种半导体器件，包括：第一源极/漏极区域，位于半导体衬底之上；虚设鳍，与所述第一源极/漏极区域相邻，所述虚设鳍包括：第一部分，包括第一膜；以及第二部分，位于所述第一部分之上，所述第二部分的宽度小于所述第一部分的宽度，其中，所述第二部分包括：第二膜；以及第三膜，位于所述第一膜和所述第二膜之间，所述第三膜是由与所述第一膜和所述第二膜不同的材料制成的；以及栅极堆叠，沿着所述虚设鳍的侧壁。

示例2.根据示例1所述的半导体器件，其中，所述第三膜沿着所述第二膜的侧壁延伸。

示例3.根据示例1所述的半导体器件，其中，所述第三膜延伸到所述第二膜的最上表面。

示例4.根据示例1所述的半导体器件，其中，所述第三膜的材料的化学键能小于所述第二膜的材料的化学键能。

示例5.根据示例1所述的半导体器件，其中，所述第一源极/漏极区域与所述第二膜接触。

示例6.根据示例1所述的半导体器件，还包括：第二源极/漏极区域，位于所述虚设鳍的与所述第一源极/漏极区域相反的一侧，其中，所述第二源极/漏极区域与所述第二膜接触。

示例7.根据示例1所述的半导体器件，其中，所述第二部分还包括：第四膜，位于所述第二膜之上，并且所述第四膜是由与所述第二膜不同的材料制成的。

示例8.根据示例1所述的半导体器件，还包括：电介质区域，位于所述虚设鳍之上并且与所述虚设鳍接触，其中，所述栅极堆叠沿着所述电介质区域的侧壁延伸。

示例9.根据示例1所述的半导体器件，其中，所述第三膜的与所述第一膜邻接的第一表面的宽度小于所述第三膜的与所述第二膜邻接的第二表面的宽度。

示例10.根据示例1所述的半导体器件，其中，所述第三膜的与所述第一膜邻接的第一表面的宽度大于所述第三膜的与所述第二膜邻接的第二表面的宽度。

示例11.根据示例1所述的半导体器件，其中，所述第三膜具有凹形侧壁。

示例12.一种半导体器件，包括：第一晶体管，位于半导体衬底的顶表面处，所述第一晶体管包括：第一沟道区域；以及第一栅极堆叠，位于所述第一沟道区域之上并且沿着所述第一沟道区域的侧壁；第二晶体管，位于所述半导体衬底的顶表面处，所述第二晶体管包括：第二沟道区域；以及第二栅极堆叠，位于所述第二沟道区域之上并且沿着所述第二沟道区域的侧壁；以及虚设鳍，将所述第一栅极堆叠与所述第二栅极堆叠实体分开，其中，所述虚设鳍包括：第一膜；以及第二膜，位于所述第一膜之上，其中，所述虚设鳍在所述第二膜的水平处测量的宽度小于所述虚设鳍在所述第一膜的水平处测量的宽度。

示例13.根据示例12所述的半导体器件，还包括：间隔件层，沿着所述第一膜的侧壁和底表面。

示例14.根据示例12所述的半导体器件，还包括：第三膜，位于所述第一膜与所述第二膜之间。

示例15.根据示例12所述的半导体器件，其中，所述虚设鳍嵌入在隔离区域中。

示例16.根据示例12所述的半导体器件，其中，所述虚设鳍与所述半导体衬底接触。

示例17.一种制造半导体器件的方法，包括：在第一半导体鳍和第二半导体鳍之间限定开口；在所述第一半导体鳍和所述第二半导体鳍之间形成虚设鳍，形成所述虚设鳍包括：在所述开口中沉积第一膜；在所述开口中使所述第一膜凹陷；在所述开口中在所述第一膜之上沉积第二膜；在所述开口中在所述第二膜之上沉积第三膜，所述第二膜设置在所述第三膜的侧壁和底表面上；以及蚀刻所述第二膜以从所述第三膜的侧壁至少部分地移除所述第二膜；以及沿着所述第一半导体鳍、所述第二半导体鳍和所述虚设鳍的侧壁和顶表面形成栅极结构。

示例18.根据示例17所述的方法，还包括：在沉积所述第一膜之前，沿着所述开口的侧壁和底表面沉积间隔件层，其中，沉积所述第一膜包括在所述间隔件层之上沉积所述第一膜。

示例19.根据示例17所述的方法，其中，形成所述虚设鳍还包括：使所述第三膜凹陷低于所述第二膜的最顶表面；以及在所述开口中在所述第三膜之上沉积第四膜，所述第二膜设置在所述第四膜的侧壁上。

示例20.根据示例17所述的方法，其中，蚀刻所述第二膜包括选择性蚀刻工艺，该选择性蚀刻工艺以与蚀刻所述第三膜相比更快的速率蚀刻所述第二膜。