产生布局设计的方法

技术领域

本揭示内容是关于一种产生布局设计的方法。

背景技术

微型化集成电路(integrated circuits，IC)的近期趋势导致了更小的元件，这些元件消耗更少功率，仍以更高的速度提供更多功能。微型化过程亦导致对IC电路的布局设计的更严格限制。在IC的设计中，具有定义明确的功能的预先设计单元储存在单元库中。当设计集成电路时，预先设计的单元从单元库撷取并且放置到集成电路布局中的指定位置中。导线设计在布局中以连接预先设计的单元来提供布线。在布局设计期间，为预先设计的单元选择指定位置及相关联的布线经常需要考虑针对IC中的各个部件优化速度或优化功率消耗。

发明内容

本揭示内容包含一种通过一处理器产生一集成电路的一布局设计的方法，方法包含：形成一第一区域，第一区域具有在一第一方向上延伸的至少两个第一类型单元行，其中第一类型单元行的每一者具有沿着垂直于第一方向的一第二方向量测的一第一行高度；形成一第二区域，第二区域具有在第一方向上延伸的至少两个第二类型单元行，其中第二类型单元行的每一者具有沿着第二方向量测的一第二行高度；第一区域邻接第二区域，并且第一类型单元类的第一行高度与第二类型单元行的第二行高度不同。

附图说明

当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。

图1A是根据一些实施例的在集成电路的布局设计中的单元行排列的示意图；

图1B是根据一些实施例的在集成电路的另一布局设计中的单元行排列的示意图；

图2A是根据一些实施例的在第一类型单元行中的单元的部分布局的示意图；

图2B是根据一些实施例的在第二类型单元行中的单元的部分布局的示意图；

图3A是根据一些实施例的在具有第一接触多晶硅间距的第一类型单元行中的单元的部分布局的示意图；

图3B是根据一些实施例的在具有第二接触多晶硅间距的第二类型单元行中的单元的部分布局的示意图；

图4A是根据一些实施例的在具有第一接触多晶硅间距的第一类型单元行中的单元的部分布局的示意图；

图4B是根据一些实施例的在具有第二接触多晶硅间距的第二类型单元行中的单元的部分布局的示意图；

图5A至图5B是根据一些实施例在栅极条及导电区段下方的主动区中形成的鳍式晶体管的透视图；

图6是根据一些实施例的在集成电路的布局设计中的图4A至图4B的单元行排列的示意图；

图7A至图7B及图8A至图8B是根据一些实施例的减少设计规则违反的实例的示意图；

图9A至图9B是根据一些实施例的在布局设计中排列的三种类型单元行的示意图；

图10A至图10B及图11A至图11B是根据一些实施例的三种类型区域的垂直排列的示意图；

图12A至图12B是根据一些实施例的三种类型区域的水平排列的示意图；

图13A至图13B是根据一些实施例的具有相同行高度的单元行的三种类型区域的水平排列的示意图；

图14是根据一些实施例的产生IC电路的布局设计的制程的流程图；

图15是根据一些实施例的电子设计自动化(EDA)系统的方块图；

图16是根据一些实施例的集成电路(IC)制造系统及与其相关联的IC制造流程的方块图。

【符号说明】

110:区域

112:第一类型单元行

112A:第一类型单元行

112B:第一类型单元行

112C:第一类型单元行

112D:第一类型单元行

112E:第一类型单元行

112F:第一类型单元行

118:水平边界

119:水平边界

120:区域

122:第二类型单元行

122A:第二类型单元行

122B:第二类型单元行

122C:第二类型单元行

122D:第二类型单元行

122E:第二类型单元行

122F:第二类型单元行

128:水平边界

129:水平边界

130:区域

132A:第二类型单元行

132B:第二类型单元行

132C:第二类型单元行

150:边界

180:分离通道

210:单元

212:主动区

214:主动区

215:栅极条

216:导电区段

217:栅极条

218:导电区段

220:单元

222:主动区

224:主动区

225:栅极条

226:导电区段

227:栅极条

228:导电区段

410:单元

412:第一类型单元行

412A:第一类型单元行

412B:第一类型单元行

412C:第一类型单元行

412D:第一类型单元行

412E:第一类型单元行

420:单元

422:第二类型单元行

422A:第二类型单元行

422B:第二类型单元行

422C:第二类型单元行

422D:第二类型单元行

422E:第二类型单元行

510:晶体管

511:鳍状结构

512:鳍状结构

520:晶体管

521:鳍状结构

522:鳍状结构

523:鳍状结构

721:单元

723:单元

1402:操作

1404:操作

1406:操作

1410:制程

1420:制程

1430:制程

1450:制程

1500:电子设计自动化(EDA)系统

1502:硬件处理器

1504:储存媒体

1506:计算机程序码/指令

1507:程序库

1508:总线

1510:I/O接口

1512:网络接口

1514:网络

1542:使用者界面(UI)

1600:系统

1620:设计室

1622:IC设计布局图

1630:遮罩室

1632:数据准备

1644:遮罩制造

1645:遮罩

1650:IC制造商/生产商(“fab”)

1652:制造工具

1653:半导体晶圆

1660:IC元件

具体实施方式

以下揭示内容提供许多不同的实施例或实例，用于实施所提供标的的不同特征。下文描述部件、材料、值、步骤、操作、材料、排列或类似者的具体实例以简化本揭示。当然，这些仅为实例且并不意欲为限制性。可以预期其他部件、值、操作、材料、排列或类似者。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。

另外，为了便于描述，本文可使用空间相对性术语(诸如“下方”、“之下”、“下部”、“之上”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件或特征的关系。除了诸图所描绘的定向外，空间相对性术语意欲涵盖使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。

在布局设计期间，不同类型的预先设计单元用于IC电路的各种优化。例如，可能选择一种类型的预先设计单元用于速度优化，并且选择另一种类型的预先设计单元用于功率消耗优化。不同类型的预先设计单元放置在布局中的不同类型的单元行中。当在单元重新放置及重新布线过程期间将不同类型的单元行分组为多个区域并且每个区域具有相同类型的两个或多个单元行以减少设计规则违反时，可能减小与用于一些布局设计的重新布线制程相关联的导电连接的长度增加。图1A是根据一些实施例的在集成电路的布局设计中的单元行排列的示意图。在图1A中，布局设计包括在区域110中的第一组单元行及在区域120中的第二组单元行。区域110包括第一类型单元行112A、112B、112C及112D。区域120包括第二类型单元行122A、122B、122C及122D。区域110沿着在X方向上延伸的边界150邻接区域120。在区域110中的每个第一类型单元行(例如，112A、112B、112C或112D)具有沿着X方向量测的宽度W1，并且具有沿着Y方向量测的第一行高度H1。在区域120中的每个第二类型单元行(例如，122A、122B、122C或122D)具有沿着X方向量测的宽度W2，并且具有沿着Y方向量测的第二行高度H2。

图1B是根据一些实施例的在集成电路的另一布局设计中的单元行排列的示意图。在图1B中，布局设计包括在区域110中的第一组单元行及在区域120中的第二组单元行。区域110包括第一类型单元行112A、112B、112C、112D、112E及112F。区域120包括第二类型单元行122A、122B、122C及122D。区域110沿着在区域110与区域120之间的分离通道180邻接区域120，其中分离通道180在Y方向上延伸。在区域110中的每个第一类型单元行(例如，112A、112B、112C、112D、112E或112F)具有沿着X方向量测的宽度W1并且具有沿着Y方向量测的第一行高度H1。在区域120中的每个第二类型单元行(例如，122A、122B、122C或122D)具有沿着X方向量测的宽度W2并且具有沿着Y方向量测的第二行高度H2。

在图1A及图1B中，在区域110中的第一类型单元行的第一行高度H1与在区域120中的第二类型单元行的第二行高度H2不同。在一些实施例中，标准单元是放置在区域110中的每个第一类型单元行中。在一些实施例中，第一类型单元行中的每个单元的单元高度与第一类型单元行的第一行高度H1一致。在一些实施例中，第一类型单元行中的一或多个单元具有与第一类型单元行的第一行高度H1不同的单元高度。在一些实施例中，标准单元是放置在区域120中的每个第二类型单元行中。在一些实施例中，第二类型单元行中的每个单元的单元高度与第二类型单元行的第二行高度H2一致。在一些实施例中，第二类型单元行中的一或多个单元具有与第二类型单元行的第二行高度H2不同的单元高度。

图2A是根据一些实施例的在第一类型单元行中的单元的部分布局的示意图。在图2A中，在第一类型单元行112中的单元210放置在第一类型单元行112的水平边界118与119(在X方向上延伸)之间。单元210具有与第一类型单元行112的第一行高度H1相同的单元高度。第一类型单元行112的实例包括在图1A的区域110中的第一类型单元行112A～112D及在图1B的区域110中的第一类型单元行112A～112F。第一类型单元行112包括在X方向上延伸的主动区212及214。

在图2A中，晶体管在主动区212上方形成。单元210包括在Y方向上延伸的一或多个栅极条215，这些栅极条与主动区212交叉以在主动区212中的通道区域上方形成晶体管的栅极。单元210亦包括在Y方向上延伸的一或多个导电区段216，这些导电区段与主动区212交叉以在主动区212中的主动区域上方形成晶体管的漏极/源极端子。在图2A中，晶体管在主动区214上方形成。单元210包括在Y方向上延伸的一或多个栅极条217，这些栅极条与主动区214交叉以在主动区214中的通道区域上方形成晶体管的栅极。单元210亦包括在Y方向上延伸的一或多个导电区段218，这些导电区段与主动区214交叉以在主动区214中的主动区域上方形成晶体管的漏极/源极端子。在一些实施例中，主动区212是p型主动区，并且主动区214是n型主动区。由此，在主动区212上方构造的晶体管是p型晶体管，并且在主动区212上方构造的晶体管是n型晶体管。

在图2A中，在两个相邻栅极条215之间(或在两个相邻栅极条217之间)的间距距离一律等于第一接触多晶硅间距CPP1。间距距离在两个相邻栅极条的中点之间量测。在图2A中，每个栅极条215的布局图案直接连接到对应栅极条217的布局图案。在一些实施例中，然而，在对应于图2A的部分布局的所制造的集成电路中，一或多个栅极条215不直接连接到其对应栅极条217。特别是，即使栅极条215沿着Y方向与对应栅极条217垂直地对准，在一些实施例中，彼此垂直地对准的两个栅极条215及217不一定形成任何直接导电连接，这是因为图2A仅描绘了单元210的部分布局。部分布局不包括用于指示在栅极条215与其对应栅极条217之间的一或多个连接的切线的布局图案。图2A中的部分布局亦不包括用于规定通孔连接的布局图案及用于规定各个金属层中的布线连接的布局图案。

图2B是根据一些实施例的在第二类型单元行中的单元的部分布局的示意图。在图2A中，在第二类型单元行122中的单元220放置在第二类型单元行122的水平边界128与129(在X方向上延伸)之间。单元220具有与第二类型单元行122的第二行高度H2相同的单元高度。第二类型单元行122的实例包括在图1A或图1B的区域120中的第二类型单元行122A～122D。第二类型单元行122包括在X方向上延伸的主动区222及224。

在图2B中，晶体管在主动区222上方并且在主动区224上方形成。在主动区222上方的晶体管的栅极形成有栅极条225，并且在主动区224上方的晶体管的栅极形成有栅极条227。在主动区222上方的晶体管的漏极/源极端子形成有导电区段226，并且在主动区224上方的晶体管的漏极/源极端子形成有导电区段228。在一些实施例中，主动区222是p型主动区，并且主动区224是n型主动区。此外，在一些实施例中，一或多个栅极条225不直接连接到其对应栅极条227，这是因为单元220的部分布局不包括用于指示在栅极条225与其对应栅极条227之间的一或多个连接的切线的布局图案。在图2B中，在两个相邻栅极条225之间(或在两个相邻栅极条227之间)的间距距离均匀地等于第二接触多晶硅间距CPP2。

在图2A及图2B中，第一类型单元行112的第一行高度H1与第二类型单元行122的第二行高度H2不同。此外，在一些实施例中，第一类型单元行112中的至少一个主动区具有与第二类型单元行122中的对应主动区的导电性质不同的导电性质。在一些实施例中，第一类型单元行112中的至少一个主动区具有与第二类型单元行122中的对应主动区中的第二预定数量的导电条不同的第一预定数量的导电条。在一些实施例中，在第一类型单元行112中在X方向上延伸的导电条是用于在第一类型单元行112中形成鳍式晶体管的鳍状结构，并且在第二类型单元行122中在X方向上延伸的导电条是用于在第二类型单元行122中形成鳍式晶体管的鳍状结构。在一些实施例中，在第一类型单元行112中在X方向上延伸的导电条是用于在第一类型单元行112中形成纳米薄片晶体管的纳米薄片，并且在第二类型单元行122中在X方向上延伸的导电条是用于在第二类型单元行122中形成纳米薄片晶体管的纳米薄片。在一些实施例中，在第一类型单元行112中在X方向上延伸的导电条是用于在第一类型单元行112中形成纳米片晶体管的纳米片，并且在第二类型单元行122中在X方向上延伸的导电条是用于在第二类型单元行122中形成纳米片晶体管的纳米片。

在布局设计的一些实施方式中，在第一主动区中的第一预定数量的导电条与在第二主动区中的第二预定数量的导电条之间的差异表现为在第一主动区的高度与第二主动区的高度之间的差异。例如，在第一类型单元行112中的主动区212的第一高度h1(如图2A所示)与在第二类型单元行122中的主动区222的第二高度h2(如图2B所示)不同。在布局设计的一些实施方式中，在主动区212的第一高度h1与主动区222的第二高度h2之间的差异表示在主动区212中的第一预定数量的导电条与在主动区222中的第二预定数量的导电条之间的差异。在一些实施方式中，主动区212包括在X方向上延伸的两个鳍状结构(如图2A的图例所示)，并且主动区222包括在X方向上延伸的三个鳍状结构(如图2B的图例所示)。

在图2A及图2B中，在一些实施例中，在第一类型单元行112中的至少一个主动区具有与在第二类型单元行122中的至少一个主动区的导电性质不同的导电性质。在一些实施例中，图2A中的主动区212及214的至少一者与图2B中的主动区222及224的对应主动区不同。在一些实施例中，图2A中的主动区212及214的每一者与图2B中的主动区222及224的对应主动区不同。例如，在一些实施例中，图2A中的主动区212及214的每一者具有在X方向上延伸的两个鳍状结构，而图2B中的主动区222及224的每一者具有在X方向上延伸的三个鳍状结构。在一些实施例中。第一类型单元行112中的第一接触多晶硅间距CPP1(例如，如图2A所示)与第二类型单元行122中的第二接触多晶硅间距CPP2(例如，如图2B所示)相同。在一些实施例中，第一类型单元行112中的第一接触多晶硅间距CPP1与第二类型单元行122中的第二接触多晶硅间距CPP2不同。

图3A是根据一些实施例的在具有第一接触多晶硅间距的第一类型单元行中的单元的部分布局的示意图。图3B是根据一些实施例的在具有第二接触多晶硅间距的第二类型单元行中的单元的部分布局的示意图。在图3A中的第一类型单元行112中的第一接触多晶硅间距CPP1与在图3B中的第二类型单元行122中的第二接触多晶硅间距CPP2相比较小，而第一类型单元行112的第一行高度H1与第二类型单元行122的第二行高度H2相比较小。在替代实施例中，第一类型单元行中的第一接触多晶硅间距CPP1与第二类型单元行中的第二接触多晶硅间距CPP2相比较大，而第一类型单元行的第一行高度H1与第二类型单元行的第二行高度H2相比较小。

图4A是根据一些实施例的在具有第一接触多晶硅间距的第一类型单元行412中的单元410的部分布局的示意图。图4B是根据一些实施例的在具有第二接触多晶硅间距的第二类型单元行422中的单元420的部分布局的示意图。不同于图3A至图3B中的实施例(其中第一类型单元行的第一行高度H1与第二类型单元行的第二行高度H2不同)，在图4A至图4B的实施例中，第一类型单元行412的第一行高度H1等于第二类型单元行422的第二行高度H2。此外，在图4A中的第一类型单元行412中的第一接触多晶硅间距CPP1与在图4B中的第二类型单元行422中的第二接触多晶硅间距CPP2相比较小。在替代实施例中，第一类型单元行中的第一接触多晶硅间距CPP1与第二类型单元行中的第二接触多晶硅间距相比较大，而第一类型单元行的第一行高度等于第二类型单元行的第二行高度。

图5A至图5B是根据一些实施例的在栅极条及导电区段下方的主动区中形成的鳍式晶体管的透视图。在图3A中，如由图2A中的部分布局设计规定，鳍式晶体管510在主动区212中的两个鳍状结构511及512上方形成。晶体管510的栅极通过栅极条215在鳍状结构511及512上方形成。晶体管510的源极端子及漏极端子通过导电区段216在鳍状结构511及512上方形成。在图3B中，如由图2B中的部分布局设计规定，鳍式晶体管520在主动区222中的三个鳍状结构521、522及523上方形成。晶体管520的栅极通过栅极条225在鳍状结构521、522及523上方形成。晶体管520的源极端子及漏极端子通过导电区段226在鳍状结构521、522及523上方形成。

图6是根据一些实施例的在集成电路的布局设计中的图4A至图4B的单元行排列的示意图。在图6中，布局设计包括在区域110中的第一组单元行及在区域120中的第二组单元行。区域110包括第一类型单元行412A、412B、412C、412D及412E。区域120包括第二类型单元行422A、422B、422C、422D及422E。区域110沿着在区域110与区域120之间的分离通道180邻接区域120，其中分离通道180在Y方向上延伸。在区域110中的每个第一类型单元行(例如，412A、412B、412C、412D或412E)具有第一行高度H1。每个第二类型单元行(例如，422A、422B、422C、422D或422E)具有第二行高度H2。第一行高度H1等于第二行高度H2。在一些实施例中，在区域110中的第一类型单元行的每一者中的第一接触多晶硅间距与在区域120中的第二类型单元行的每一者中的第二接触多晶硅间距不同。在一些实施例中，第一类型单元行412A～412E的每一者与图4A中的第一类型单元行412一致，并且第二类型单元行422A～422E的每一者与图4B中的第二类型单元行422一致。在一些实施例中，在区域110中的第一类型单元行的每一者中的至少一个主动区具有第一预定数量的导电条，这些第一预定数量的导电条与在区域120中的第二类型单元行中的对应主动区中的第二预定数量的导电条不同的。导电条的实例包括鳍状结构、纳米薄片及纳米片。

在图1A至图1B及图6中的集成电路的布局设计中，两种类型的单元行(例如，区域110中的第一类型单元行及区域120中的第二类型单元行)可用于将预先设计的单元定位到集成电路的布局中。在一些实施例中，与经设计有仅一种单元行的相同目标电路相比，经设计有两种类型的单元行的目标电路可具有较佳速度及功率优化。在如图1A至图1B所示的一个具体实例中，第一类型单元行112的第一行高度H1与第二类型单元行122的第二行高度H2相比较小，并且在一些实施例中，在第一类型单元行112中的每个主动区中的导电条的第一预定数量与在第二类型单元行122中的对应主动区中的导电条的第二预定数量相比较小。在所描述的具体实例中，与在区域120中的第二类型单元行的一者中定位的具有相同设计功能的等效单元相比，在区域110中的第一类型单元行的一者中定位的具有某些设计功能的单元将具有较少功率消耗及较小单元面积。另一方面，与定位到区域120中的第二类型单元行的一者中的具有相同设计功能的等效单元相比，定位到区域110中的第一类型单元行的一者中的具有某些设计功能的单元将具有较慢速度。因此，布局设计者可以选择将单元定位在第二类型单元行中来优化速度或将单元定位在第一类型单元行中来优化功率消耗及单元面积。

此外，在一些实施例中，当多个第一类型单元行在区域110中分组在一起并且多个第二类型单元行在区域120中分组在一起时，如图1A至图1B及图6所示的集成电路的布局设计亦提供单元重新定位及重新布线选项来减少某些设计规则违反。图7A至图7B及图8A至图8B是根据一些实施例的减少设计规则违反的实例的示意图。在图7A及图8A中，预先设计的单元721及723在第二类型单元行122B中彼此相邻放置，并且对于预先设计的单元723(如斜线标记的圆圈所指示)设计规则违反被侦测到。针对集成电路的一些布局设计，如图7B及图8B所示，设计规则违反通过以下操作减少：将预先设计的单元723从第二类型单元行122B移动到区域120中的相邻第二类型单元行，并且在预先设计的单元723与预先设计的单元721之间重新布线导电连接。因为区域120包括分组在一起的多个第二类型单元行，可能将预先设计的单元723移动到第二类型单元行中，此第二类型单元行是第二类型单元行122B的近邻(例如，第二类型单元行122C)。就减小与重新布线相关联的导电连接的长度增加而言，如在一些替代实施方式中，与将预先设计的单元723移动到其他第二类型单元行中相比，将预先设计的单元723移动到近邻(例如，第二类型单元行122C)具有较佳效能。作为替代实施方式的实例，当第二类型单元行不具有相同类型的近邻时(例如在每个第二类型单元行由两个第一类型单元行紧邻的实施方式中)，与重新布线相关联的导电连接的长度增加将亦包括额外长度增加，由于从一个第二类型单元行(例如，定位预先设计的单元721)到另一第二类型单元行(例如，定位预先设计的单元723)的横跨第一类型单元行的导电连接。

尽管在图1A至图1B及图6中存在两种类型的单元行可用于将预先设计的单元定位到布局设计中，在其他实施例中，三种类型的单元行可用于将预先设计的单元定位到集成电路的布局设计中。在一些实施例中，使用多于三种类型的单元行。

图9A至图9B是根据一些实施例的在布局设计中排列的三种类型单元行的示意图。在图9A至图9B中，布局设计包括在区域110中的第一组单元行、在区域120中的第二组单元行及在区域130中的第三组单元行。区域110在区域120的第一侧处邻接区域120，并且区域130在区域120的第二侧处邻接区域120。此处，第一侧及第二侧是在区域120的相对端。区域110中的每个第一类型单元行具有沿着Y方向量测的行高度H1，区域120中的每个第二类型单元行具有沿着Y方向量测的行高度H2，并且区域130中的每个第三类型单元行具有在Y方向上延伸的行高度H3。在图9A至图9B中，行高度H1、行高度H2及行高度H3均彼此不同。

在图9A中，区域110包括第一类型单元行112A～112D，区域120包括第二类型单元行122A～122D，并且区域130包括第二类型单元行132A～132C。区域110沿着在X方向上延伸的第一边界151邻接区域120，并且区域130沿着在X方向上延伸的第二边界152邻接区域120。

在图9B中，区域110包括第一类型单元行112A～112H，区域120包括第二类型单元行122A～122F，并且区域130包括第二类型单元行132A～132C。区域110沿着区域110与区域120之间的第一分离通道181邻接区域120，并且区域130沿着区域130与区域120之间的第二分离通道182邻接区域120。第一分离通道181及第二分离通道182的每一者在Y方向上延伸。

在图9A至图9B中的一些实施例中，三个不同的行高度(例如，行高度H1、行高度H2及行高度H3)与三种不同类型的主动区有关，这些主动区各者对应于三种不同类型的单元行中的一者。在一些实施例中，区域110中的每个第一类型单元行具有形成有第一预定数量的导电条的至少一个第一类型主动区，区域120中的每个第二类型单元行具有形成有第二预定数量的导电条的至少一个第二类型主动区，并且区域130中的每个第三类型单元行具有形成有第三预定数量的导电条的至少一个第三类型主动区。在一些实施例中，第一预定数量、第二预定数量、第三预定数量均彼此不同。导电条的实例包括鳍状结构、纳米薄片及纳米片。

在图9B中的一些实施例中，在区域110中的每个第一类型单元行中的第一组栅极条形成有第一接触多晶硅间距CPP1，在区域120中的每个第二类型单元行中的第二组栅极条形成有第二接触多晶硅间距CPP2，并且在区域130中的每个第三类型单元行中的第三组栅极条形成有第三接触多晶硅间距CPP3。在一些实施例中，在区域110中的第一接触多晶硅间距CPP1、在区域120中的第二接触多晶硅间距CPP2及在区域130中的第三接触多晶硅间距CPP3均彼此不同。在一些实施例中，在区域120中的第二接触多晶硅间距CPP2与在区域110中的第一接触多晶硅间距CPP1或在区域130中的第三接触多晶硅间距CPP3不同。

针对图1A至图1B及图6中的集成电路的布局设计，两种类型的单元行可用于将预先设计的单元定位到集成电路中：一种类型的单元行用于定位优化速度的预先设计的单元，并且一种类型的单元行用于定位优化功率消耗及单元面积的预先设计的单元。当存在三种类型的单元行(诸如图9A至图9B中的布局设计中)可用于将预先设计的单元定位到集成电路中时，出于三种不同类型的优化目的，三种类型的预先设计的单元对应地定位到三种类型的单元行中。例如，具有最短单元高度及最小多间距的第一类型预先设计的单元用于优化功率消耗，具有最高单元高度及最大多间距的第二类型预先设计的单元用于优化速度，并且具有中间单元高度及中间多间距的第三类型预先设计的单元用于优化在速度与功率消耗之间的平衡。类似地，当存在多于三种类型的单元行可用于将预先设计的单元定位到集成电路中时，多于三种类型的预先设计的单元对应地定位到多于三种类型的单元行中。排列到多于三个区域中的多于三种类型的单元行是在本揭示的预期范畴内。

图10A至图10B、图11A至图11B及图12A至图12B是根据一些实施例的各者具有对应类型的至少两个单元行的三个区域的排列图案的示意图。在图10A及图11A中，区域序列垂直地朝向负Y方向以前向顺序排列，并且呈现以下列表的形式：区域110、区域120、区域130、区域110、区域120及区域130。在前向顺序中，序列中的前三个区域(例如，110、120及130)以以下顺序排列：与如序列中接下来三个区域(例如，110、120及130)排列的顺序一致。在图10B及图11B中，区域序列垂直地朝向负Y方向以逆向顺序排列，并且呈现以下列表的形式：区域110、区域120、区域130、区域130、区域120及区域110。在逆向顺序中，序列中的前三个区域(例如，110、120及130)以以下顺序排列：为如序列中的接下来三个区域(例如，130、120及110)排列的顺序的反映。在图10A至图10B及图11A至图11B中，区域110具有行高度为H1的两个第一类型单元行，区域120具有行高度为H2的两个第二类型单元行，并且区域130具有行高度为H3的两个第三类型单元行。在此实施例中，行高度H1、行高度H2及行高度H3彼此不同。作为示例提供图10A至图10B、图11A至图11B及图12A至图12B中的三个不同区域的排列图案，并且多于三个不同区域的其他排列图案是在本揭示的预期范畴内。

在图12A中，区域序列水平地朝向正X方向以前向顺序排列，并且呈现以下列表的形式：区域110、区域120、区域130、区域110、区域120及区域130。在图12B中，区域序列水平地朝向正X方向以逆向顺序排列，并且呈现以下列表的形式：区域110、区域120、区域130、区域130、区域120及区域110。在图12A至图12B中，区域110具有行高度为H1的九个第一类型单元行，区域120具有行高度为H2的六个第二类型单元行，并且区域130具有行高度为H3的三个第三类型单元行。在图12A至图12B中，行高度H1、行高度H2及行高度H3彼此不同。

图13A至图13B是根据一些实施例的各者具有行高度相同的对应类型单元行的三个区域的排列图案的示意图。不同于图10A至图10B、图11A至图11B及图12A至图12B中的实施例(其中第一类型单元行的行高度H1、第二类型单元行的行高度H2及第三类型单元行的行高度H3均不同)，在图13A至图13B的实施例中，第一类型单元行的行高度、第二类型单元行的行高度及第三类型单元行的行高度均为相同的。在图13A至图13B中，在区域110中的六个第一类型单元行的每一者具有第一接触多晶硅间距CPP1，在区域110中的六个第二类型单元行的每一者具有第二接触多晶硅间距CPP2，并且在区域110中的六个第三类型单元行的每一者具有第三接触多晶硅间距CPP3。在图13A至图13B中，第一接触多晶硅间距CPP1、第二接触多晶硅间距CPP2及第三接触多晶硅间距CPP3均彼此不同。在图13A中，区域序列水平地朝向正X方向以前向顺序排列，并且呈现以下列表的形式：区域110、区域120、区域130、区域110、区域120及区域130。在图13B中，区域序列水平地朝向正X方向以逆向顺序排列，并且呈现以下列表的形式：区域110、区域120、区域130、区域130、区域120及区域110。

图14是根据一些实施例的产生IC电路的布局设计的制程的流程图。在此制程中，于操作1402，电路设计从一或多个网络连线表文件撷取，并且于操作1404，用于电路设计的预先设计的单元从一或多个单元库撷取。随后，根据网络连线表文件及于操作1406接收的技术文件，于制程1410产生用于电路设计的平面布置图，用于将预先设计的单元放置到布局设计中。在一些实施例中，所接收的技术文件包括关于用于容纳预先设计单元的各种类型单元行的信息，诸如各种类型单元行的行高度及/或各种类型单元行的接触多晶硅间距。平面布置图包括规定至少两种类型区域的位置。至少两种类型区域的每一者包括相同类型的多个单元行。在一些实施例中，将各种类型区域以前向顺序或逆向顺序相继放置在平面布置图中。以前向顺序的区域序列的实例在图10A、图11A、图12A及图13A中提供。以逆向顺序的区域序列的实例在图10B、图11B、图12B及图13B中提供。在一些实施例中，一些区域与一些其他区域交织。在一些实施例中，一些区域不与任何其他区域交织。

在图14中，于制程1410产生平面布置图之后，于制程1420将用于电路设计的预先设计单元放置到平面布置图中。具有不同单元高度及/或接触多晶硅间距的各种类型的预先设计单元经选择以在电路设计的一些部件中优化速度或功率消耗。在一些实施例中，各种类型的预先设计单元经选择以优化速度、优化功率消耗或优化在速度与功率消耗之间的平衡。于制程1420，将预先设计单元放置在平面布置图中亦经历设计规则检查制程，并且识别出有助于一或多个设计规则违反的至少一些预先设计单元。为了减少设计规则违反，一些所识别的预先设计单元重新定位并且从其初始占据的单元行移动到相邻的相容单元行。若相邻单元行与初始占据的单元行均为相同类型，则相邻单元行与初始占据的单元行相容。在一些实施例中，不同类型的单元行具有不同单元高度或不同接触多晶硅间距。在一些实施例中，不同类型的单元行均具有不同单元高度及不同接触多晶硅间距。在图14中，于制程1420将预先设计的单元放置到平面布置图中之后，于下一制程1430，执行时脉树合成(clock tree synthesis，CTS)以最小化偏斜及插入延迟，并且于制程1450，执行布线制程以分配布线资源，用于独立网的连接及轨迹指派。在一些实施例中，在IC电路的布局设计达成一或多个设计目标之前，于制程1420的单元放置、于制程1430的时脉树合成及于制程1450的布线重复若干迭代。

图15是根据一些实施例的电子设计自动化(EDA)系统1500的方块图。

在一些实施例中，EDA系统1500包括自动放置与布线(Auto place and route，APR)系统。根据一或多个实施例的本文描述的设计表示接线布线排列的布局图的方法是例如根据一些实施例可使用EDA系统1500实现的。

在一些实施例中，EDA系统1500是包括硬件处理器1502及非暂时性计算机可读取储存媒体1504的通用计算元件。储存媒体1504尤其是用计算机程序码1506(亦即，可执行指令集)编码(亦即，储存)。通过硬件处理器1502执行指令1506(至少部分)表示EDA工具，此EDA工具实施本文根据一或多个实施例描述的方法的一部分或全部(后文为所提及的制程及/或方法)。

处理器1502经由总线1508电气耦合到计算机可读取储存媒体1504。处理器1502亦由总线1508电气耦合到输入/输出(input/output，I/O)接口1510。网络接口1512亦经由总线1508电气连接到处理器1502。网络接口1512连接到网络1514，使得处理器1502及计算机可读取储存媒体1504能够经由网络1514连接到外部元件。处理器1502用以执行在计算机可读取储存媒体1504中编码的计算机程序码1506，以便导致EDA系统1500可用于执行所提及的制程及/或方法的一部分或全部。在一或多个实施例中，处理器1502是中央处理单元(CPU)、多处理器、分散式处理系统、特殊应用集成电路(ASIC)及/或适宜的处理单元。

在一或多个实施例中，计算机可读取储存媒体1504是电子、磁性、光学、电磁、红外及/或半导体系统(或者设备或装置)。例如，计算机可读取储存媒体1504包括半导体或固态记忆体、磁带、可移除计算机磁片、随机存取记忆体(RAM)、只读记忆体(ROM)、刚性磁盘及/或光盘。在使用光盘的一或多个实施例中，计算机可读取储存媒体1504包括压缩磁盘-只读记忆体(CD-ROM)、压缩磁盘-读/写(CD-R/W)及/或数字视频光盘(DVD)。

在一或多个实施例中，储存媒体1504储存计算机程序码1506，此计算机程序码用以导致EDA系统1500(其中此执行(至少部分)表示EDA工具)可用于执行所提及的制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体1504亦储存促进执行所提及的制程及/或方法的一部分或全部的信息。在一或多个实施例中，储存媒体1504储存标准单元(包括如本文揭示的此种标准单元)的程序库1507。

EDA系统1500包括输入/输出(input/output，I/O)接口1510。I/O接口1510耦合到外部电路系统。在一或多个实施例中，I/O接口1510包括用于将信息及命令通讯到处理器1502的键盘、小键盘、鼠标、轨迹球、轨迹板、触控式屏幕及/或游标方向键。

EDA系统1500亦包括耦合到处理器1502的网络接口1512。网络接口1512允许EDA系统1500与网络1514通讯，其中一或多个其他计算机系统连接到网络。网络接口1512包括：无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一或多个实施例中，在两个或多个EDA系统1500中实施所提及的制程及/或方法的一部分或全部。

EDA系统1500用以经由I/O接口1510接收信息。经由I/O接口1510接收的信息包括下列的一或多个：指令、数据、设计规则、标准单元库及/或用于由处理器1502处理的其他参数。将信息经由总线1508传递到处理器1502。EDA系统1500用以经由I/O接口1510接收关于UI的信息。信息在计算机可读取储存媒体1504中储存为使用者界面(user interface，UI)1542。

在一些实施例中，将所提及的制程及/或方法的一部分或全部实施为由处理器执行的独立式软件应用。在一些实施例中，将所提及的制程及/或方法的一部分或全部实施为软件应用，此软件应用是额外软件应用的一部分。在一些实施例中，将所提及的制程及/或方法的一部分或全部实施为到软件应用的插件。在一些实施例中，将所提及的制程及/或方法中的至少一个实施为软件应用，此软件应用为EDA工具的一部分。在一些实施例中，将所提及的制程及/或方法的一部分或全部实施为软件应用，此软件应用由EDA系统1500使用。在一些实施例中，包括标准单元的布局图使用诸如获自CADENCE DESIGN SYSTEMS,Inc.的

在一些实施例中，将制程实现为在非暂时性计算机可读取记录媒体中储存的程序的功能。非暂时性计算机可读取记录媒体的实例包括但不限于外部/可移除及/或内部/内置储存或记忆体单元，例如，下列中的一或多者：光盘(诸如DVD)、磁盘(诸如硬盘)、半导体记忆体(诸如ROM、RAM、记忆卡)及类似者。

图16是根据一些实施例的集成电路(IC)制造系统1600及与其相关联的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1600制造下列中的至少一个：(A)一或多个半导体遮罩或(B)在半导体集成电路层中的至少一个部件。

在图16中，IC制造系统1600包括实体，诸如设计室1620、遮罩室1630及IC制造商/生产商(“fab”)1650，这些实体在关于制造IC元件1660的设计、开发及制造周期及/或服务中彼此相互作用。系统1600中的实体由通讯网络连接。在一些实施例中，通讯网络是单个网络。在一些实施例中，通讯网络是各种不同的网络，诸如网内网络及网际网络。通讯网络包括有线及/或无线通讯通道。每个实体与其他实体中的一或多者相互作用，并且将服务提供到其他实体中的一或多者及/或从其他实体中的一或多者接收服务。在一些实施例中，设计室1620、遮罩室1630及IC fab 1650中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1620、遮罩室1630及IC fab 1650中的两个或多个在共用设施中共存并且使用共用资源。

设计室(或设计团队)1620产生IC设计布局图1622。IC设计布局图1622包括针对IC元件1660设计的各个几何图案。几何图案对应于构成待制造的IC元件1660的各个部件的金属、氧化物或半导体层的图案。各个层结合以形成各种IC特征。例如，IC设计布局图1622的一部分包括待在半导体基板(诸如硅晶圆)中形成的各种IC特征(诸如主动区域、栅电极、源极及漏极、层间互连的金属线或通孔、以及用于接合垫的开口)以及在半导体基板上设置的各种材料层。设计室1620实施适当设计程序以形成IC设计布局图1622。设计程序包括下列中的一或多者：逻辑设计、实体设计或放置及布线。IC设计布局图1622存在于具有几何图案的信息的一或多个数据文件中。例如，IC设计布局图1622可以GDSII文件格式或DFII文件格式表达。

遮罩室1630包括数据准备1632及遮罩制造1644。遮罩室1630使用IC设计布局图1622，以制造一或多个遮罩1645，这些遮罩将用于根据IC设计布局图1622制造IC元件1660的各个层。遮罩室1630执行遮罩数据准备1632，其中IC设计布局图1622转换为代表性数据文件(“RDF”)。遮罩数据准备1632向遮罩制造1644提供RDF。遮罩制造1644包括遮罩写入器。遮罩写入器将RDF转换为基板上的影像，基板诸如遮罩(主光罩)1645或半导体晶圆1653。设计布局图1622由遮罩数据准备1632操控，以符合遮罩写入器的特定特性及/或IC fab 1650的需求。在图16中，将遮罩数据准备1632及遮罩制造1644示出为单独的元件。在一些实施例中，可以将遮罩数据准备1632及遮罩制造1644共同称为遮罩数据准备。

在一些实施例中，遮罩数据准备1632包括光学邻接修正(OPC)，此OPC使用微影增强技术来补偿影像误差，诸如可以由绕射、干涉、其他制程影响及类似者产生的彼等误差。OPC调节IC设计布局图1622。在一些实施例中，遮罩数据准备1632包括进一步的解析度增强技术(RET)，诸如偏轴照明、次解析度辅助特征、相移遮罩、其他适宜技术及类似者或其组合。在一些实施例中，亦使用反向微影技术(ILT)，其将OPC视作反向成像问题。

在一些实施例中，遮罩数据准备1632包括遮罩规则检验器(MRC)，此遮罩规则检验器用一组遮罩产生规则检验已经历OPC中的制程的IC设计布局图1622，这些遮罩产生规则含有某些几何及/或连接性限制以确保足够裕度，用于考虑到在半导体制造制程中的变化性及类似者。在一些实施例中，MRC修改IC设计布局图1622以在遮罩制造1644期间补偿限制，这可撤销由OPC执行的部分修改，以便满足遮罩产生规则。

在一些实施例中，遮罩数据准备1632包括模拟处理的微影制程检验(LPC)，此处理将由IC fab 1650实施以制造IC元件1660。LPC基于IC设计布局图1622模拟此处理以产生模拟的制造元件，诸如IC元件1660。在LPC模拟中的处理参数可以包括与IC制造周期的各个制程相关联的参数、与用于制造IC的工具相关联的参数及/或制造制程的其他态样。LPC考虑到各种因素，诸如天线影像对比、焦点深度(“DOF”)、遮罩误差增强因素(“MEEF”)、其他适宜因素及类似者或其组合。在一些实施例中，在模拟的制造元件已经由LPC产生之后，若模拟的元件形状不足够紧密而不满足设计规则，则将重复OPC及/或MRC以进一步细化IC设计布局图1622。

应当理解，遮罩数据准备1632的以上描述已经出于清晰目的而简化。在一些实施例中，数据准备1632包括额外特征，诸如逻辑操作(LOP)以根据制造规则修改IC设计布局图1622。另外，在数据准备1632期间应用到IC设计布局图1622的制程可以各种不同顺序执行。

在遮罩数据准备1632之后并且在遮罩制造1644期间，遮罩1645或一组遮罩1645基于经修改的IC设计布局图1622制造。在一些实施例中，遮罩制造1644包括基于IC设计布局图1622执行一或多次微影曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于经修改的IC设计布局图1622在遮罩(光罩或主光罩)1645上形成图案。遮罩1645可以在各种技术中形成。在一些实施例中，遮罩1645使用二元技术形成。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于暴露已经在晶圆上涂布的影像敏感材料层(例如，光阻剂)的辐射光束(诸如紫外(UV)光束)由不透明区域阻挡并且透射穿过透明区域。在一个实例中，遮罩1645的二元遮罩版本包括透明基板(例如，熔凝石英)及在二元遮罩的不透明区域中涂布的不透明材料(例如，铬)。在另一实例中，遮罩1645使用相移技术形成。在遮罩1645的相移遮罩(PSM)版本中，在相移遮罩上形成的图案中的各种特征用以具有适当相位差，以增强解析度及成像品质。在各个实例中，相移遮罩可以是衰减PSM或交替PSM。由遮罩制造1644产生的遮罩在各种制程中使用。例如，此种遮罩在离子布植制程中使用以在半导体晶圆1653中形成各种掺杂区域、在蚀刻制程中使用以在半导体晶圆1653中形成各种蚀刻区域及/或在其他适宜制程中使用。

IC fab 1650是包括用于制造各种不同的IC产品的一或多个制造设施的IC制造公司。在一些实施例中，IC Fab 1650是半导体代工厂。例如，可存在用于多种IC产品的前端制造(线程前端(FEOL)制造)的制造设施，而第二制造设施可提供用于互连及封装IC产品的后端制造(线程后端(BEOL)制造)，并且第三制造设施可为代工厂公司提供其他服务。

IC fab 1650包括制造工具1652，用以对半导体晶圆1653执行各种制造操作，使得IC元件1660根据遮罩(例如，遮罩1645)制造。在各个实施例中，制造工具1652包括一或多个晶圆步进器、离子植入器、光阻涂布器、处理腔室(例如，CVD腔室或LPCVD炉)、CMP系统、电浆蚀刻系统、晶圆清洁系统或能够执行如本文论述的一或多个适宜制造制程的其他制造设备。

IC fab 1650使用由遮罩室1630制造的遮罩1645来制造IC元件1660。因此，IC fab1650至少间接地使用IC设计布局图1622来制造IC元件1660。在一些实施例中，半导体晶圆1653由IC fab 1650使用遮罩1645制造以形成IC元件1660。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1622执行一或多次微影曝光。半导体晶圆1653包括硅基板或其上形成有材料层的其他适当基板。半导体晶圆1653进一步包括下列中的一或多个：各种掺杂区域、介电特征、多级互连及类似者(在后续的制造步骤形成)。

关于集成电路(IC)制造系统(例如，图16的系统1600)以及与其相关联的IC制造流程的细节例如在下列中发现：于2016年2月9日授权的美国专利第9,256,709号、于2015年10月1日公开的美国授权前公开案第20150278429号、于2014年2月6日公开的美国授权前公开案第20140040838号、以及于2007年8月21日授权的美国专利第7,260,442号，其各者的全文以引用方式并入本文中。

本说明书的一个态样是关于一种通过处理器产生集成电路的布局设计的方法。方法包括形成第一区域，此第一区域具有在第一方向上延伸的至少两个第一类型单元行，其中第一类型单元行的每一者具有沿着垂直于第一方向的第二方向量测的第一行高度。方法包括形成第二区域，此第二区域具有在第一方向上延伸的至少两个第二类型单元行，其中第二类型单元行的每一者具有沿着第二方向量测的第二行高度。第一区域邻接第二区域，并且第一类型单元行的第一行高度与第二类型单元行的第二行高度不同。在一些实施例中，方法还包含：形成一第三区域，第三区域具有在第一方向上延伸的至少两个第三类型单元行，其中第三类型单元行的每一者具有沿着第二方向量测的一第三行高度；第三区域邻接第二区域，并且第三行高度与第一行高度、第二行高度或第一行高度及第二行高度二者不同。在一些实施例中，第一区域沿着在第一方向上延伸的一边界邻接第二区域。在一些实施例中，方法还包含：在第一类型单元行中的每个第一类型主动区中形成一第一预定数量的导电条；在第二类型单元行中的每个第二类型主动区中形成一第二预定数量的导电条；第一预定数量与第二预定数量不同。在一些实施例中，第一区域沿着在第一区域与第二区域之间的一分离通道邻接第二区域，分离通道在第二方向上延伸。在一些实施例中，方法还包含：在第一类型单元行中的每个第一类型主动区中形成一第一预定数量的导电条；在第二类型单元行中的每个第二类型主动区中形成一第二预定数量的导电条；第一预定数量与第二预定数量不同。在一些实施例中，方法还包含：在第一类型单元行的每一者中形成具有一第一接触多晶硅间距的一第一组栅极条；在第二类型单元行的每一者中形成具有一第二接触多晶硅间距的一第二组栅极条；第一接触多晶硅间距与第二接触多晶硅间距不同。在一些实施例中，方法还包含：在第一类型单元行中的每个第一类型主动区中形成一第一预定数量的导电条；在第二类型单元行中的每个第二类型主动区中形成一第二预定数量的导电条；第一预定数量与第二预定数量不同。

本说明书的另一态样是关于一种在用于产生布局设计的非暂时性计算机可读取媒体上储存的计算机程序码。计算机程序码用以导致具有至少一个处理器的系统执行形成第一区域，此第一区域具有在第一方向上延伸的至少两个第一类型单元行，其中第一类型单元行的每一者具有沿着垂直于第一方向的第二方向量测的第一行高度。计算机程序码亦用以导致系统执行形成第二区域，此第二区域具有在第一方向上延伸的至少两个第二类型单元行，其中第二类型单元行的每一者具有沿着第二方向量测的第二行高度。计算机程序码进一步用以导致系统执行形成第三区域，此第三区域具有在第一方向上延伸的至少两个第三类型单元行，其中第三类型单元行的每一者具有沿着第二方向量测的第三行高度。第一区域在第一侧处邻接第二区域，并且第三区域在第二侧处邻接第二区域，且第一侧及第二侧在第二区域沿着第一方向的相对端处。第一行高度、第二行高度及第三行高度均彼此不同。在一些实施例中，计算机程序码进一步用以使具有至少一个处理器的系统执行：在第一类型单元行中的每个第一类型主动区中形成一第一预定数量的导电条；在第二类型单元行中的每个第二类型主动区中形成一第二预定数量的导电条；在第三类型单元行中的每个第三类型主动区中形成一第三预定数量的导电条；第一预定数量、第二预定数量、第三预定数量均彼此不同。在一些实施例中，第一区域沿着在第一方向上延伸的一第一边界邻接第二区域，并且其中第三区域沿着在第一方向上延伸的一第二边界邻接第二区域。在一些实施例中，第一区域沿着在第一区域与第二区域之间的一第一分离通道邻接第二区域，并且其中第三区域沿着在第三区域与第二区域之间的一第二分离通道邻接第二区域，并且其中第一分离通道及第二分离通道的每一者在第二方向上延伸。在一些实施例中，计算机程序码进一步用以导致具有至少一个处理器的系统执行：在第一类型单元行的每一者中形成具有一第一接触多晶硅间距的一第一组栅极条；在第二类型单元行的每一者中形成具有一第二接触多晶硅间距的一第二组栅极条；在第三类型单元行的每一者中形成具有一第三接触多晶硅间距的一第三组栅极条。在一些实施例中，第一接触多晶硅间距、第二接触多晶硅间距及第三接触多晶硅间距均彼此不同。在一些实施例中，第二接触多晶硅间距与第一接触多晶硅间距或第三接触多晶硅间距不同。

本说明书的又一态样是关于一种通过处理器产生集成电路的布局设计的方法。方法包括形成第一区域，此第一区域具有在第一方向上延伸的至少两个第一类型单元行。方法包括形成第二区域，此第二区域具有在第一方向上延伸的至少两个第二类型单元行，其中第一区域沿着在垂直于第一方向的第二方向上延伸的第一分离通道邻接第二区域。方法包括在第一类型单元行的每一者中形成具有第一接触多晶硅间距的第一组栅极条。方法包括在第二类型单元行的每一者中形成具有第二接触多晶硅间距的第二组栅极条，其中第一接触多晶硅间距与第二接触多晶硅间距不同。在一些实施例中，第一类型单元行的每一者具有沿着第二方向量测的一第一行高度，并且第二类型单元行的每一者具有沿着第二方向量测的一第二行高度，并且其中第一行高度与第二行高度不同。在一些实施例中，方法进一步包含：在第一类型单元行中的每个第一类型主动区中形成一第一预定数量的导电条；在第二类型单元行中的每个第二类型主动区中形成一第二预定数量的导电条；第一预定数量与第二预定数量不同。在一些实施例中，方法进一步包含：形成一第三区域，第三区域具有在第一方向上延伸的至少两个第三类型单元行，其中第三区域沿着在第二方向上延伸的一第二分离通道邻接第二区域；在第三类型单元行的每一者中形成具有一第三接触多晶硅间距的一第三组栅极条，其中第三接触多晶硅间距与第一接触多晶硅间距、第二接触多晶硅间距或第一接触多晶硅间距及第二接触多晶硅间距之二者不同。在一些实施例中，第一类型单元行的每一者具有沿着第二方向量测的一第一行高度，第二类型单元行的每一者具有沿着第二方向量测的一第二行高度，并且第三类型单元行的每一者具有沿着第二方向量测的一第三行高度，并且其中第一行高度、第二行高度及第三行高度均彼此不同。

熟悉此项技术者将容易了解到，所揭示的一或多个实施例实现上文阐述的一或多个优点。在阅读以上说明书之后，熟悉此项技术者将能够实现如本文广泛地揭示的各种改变、等效替代及各种其他实施例。由此，对本揭示授予的保护意欲仅受限于在随附权利要求书及其等效物中含有的定义。