半导体器件和制造半导体器件的方法

技术领域

本申请的实施例涉及半导体器件和制造半导体器件的方法。

背景技术

在深亚微米集成电路技术中，嵌入式静态随机存取存储器(SRAM)器件已成为高速通信、图像处理和片上系统(SOC)产品的流行存储单元。微处理器和SOC中的嵌入式SRAM的数量不断增加，以满足每一代新技术的性能要求。随着硅技术不断从一代扩展到下一代，寄生效应可能越来越影响SRAM器件的性能。例如，随着半导体部件尺寸的不断缩小，器件的寄生效应和间隙填充问题可能会成为更大的因素，这可能会导致SRAM的性能降低甚至出现器件故障。

因此，尽管现有的SRAM器件通常已足以满足其预期的目的，但它们不是在每个方面都完全令人满意。

发明内容

根据本申请的实施例，提供了一种半导体器件，包括：N型金属氧化物半导体(NMOS)晶体管，其中，NMOS晶体管包括第一栅极和沿第一方向设置在第一栅极的侧壁上的第一间隔件结构，其中，第一间隔件结构在第一方向上具有第一厚度，其中，第一厚度是从第一间隔件结构的外表面的最外点到第一栅极的侧壁测量的；和P型金属氧化物半导体(PMOS)晶体管，其中，PMOS晶体管包括第二栅极和沿第一方向设置在第二栅极的侧壁上的第二间隔件结构，其中，第二厚度是从第二间隔件结构的外表面的最外点到第二栅极的侧壁测量的，其中，第二间隔件结构的第二厚度大于第一厚度。

根据本申请的另一个实施例，提供了一种半导体器件，包括：静态随机存取存储器(SRAM)，静态随机存取存储器至少包括传输门(PG)晶体管和上拉(PU)晶体管；其中：PG晶体管包括设置在衬底上方的第一栅极、设置在第一栅极的侧壁上的第一栅极间隔件结构以及设置在衬底中的第一源极/漏极区域；PU晶体管包括设置在衬底上方的第二栅极、设置在第二栅极的侧壁上的第二栅极间隔件结构以及设置在衬底中的第二源极/漏极区域；第一栅极间隔件结构具有第一最大横向尺寸；并且第二栅极间隔件结构具有第二最大横向尺寸，第二最大横向尺寸基本上大于第一最大横向尺寸。

根据本申请的又一个实施例，提供了一种制造半导体器件的方法，包括：在N型晶体管的第一栅极上方和P型晶体管的第二栅极上方形成多个间隔件层；形成覆盖N型晶体管的第一保护掩模；蚀刻P型晶体管上方的多个间隔件层以在第二栅极周围形成第二栅极间隔件结构，其中，第二栅极间隔件结构形成为具有第二横向尺寸，并且其中，第一保护掩模保护N型晶体管不被蚀刻；去除第一保护掩模并形成覆盖P型晶体管的第二保护掩模；以及蚀刻N型晶体管上方的多个间隔件层以在第一栅极周围形成第一栅极间隔件结构，其中，第一栅极间隔件结构形成为具有基本上小于第二最大横向尺寸的第一最大横向尺寸，并且其中，第二保护掩模保护P型晶体管不被蚀刻。

本申请的实施例提供了通过间隔件调整优化SRAM速度和裕度。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。还应强调的是，所附附图仅示出了本发明的典型实施例，因此不应视为对本发明范围的限制，因为本发明可以同样很好地应用于其他实施例。

图1示出根据本公开的实施例的用于1位SRAM单元的电路示意图。

图2示出根据本公开的实施例的FinFET器件的三维立体图。

图3是示出α比率与SRAM最小操作电压之间的关系的曲线图。

图4-图15是根据本公开的实施例的处于制造的各个阶段的半导体器件的截面图。

图16-图17是根据本公开的实施例的处于制造阶段的半导体器件的俯视图。

图18示出根据本公开的实施例的集成电路制造系统。

图19是示出根据本公开的各个方面的制造半导体器件的方法的流程图。

具体实施方式

以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然这些仅是实例并不旨在限定。例如，在随后的说明书中，在第二部件上方或者上形成第一部件可以包括形成的第一部件与第二部件直接接触的实施例，并且也可以包括额外的部件可形成在第一部件和第二部件之间，从而使得第一部件和第二部件可不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

更进一步，当用“约”、“近似”等描述数值或数值的范围时，该词语旨在涵盖在包括所描述的数值的合理范围内的数值，诸如本领域技术人员所理解的所描述的数值的+/-10％或其他值。例如，词语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。

本公开针对但不限于静态随机存取存储器(SRAM)器件。SRAM器件是一种半导体存储器，其使用双稳态锁存电路(例如，触发器)来存储信息的二进制位。典型的SRAM单元可以包括上拉(PU)晶体管、下拉(PD)晶体管和传输门(PG)晶体管。随着半导体技术节点继续发展到更小的代(例如，小于10纳米节点)，SRAM写入和读取裕度可能变得更加重要。可以调整SRAM的α比率(定义为PU的Id

常规阈值电压调整技术通常仅依赖于配置栅电极的材料组成和/或功函数金属层厚度。但是，随着器件尺寸的不断缩小，这种方法遇到了困难。例如，栅电极形成工艺可以涉及栅极替换工艺，其中去除伪栅电极以形成开口，并且含金属的栅电极(包括用于调整阈值电压的功函数金属层)填充在开口中，以替换去除的伪栅电极。随着器件尺寸的不断缩小，开口(由于去除了伪栅电极而形成)也变得越来越小或越来越窄，这使得金属栅电极(包含功函数金属层)很难填充。在一些情况下，气隙可能会滞留在金属栅电极中。另外，N型金属栅极可以与P型金属栅极共享直接边界。随着器件尺寸的不断缩小，也很可能发生从一种金属栅极到相反类型的金属栅极(与之相邻)的金属扩散(例如，由含铝的功函数金属层引起)，这是不期望的。由于这些原因，半导体器件的按比例缩小使得仅使用金属栅电极的功函数金属层来调整阈值电压变得越来越困难。

为了克服上述问题，本公开通过配置SRAM器件的晶体管的栅极间隔件来调整阈值电压。例如，在一些实施例中，用于N型晶体管的栅极间隔件可以被配置为比用于P型晶体管的栅极间隔件更薄(在横向尺寸上)。这允许将α比率调整为期望值，以优化写入裕度和读取裕度。此外，在一些实施例中，空气间隔件也可以被实现为栅极间隔件的一部分。空气间隔件有助于降低栅极间隔件的整体介电常数，从而降低SRAM器件的寄生电容并提高其速度。

现在在下面参考图1-图19更详细地讨论本公开的各个方面。在这方面，在图1-图2中提供了SRAM器件的示例性电路示意图和器件实施方式。在图3中示出了示出α比率与SRAM的最小操作电压之间的关系的曲线图。在图4-图15中提供了制造本公开的SRAM器件的示例性制造工艺流程。SRAM器件的示例性俯视图在图16-图17中示出。图18示出了示例性半导体制造系统。图19示出了与本公开的方法对应的流程图。

现在参考图1，图1示出了单端口SRAM单元(例如，1位SRAM单元)5的示例性电路示意图。单端口SRAM单元5包括：上拉晶体管PUl、PU2；下拉晶体管PD1、PD2；以及传输门晶体管PG1、PG2。如电路图所示，晶体管PU1和PU2是p型晶体管，并且晶体管PG1、PG2、PD1和PD2是n型晶体管。根据本公开的各个方面，PG1、PG2、PD1和PD2晶体管被实现为具有比PU1和PU2晶体管更薄的间隔件。如上所述，这有助于调整阈值电压以获得期望的写入裕度和读取裕度。由于在图示的实施例中SRAM单元5包括六个晶体管，所以它也可以被称为6T SRAM单元。

上拉晶体管PU1和下拉晶体管PD1的漏极耦合在一起，并且上拉晶体管PU2和下拉晶体管PD2的漏极耦合在一起。晶体管PU1和PD1与晶体管PU2和PD2交叉耦合以形成第一数据锁存器。晶体管PU2和PD2的栅极耦合在一起并与晶体管PU1和PD1的漏极耦合以形成第一存储节点SN1，晶体管PU1和PD1的栅极耦合在一起并与晶体管PU2和PD2的漏极耦合以形成互补的第一存储节点SNB1。在一些实施例中，上拉晶体管PU1和PU2的源极耦合到电源电压Vcc(也称为Vdd)，并且下拉晶体管PD1和PD2的源极耦合到电压Vss，其可以是电接地。

第一数据锁存器的第一存储节点SN1通过传输门晶体管PG1耦合到位线BL，并且互补的第一存储节点SNB1通过传输门晶体管PG2耦合到互补位线BLB。第一存储节点N1和互补的第一存储节点SNB1是互补节点，其通常处于相反的逻辑电平(逻辑高或逻辑低)。传输门晶体管PG1和PG2的栅极耦合到字线WL。

可以使用“平面”晶体管器件和/或通过FinFET器件来实现诸如SRAM单元5的SRAM器件。在这方面，FinFET器件是鳍状场效应晶体管器件，近来在半导体工业中已变得越来越流行。与传统的金属氧化物半导体场效应晶体管(MOSFET)器件(例如“平面”晶体管器件)相比，FinFET器件具有许多优势。这些优势可以包括更好的芯片面积效率、改进的载流子迁移率以及与平面器件的制造工艺兼容的制造工艺。因此，可能期望设计针对一部分或整个IC芯片使用FinFET器件的集成电路(IC)芯片。

FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。应当理解，可以使用FinFET器件作为示例来讨论以下公开的一些方面，但是应当理解，除了明确要求保护的以外，本申请不限于FinFET器件。

参考图2，示出了示例性FinFET器件10的立体图。FinFET器件结构10包括N型FinFET器件结构(NMOS)15和P型FinFET器件结构(PMOS)25。FinFET器件结构10包括衬底102。衬底102可以由硅或其它半导体材料制成。替代地或附加地，衬底102可以包括诸如锗的其它元素半导体材料。在一些实施例中，衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102由合金半导体制成，诸如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，衬底102包括外延层。例如，衬底102可以具有位于块状半导体上面的外延层。

FinFET器件结构10还包括一个或多个鳍结构104(例如，Si鳍)，其从衬底102沿Z方向延伸并且被间隔件105沿Y方向围绕。鳍结构104在X方向上伸长，并且可以可选地包括锗(Ge)。可采用诸如光刻和蚀刻工艺的适当的工艺形成鳍结构104。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构104。在一些其他实施例中，鳍结构104可以通过诸如双图案化光刻(DPL)工艺的多图案化光刻工艺来形成。DPL是通过将图案划分为两个交错的图案来在衬底上构建图案的方法。DPL允许增大的部件(如，鳍)密度。鳍结构104还包括外延生长材料12，其可以(连同鳍结构104的部分一起)用作FinFET器件结构10的源极/漏极。

形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104。在一些实施例中，如图2所示，鳍结构104的下部由隔离结构108围绕，并且隔离结构104的上部突出于隔离结构108。也就是说，鳍结构104的一部分嵌入隔离结构108。隔离结构108防止电干扰或串扰。

FinFET器件结构10还包括栅极堆叠结构，其包括栅电极110和栅电极110下面的栅极介电层(未示出)。栅电极110可以包括多晶硅或金属。金属包括氮化钽(TaN)，硅化镍(NiSi)，硅化钴(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)，铂(Pt)，或其他适用的材料。可以以后栅极工艺(或栅极替换工艺)形成栅电极110。硬掩模层112和114可以用于限定栅电极110。

介电层115也可以形成在栅电极110的侧壁上以及硬掩模层112和114上方。在至少一个实施例中，介电层115直接与栅电极110接触。介电层115的一部分可以是设置在栅电极110的侧壁上的栅极间隔件。根据本公开的各个方面，设置在NMOS 15的栅电极110上的栅极间隔件可以基本上比设置在PMOS 25的栅电极110上的栅极间隔件薄，将参考图4-图17更清楚地示出，并在下面进行讨论。

栅极介电层(这里未在图2中示出)可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的示例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。

在一些实施例中，栅极堆叠结构包括诸如界面层、覆盖层、扩散/阻挡层或其它适用的层的附加层。在一些实施例中，栅极堆叠结构形成在鳍结构104的中间部分上方。在一些实施例中，在鳍结构104上方形成多个栅极堆叠结构。在一些其他实施例中，栅极堆叠结构包括伪栅极堆叠件，并且在执行高热预算工艺之后被金属栅极(MG)所取代。

栅极堆叠结构通过沉积工艺、光刻工艺和蚀刻工艺形成。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强的CVD(PECVD)、镀敷、其他合适的方法和/或它们的组合。光刻工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。替代地，实施光刻工艺或由诸如无掩模光刻、电子束写入和离子束写入的其他适当的方法代替该光刻工艺。

图3示出曲线图200，其直观地示出了SRAM Vmin(最小电压)与α比率之间的关系。如上所述，α比率表示曲线图200的X轴，并且被定义为PU Id

如将在下面更详细地讨论的，本公开的实施例实现了目标α比率220，其以对于SRAM器件的性能最佳的方式实现读取裕度和写入裕度。例如，本公开的发明人已经认识到，对于SRAM器件，写入裕度可能比读取裕度更受关注。例如，在SRAM的读取操作之后，低读取裕度仍可以由其他器件和/或技术来补偿，但是低写入裕度更难于补偿，并且可能在SRAM的写入操作期间导致困难或错误。因此，即使在某种程度上牺牲了读取裕度的情况下，目标α比率220也应该具有为写入裕度提供更多空间的值(例如，放宽写入裕度)。这意味着与常规器件相比，α比率应沿X轴降低或“向左偏移”。并且，由于α比率与PU Id

图4-图15是根据本公开的实施例的处于制造的各个阶段的半导体导体器件300的示意性截面侧视图。例如，示出了NFET(或NMOS)和PFET(或PMOS)的截面侧视图。应当理解，图4-图15中的截面图是沿图分别沿由图2的X方向(水平方向)和Z方向(竖直方向)限定的XZ平面截取的。然而，NMOS和PMOS可以位于或可以不位于同一平面上。换句话说，可以在第一XZ平面处截取NMOS的截面，并且可以在沿图1的Y方向与第一XZ平面间隔开的第二XZ平面处截取PMOS的截面。然而，出于简化的原因，在图4-图15中同时示出了NMOS和PMOS的截面图。

现在参考图4，半导体器件300包括NMOS(或NFET)和PMOS(或PFET)。在一些实施例中，半导体器件300可以是图1的SRAM单元5。例如，NMOS是SRAM的PG或PD晶体管的一部分，例如SRAM的PG1、PG2、PD1或PD2，并且PMOS是SRAM的PU晶体管的一部分，例如SRAM单元5的PU1或PU2。在其他实施例中，半导体器件300可以是另一类型的IC器件。

半导体器件300包括衬底310。衬底310可以包括：单质(单元素)半导体，诸如硅、锗和/或其他合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其他合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其他合适的材料。衬底310可以是具有均匀组成的单层材料。替代地，衬底310可以包括具有适合于IC器件制造的相似或不同组成的多个材料层。在一个示例中，衬底310可以是绝缘体上硅(SOI)衬底，其具有形成在氧化硅层上的半导体硅层。在另一示例中，衬底310可以包括导电层、半导体层、介电层、其他层或其组合。可以在衬底310中或上形成各种掺杂区域，诸如源极/漏极区域。掺杂区域可以掺杂有诸如磷或砷的n型掺杂剂和/或诸如硼的p型掺杂剂，这取决于设计要求。可以在衬底310上以p阱结构、n阱结构、双阱结构的形式，或使用凸起结构直接形成掺杂区域。在一些实施例中，PMOS可以形成在n阱上方。可通过注入掺杂剂原子、原位掺杂外延生长和/或其他适当的技术形成掺杂区。

介电隔离结构320可以设置在衬底310中。例如，隔离结构320可以包括浅沟槽隔离(STI)部件。在一个实施例中，通过在衬底102中蚀刻沟槽来形成隔离结构320。然后可以用上述隔离材料填充沟槽，然后进行化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构也可以实施为隔离结构320。替代地，隔离结构320可以包括多层结构，例如，具有一个或多个热氧化物衬层。

多个伪栅极结构形成在衬底310上方。例如，伪栅极结构330形成在衬底310上方以用于NMOS，并且伪栅极结构331形成在衬底310上方以用于PMOS。在一些实施例中，伪栅极结构330和331各自包含伪栅极电介质和形成在伪栅极电介质上方的伪栅电极。例如，伪栅极电介质可以包括氧化硅，并且伪栅电极可以包括多晶硅。尽管此处未示出，但是伪栅极结构330-331可以包括附加材料层，诸如界面层、覆盖层、其他合适的层或其组合。

硬掩模(HM)设置在伪栅极结构330-331上方。例如，硬掩模340设置在伪栅极结构330上方，并且硬掩模341设置在伪栅极结构331上方。硬掩模340-341可以分别限定伪栅极结构330-331的形状或轮廓。例如，可以在衬底310上方形成伪栅极层(例如，多晶硅层和氧化硅层)。可以在伪栅极层上方形成硬掩模层。可以执行光刻工艺以将硬掩模层图案化为硬掩模340-341。然后可以通过硬掩模来图案化伪栅极层。保护硬掩模340-341下面的伪栅极层的部分不被蚀刻，同时伪栅极层的暴露部分被蚀刻掉。伪栅极层的剩余部分形成伪栅极结构330-331。

执行沉积工艺400以在栅极结构330-331上方和硬掩模340-341上方形成间隔件层410。在一些实施例中，沉积工艺400可以包括CVD、PVD、ALD或其组合。间隔件层410可以具有介电材料成分。在一些实施例中，间隔件层410可以包含硅氧碳氮化物(SiOCN)。间隔件层410具有厚度420。在一些实施例中，厚度420形成为在约10埃和约20埃之间的范围内。注意，由于间隔件层410沉积在NMOS和PMOS两者上方，因此厚度420对于间隔件层410的NMOS侧和间隔件层410的PMOS侧可以基本相同。

参考图5，形成图案化的光刻胶层430以覆盖半导体器件300的PMOS侧，同时使半导体器件300的NMOS侧暴露。例如，图案化的光刻胶层430形成在伪栅极结构331上方、硬掩模341上方以及间隔件层410的PMOS侧的部分上方。可以通过光刻工艺来形成图案化的光刻胶层430，该光刻工艺可以包括旋涂、曝光、烘烤、显影和蚀刻工艺中的一种或多种(不一定以该顺序执行)。利用图案化的光刻胶层430作为掩模，执行轻掺杂的源极/漏极(LDD)形成工艺440以在NMOS中形成轻掺杂的源极/漏极区域(为简单起见在此未具体示出)。在一些实施例中，LDD形成工艺440可以包括一种或多种掺杂(例如，离子注入)工艺。结果，部分地形成用于NMOS的源极/漏极(S/D)区域。

参考图6，例如使用光刻胶剥离或灰化工艺去除图案化的光刻胶层430。此后，形成另一图案化的光刻胶层450以覆盖半导体器件300的NMOS侧，同时使半导体器件300的PMOS侧暴露。例如，图案化的光刻胶层450形成在伪栅极结构330上方、硬掩模340上方以及间隔件层410的NMOS侧的部分上方。可以通过光刻工艺来形成图案化的光刻胶层450，该光刻工艺可以包括旋涂、曝光、烘烤、显影、蚀刻和剥离/灰化工艺中的一种或多种(不一定以该顺序执行)。利用图案化的光刻胶层450作为掩模，执行轻掺杂的源极/漏极(LDD)形成工艺460以在PMOS中形成轻掺杂的源极/漏极区域(为简单起见在此未具体示出)。在一些实施例中，LDD形成工艺460可以包括一种或多种掺杂(例如，离子注入)工艺。结果，部分地形成用于PMOS的源极/漏极(S/D)区域。应当理解，可以在形成NMOS LDD区域、PMOS LDD区域或两者之后执行一个或多个退火工艺。

现在参考图7，例如使用光刻胶剥离或灰化工艺去除图案化的光刻胶层450。此后，执行一个或多个沉积工艺470以在间隔件层410上方形成间隔件层480，并在间隔件层480上方形成间隔件层500。在一些实施例中，沉积工艺470可以包括CVD、PVD、ALD或其组合。间隔件层480和500均可以具有介电材料成分。在一些实施例中，间隔件层480可以包含硅氧碳氮化物(SiOCN)，并且间隔件层500可以包含氮化硅(Si

间隔件层480具有厚度490，并且间隔件层500具有厚度510。在一些实施例中，厚度490被形成为在约10埃和约20埃之间的范围内，并且厚度510被形成为在约20埃和约30埃之间的范围内。注意，这些厚度范围不是随机选择的，而是根据本公开的各个方面而具体配置的。如果厚度490和/或510太薄，则可能无法为下面更详细讨论的间隔件厚度调整提供足够的裕度。另一方面，如果厚度490和/或510太厚，则它可能消耗太多的芯片空间或降低图案密度。注意，由于间隔件层480沉积在NMOS和PMOS两者上方，因此厚度490对于间隔件层480的NMOS侧和间隔件层480的PMOS侧可以基本相同。间隔件层500及其厚度510也是如此。

现在参考图8，在半导体器件300的NMOS侧上方形成图案化的光刻胶掩模520。例如，在NMOS的间隔件层500上方形成图案化的光刻胶掩模520。在形成图案化的光刻胶掩模520之后，对半导体器件300执行多个蚀刻工艺530。在各个实施例中，蚀刻工艺530可以包括湿蚀刻工艺和/或干蚀刻工艺。通过将图案化的光刻胶掩模520用作蚀刻掩模，蚀刻工艺530的第一蚀刻工艺蚀刻掉设置在栅极331周围的间隔件层500、480和410的部分。间隔件层的剩余部分500B、480B和410B形成用于栅极331的栅极间隔件。这些间隔件层的剩余部分500B、480B和410B在下文中也可以可互换地称为栅极间隔件500B、480B和410B。硬掩模341的上表面也通过第一蚀刻工艺暴露。在形成栅极间隔件500B、480B和410B之后，蚀刻工艺530的第二蚀刻工艺在半导体器件300的PMOS侧上的衬底310中形成凹槽540。在蚀刻工艺530的执行期间，半导体器件300的NMOS侧上的组件被图案化的光刻胶掩模520保护，因此不被蚀刻。

现在参考图9，执行外延生长工艺550以在凹槽540中外延生长源极/漏极区域560。源极/漏极区域560在衬底310上生长并用作PMOS的源极/漏极区域。在一些实施例中，源极/漏极区域560可以包含硅锗(SiGe)。

现在参考图10，执行沉积工艺570以加厚间隔件层500(包括在PMOS侧上的栅极间隔件层500)。换句话说，沉积工艺570沉积具有与间隔件层500基本相同的材料组成的附加材料层。在一些实施例中，最初形成的间隔件层500和通过沉积工艺570新沉积的材料均包含氮化硅(Si

应当理解，在一些实施例中，不需要执行沉积工艺570。换句话说，沉积工艺570的执行是可选的。然而，本公开的发明人已经认识到，执行沉积工艺570的实施例可以具有增加的成品率。

现在参考图11，在半导体器件300的PMOS侧上方形成图案化的光刻胶掩模590。例如，在PMOS的间隔件层500上方形成图案化的光刻胶掩模590。在形成图案化的光刻胶掩模590之后，对半导体器件300执行多个蚀刻工艺600。在一些实施例中，蚀刻工艺600可以包括湿蚀刻工艺和/或干蚀刻工艺。通过将图案化的光刻胶掩模590用作蚀刻掩模，蚀刻工艺600的第一蚀刻工艺蚀刻掉设置在栅极330周围的间隔件层500、480和410的部分。间隔件层的剩余部分500B、480B和410A形成用于栅极330的栅极间隔件。这些间隔件层的剩余部分500B、480B和410A在下文中也可以可互换地称为栅极间隔件500B、480B和410A。硬掩模340的上表面也通过第一蚀刻工艺暴露。

根据本公开的实施例，蚀刻工艺600的第一蚀刻工艺被配置为蚀刻掉NMOS上方的间隔件层500的部分，使得栅极间隔件500A基本上比栅极间隔件500B更薄。在一些实施例中，这可以通过配置蚀刻工艺600的第一蚀刻工艺的蚀刻持续时间或其他蚀刻参数来实现，例如通过延长蚀刻持续时间。例如，执行用于蚀刻间隔件层500A的蚀刻工艺可以以比执行用于蚀刻间隔件层500B的蚀刻工艺更长的持续时间来执行。结果，栅极间隔件500A具有厚度(或横向尺寸)610。在一些实施例中，厚度610在约20埃和约30埃之间的范围内。如果厚度610不在该范围内，则可能会导致间隔件500A被无意蚀刻掉(如果厚度610太薄)，或者间隔件500A与间隔件500B的厚度差不足(如果厚度610太厚)。与常规间隔件相比并且与PMOS的栅极间隔件500B相比，NMOS的栅极间隔件500A基本上更薄(例如，至少薄两倍)。减小厚度的原因之一是有效地缩短NMOS的沟道长度，这将有助于调整阈值电压，这将在下面更详细地讨论。

仍然参考图11，在形成栅极间隔件500A、480A和410A之后，蚀刻工艺600的第二蚀刻工艺在半导体器件300的NMOS侧的衬底310中形成凹槽620。在蚀刻工艺600的执行期间，半导体器件300的PMOS侧上的组件受到图案化的光刻胶掩模590的保护，因此不被蚀刻。

现在参考图12，执行外延生长工艺630以在凹槽620中外延生长源极/漏极区域640。源极/漏极区域640在衬底310上生长并用作NMOS的源极/漏极区域。在一些实施例中，源极/漏极区域640可以包含硅磷(SiP)。之后，例如使用剥离或灰化工艺去除图案化的光刻胶掩模590。

现在参考图13，对半导体器件300执行蚀刻工艺630，以去除设置在硬掩模341上方的间隔件层500的部分以及除栅极间隔件500B之外的间隔件层500的部分。此时，NMOS具有由栅极间隔件410A、480A和500A组成的栅极间隔件结构645，而PMOS具有由栅极间隔件410B、480B和500B组成的栅极间隔件结构646。

NMOS的栅极间隔件结构645基本上比PMOS的栅极间隔件结构646更薄或更窄(在X方向上)。如图13所示，NMOS的栅极间隔件结构645具有横向尺寸650，其为栅极间隔件410A、480A和500A的横向尺寸的总和。在一些实施例中，横向尺寸650可以被定义或测量为从栅极结构645的外表面的最外点(例如，栅极间隔件500A在其上沿X方向最远离栅极结构700突出的点)到栅极结构700的最近侧壁的距离或尺寸。PMOS的栅极间隔件结构646具有横向尺寸660，其为栅极间隔件410B、480B和500B的横向尺寸的总和。在一些实施例中，横向尺寸660可以被定义或测量为从栅极结构646的外表面的最外点(例如，栅极间隔件500B在其上沿X方向最远离栅极结构701突出的点)到栅极结构701的最近侧壁的距离或尺寸。横向尺寸650和660也可以称为最大横向尺寸。在一些实施例中，横向尺寸650在约40埃和约70埃之间的范围内，并且横向尺寸660在约120埃和约160埃之间的范围内。在一些实施例中，横向尺寸650与横向尺寸660之间的比率在约1:4和约7:12之间的范围内。如果这些尺寸在上述范围之外，则栅极间隔件结构645和646之间的尺寸可能没有足够地不同以留出间隔件厚度调整的空间(用于调整阈值电压)，如下面更详细地讨论。横向尺寸660基本上大于横向尺寸650的原因是因为栅极间隔件500B的横向尺寸580基本上大于栅极间隔件500A的横向尺寸610，因为栅极间隔件410A和410B的横向尺寸基本上彼此相等，并且栅极间隔件480A和480B的横向尺寸基本上彼此相等。

栅极间隔件500A和500B之间(以及依次地，NMOS和PMOS的整个栅极间隔件结构645-646之间)的尺寸差异不是制造的随机结果，而是被具体配置为帮助调整NMOS和PMOS的不同的阈值电压。更详细地，NMOS的源极/漏极区域640彼此分开距离670，该距离也对应于NMOS的沟道长度。PMOS的源极/漏极区域560彼此分开距离680，该距离对应于PMOS的沟道长度。由于源极/漏极区域640的边界由栅极间隔件500A的外表面限定(并且与之对准)，因此，由于栅极间隔件500A较薄，所以距离670基本上小于距离680。这样，随着栅极间隔件500A的横向尺寸610(以及整个NMOS栅极间隔件结构645的横向尺寸650)减小，距离670也减小。

相比之下，当形成源极/漏极区域560(参见图9)时，栅极间隔件500B的横向尺寸510基本上大于栅极间隔件500A的厚度610。结果，分离源极/漏极区域560的距离680大于分离源极/漏极区域640的距离670。NMOS的较短沟道(与PMOS相比)意味着对于NMOS而言阈值电压低于PMOS，这意味着NMOS的Id

注意，在执行沉积工艺470的实施例中(诸如在所示的实施例中)，作为制造的结果，半导体器件的独特物理特性是栅极间隔件500B的底面的一部分与源极/漏极区域560的顶面的一部分直接物理接触。这是因为在通过沉积工艺470使栅极间隔件500B变厚之前限定了源极/漏极区域560的边界。因此，栅极间隔件500B的一部分形成在源极/漏极区域560的一部分上方。如图13所示，栅极间隔件500B和源极/漏极区域560之间的重叠区域具有尺寸685，而源极/漏极区域560的上表面具有尺寸686，两者均沿X方向测量。在一些实施例中，尺寸685在5nm和约10nm之间的范围内，并且尺寸686在约20nm和约40nm之间的范围内，尺寸685与尺寸686的比率在约0.125:1和约0.5:1之间的范围内。注意，这些范围不是随机选择的，而是根据本公开的各个方面而具体配置的。如果尺寸586/686或其比率偏离该范围，则这可能表明沉积工艺470可能未令人满意地执行以使栅极间隔件500B加厚，或者栅极间隔件500B已增厚太多以至于可能干扰源极/漏极区域560上方的源极/漏极接触件的形成。相比之下，NMOS的源极/漏极区域640的边界可以更与栅极间隔件500A的外表面对准。然而，应当理解，在现实世界的器件中，源极/漏极区域640的一些部分可以横向向外扩散，使得源极/漏极区域640的一些部分可以设置在栅极间隔件410A下方。对于PMOS的源极/漏极区域560而言也可以是相同的，使得源极/漏极区域560可以设置在栅极间隔件410B下方。然而，源极/漏极区域560和上面的栅极间隔件结构646包括栅极间隔件410B和500B)之间的重叠量仍可以大于源极/漏极区域640和上面的栅极间隔件结构645(包括栅极间隔件410A和500A)之间的重叠量。

现在参考图14，对半导体器件300执行栅极替换工艺690，以去除伪栅极结构330和331并分别用高k金属栅极(HKMG)结构700和701替换。作为栅极替换工艺690的一部分，可以首先在伪栅极结构330-331周围形成层间电介质(ILD)710。然后可以使用蚀刻工艺去除伪栅极结构330-331(和硬掩模340-341)，这在ILD 710中留下开口(沟槽)。这些开口或沟槽随后由HKMG结构700-701填充。

HKMG结构700-701可以各自包括高k栅极电介质和金属栅电极。高k电介质的示例性材料包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆或它们的组合。金属栅电极可以包括一个或多个功函数金属层和一个或多个填充金属层。功函数金属层可以被配置为调整相应晶体管的功函数。用于功函数金属层的示例性材料可以包括氮化钛(TiN)、铝化钛(TiAl)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、碳化钨(WC)、氮化铝钛(TiAlN)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或其组合。填充金属层可以用作栅电极层260的主要导电部分。在一些实施例中，HKMG结构700-701可以包括附加层，诸如界面层、覆盖层、扩散/阻挡层或其他适用的层。

根据本公开的一些实施例，空气间隔件也可以形成为栅极间隔件结构645和/或646的一部分。例如，现在参考图15，可以形成空气间隔件730A和730B，作为分别用于NMOS和PMOS的栅极间隔件结构645和646的一部分。空气间隔件730A和730B的形成可以涉及以下步骤。首先，在类似于图7所示的制造阶段，可以在形成间隔件层500之前在间隔件层480上形成诸如硅层的伪半导体层。换句话说，可以在间隔件层480和500之间形成伪半导体层。此后，在类似于图8所示的制造阶段，蚀刻工艺530蚀刻掉设置在PMOS上方的伪半导体层的部分以形成空气间隔件730B。在类似于图11所示的制造阶段，蚀刻工艺600蚀刻掉设置在NMOS上方的伪半导体层的部分以形成空气间隔件730A。

空气间隔件730A和730B有助于减小NMOS和PMOS的寄生电容。这是因为空气具有1.00059的低介电常数，该介电常数基本上低于其他栅极间隔件500A/B、480A/B和410A/B的介电材料。由于介电常数与电容直接相关，所以在栅极间隔件结构645和646中的空气间隔件730A和730B的存在将减小整体介电常数，从而减小NMOS和PMOS的整体寄生电容。对于诸如半导体器件300的SRAM器件，速度是重要的参数。SRAM的速度至少部分地由RC常数确定，其中R代表电阻、C代表电容(包括寄生电容)。这里，空气间隔件730A和730B通过减小寄生电容来帮助减小RC常数，从而提高了SRAM器件的速度。

本文中的栅极间隔件结构645和646的总体介电常数还可以通过调整每个空气间隔件730A/730B的厚度740来调整。厚度740越大，栅极间隔件结构645和646的整体介电常数的减小越大，以增加器件尺寸为代价。在一些实施例中，空气间隔件730A/730B的厚度740与栅极间隔件500B的厚度580之间的比率在约0.25:1和约0.35:1之间的范围内。在一些实施例中，空气间隔件730A/730B的厚度740与PMOS的整体栅极间隔件结构646的厚度660之间的比率在约0.05:1和约0.08:1之间的范围内。应当理解，这些范围不是随机选择的，而是被具体配置为确保优化空气间隔件730A/730B的尺寸/大小，以实现有意义的寄生电容减小量(并因此提高SRAM速度)，而不会过度牺牲芯片的实际空间。如果比率超出上述范围，则寄生电容的减小可能没有意义或意义不大(如果比率小于该范围)，或者将消耗过多的芯片空间(如果比率大于该范围)。

图16和图17示出根据本公开的实施例的半导体器件300的一部分的示意性局部俯视图。更详细地，图16是与图14所示的实施例对应的俯视图(即，不具有空气间隔件的实施例)，图17是与图15所示的实施例对应的俯视图(即，具有空气间隔件的实施例)。图16-图17都示出了6T-SRAM单元(即，由六个晶体管PD1、PD2、PU1、PU2、PG1和PG2组成的SRAM单元)的俯视图。图16-图17所示的俯视图沿由X方向(在图16-图17中为竖直)和Y方向(在图16-图17中为水平)限定的平面截取。出于一致性和清楚的原因，在图4-图15中出现的类似的组件将在图16-图17中被标记为相同。还应当理解，图4-图15中的NMOS对应于在图16-图17中沿切割线A-A'截取的截面，图4-图15中的PMOS对应于在图16-图17中沿切割线B-B'截取的截面。如上所述，NMOS和PMOS的这些截面图在Y方向上彼此分离，但是为简单起见，它们在图4-图15中同时示出。

参考图16，将包括PG1、PG2、PD1和PD2的NMOS器件设置在衬底310上方，该衬底可以是P型掺杂衬底。同时，包括PU1和PU2的PMOS器件设置在N阱上方，该N阱是衬底310中掺杂有N型掺杂剂的部分。在图16-图17中示出了多个有源区域750，其分别沿X方向以伸长的方式延伸。在一些实施例中，有源区域750可以包括上面参考图2所讨论的FinFET的鳍结构。应当理解，上面所讨论的源极/漏极区域640和560也可以形成在(例如，外延生长在)鳍结构的部分上。

图16-图17还示出了栅极结构700和701，其均以伸长的方式沿Y方向延伸并且在俯视图中与鳍结构750重叠。栅极结构700和701可以各自以类似于图2所示的方式围绕鳍结构750中的相应鳍结构。根据SRAM布局设计，PG1和PU2的栅极结构700和701之间存在不连续性，并且在PG2和PU1的栅极结构700和701之间存在另一不连续性。没有这种不连续性，将会产生不期望的电短路。栅极间隔件结构645形成在栅极结构700的侧壁上，并且栅极间隔件结构646形成在栅极结构701的侧壁上。栅极间隔件结构645和646的厚度650和660的差异也很明显，如图16-图17所示。如上所述，厚度650和厚度660之间的比率在约1:4和约7:12之间的范围内。同样，该比率范围不是随机选择的，而是被具体配置为达到NMOS和PMOS两者的期望阈值电压，因此可以调整α比率以优化SRAM器件的写入裕度和/或读取裕度。如果比率小于1:4或大于7:12，则可能没有足够的空间来调整α比率，或者宝贵的芯片空间消耗可能过多。

图16-图17示出了使用不同的栅极间隔件厚度来调整阈值电压而不是仅依靠功函数金属来对其进行调整可能有利的另一原因。如图16-图17所示，PU1的栅极结构701与PD1的栅极结构700直接物理接触，并且PU2的栅极结构701与PD2的栅极结构700直接物理接触。由于栅极结构700和701是不同类型的晶体管的一部分(例如，分别为PMOS和NMOS的一部分)并且具有不同类型的功函数金属，因此，栅极结构700和701之间由于其直接物理接触而导致的任何金属内扩散可能是不期望的，因为这可能会影响栅金属电极的预期功能。

例如，在其中栅极结构700包含TiN作为其功函数金属并且栅极结构701包含TiAl作为其功函数金属的实施例中，栅极结构701中的铝可以扩散到与之相邻设置的栅极结构700的金属栅电极中。这可能影响与栅极结构700和701相关联的NMOS和PMOS的阈值电压，然后可能不利地影响SRAM器件的性能。随着器件尺寸的不断缩小，这种不期望的扩散更可能发生并且更难以防止。因此，仅依靠功函数金属来调整阈值电压可能缺乏阈值电压调整所需的精度或灵活性。相比之下，除了或代替使用功函数金属层，本公开使用不同的栅极间隔件厚度来调整阈值电压。这样，本公开可以在阈值电压调整方面实现更高的精度和灵活性。

图18示出根据本公开的实施例的集成电路制造系统900。制造系统900包括通过通信网络918连接的多个实体902、904、906、908、910、912、914、916...、N。网络918可以是单个网络，或者可以是各种不同的网络，诸如内联网和互联网，并且可以包括有线和无线通信信道两者。

在实施例中，实体902代表用于制造协作的服务系统；实体904代表用户，诸如监测感兴趣产品的产品工程师；实体906代表工程师，诸如控制工艺和相关配方的处理工程师，或监测或调整处理工具的条件和设置的设备工程师；实体908代表用于IC测试和测量的计量工具；实体910代表半导体处理工具，诸如用于执行光刻工艺以限定SRAM器件的栅极间隔件的EUV工具；实体912代表与处理工具910相关联的虚拟计量模块；实体914代表与处理工具910以及附加其他处理工具相关联的高级处理控制模块；实体916代表与处理工具910相关联的采样模块。

每个实体可以与其他实体交互，并且可以向其他实体提供集成电路制造、处理控制和/或计算能力和/或从其他实体接收这种能力。每个实体还可以包括用于执行计算和执行自动化的一个或多个计算机系统。例如，实体914的高级处理控制模块可以包括其中具有编码的软件指令的多个计算机硬件。计算机硬件可以包括硬盘驱动器、闪存驱动器、CD-ROM、RAM存储器、显示设备(例如，监视器)、输入/输出设备(例如，鼠标和键盘)。可以用任何适当的编程语言来编写软件指令，并且可以将其设计为执行特定任务。

集成电路制造系统900能够进行实体之间的交互，以用于集成电路(IC)制造以及IC制造的高级处理控制。在实施例中，高级处理控制包括根据计量结果调整适用于相关晶圆的一个处理工具的处理条件、设置和/或配方。

在另一实施例中，根据基于工艺质量和/或产品质量确定的最佳采样率，从处理的晶圆的子集测量计量结果。在又一实施例中，根据基于工艺质量和/或产品质量的各种特性确定的最佳采样场/点，从处理的晶圆的子集的选定场和点测量计量结果。

IC制造系统900提供的能力之一可以使得能够在诸如设计、工程和处理、计量和高级处理控制的领域中进行协作和信息访问。IC制造系统900提供的另一种能力可以集成设施之间的系统，诸如计量工具和处理工具之间的系统。这种集成使设施能够协调其活动。例如，集成计量工具和处理工具可以使制造信息更有效地合并到制造过程或APC模块中，并且可以通过集成在相关处理工具中的计量工具来实现在线或现场测量的晶圆数据。

图19是示出制造半导体器件的方法1000的流程图。方法1000包括步骤1010，在N型晶体管的第一栅极上方和P型晶体管的第二栅极上方形成多个间隔件层。

方法1000包括步骤1020，形成覆盖N型晶体管的第一保护掩模。

方法1000包括步骤1030，蚀刻P型晶体管上方的多个间隔件层，以在第二栅极周围形成第二栅极间隔件结构。第二栅极间隔件结构形成为具有第二横向尺寸。第一保护掩模保护N型晶体管不被蚀刻。

方法1000包括步骤1040，去除第一保护掩模并形成覆盖P型晶体管的第二保护掩模。

方法1000包括步骤1050，蚀刻N型晶体管上方的多个间隔件层以在第一栅极周围形成第一栅极间隔件结构。第一栅极间隔件结构形成为具有基本上小于第二横向尺寸的第一横向尺寸。第二保护掩模保护P型晶体管不被蚀刻。

在一些实施例中，形成多个间隔件层包括形成多个介电层和半导体层作为多个间隔件层。半导体层形成在多个介电层之间。在一些实施例中，蚀刻多个间隔件层包括蚀刻掉半导体层以形成空气间隔件，作为第一栅极间隔件结构的一部分和第二栅极间隔件结构的一部分。

在一些实施例中，形成多个间隔件层包括在静态随机存取存储器(SRAM)的传输门(PG)器件上方和SRAM的上拉(PU)器件上方形成多个间隔件层。PG器件包括N型晶体管。PU器件包括P型晶体管。

应当理解，可以在步骤1010-1050之前、期间或之后执行附加步骤。例如，方法1000可以包括以下步骤：在已经形成第二栅极间隔件结构之后形成P型晶体管的第二源极/漏极区域，其中，在已经形成第二源极/漏极区域之后去除第一保护掩模；以及在已经形成第一栅极间隔件结构之后，形成N型晶体管的第一源极/漏极区域，其中，在已经形成第一源极/漏极区域之后，去除第二保护掩模。在一些实施例中，第一源极/漏极区域形成为具有第一沟道长度，并且第二源极/漏极区域形成为具有大于第一沟道长度的第二沟道长度。作为附加步骤的另一示例，方法1000可以包括以下步骤：在已经形成第二栅极间隔件结构之后但是在形成第一栅极间隔件结构之前，在N型晶体管上方以及在P型晶体管上方沉积介电材料；以及在已经形成第一栅极间隔件结构和第二栅极间隔件结构之后，执行栅极替换工艺，以分别用第一含金属栅极和第二含金属栅极替换第一栅极和第二栅极。其他步骤可以包括形成通孔、接触件或金属层等。

总之，本公开形成一种在NMOS和PMOS之间具有不同栅极间隔件厚度的半导体器件。在一些实施例中，NMOS的栅极间隔件比PMOS的栅极间隔件被蚀刻得更多，使得NMOS具有比PMOS更薄的栅极间隔件结构。更薄的NMOS栅极间隔件结构使得NMOS的沟道长度更短，这使NMOS的阈值电压小于PMOS。这样，本公开不仅通过仅依赖于金属栅电极的功函数金属，而且还通过栅极间隔件的厚度来实现阈值电压调整。附加地，本公开可以形成空气间隔件作为整体栅极间隔件结构的一部分。

基于以上讨论，可以看出，本公开的实施例提供了优于常规器件的优点。然而，应当理解，不需要特定的优点，其他实施例可以提供不同的优点，并且在本文中不必公开所有优点。

一个优点是提高的器件性能。例如，由于写入裕度对于SRAM器件很重要，因此可能希望SRAM器件降低α比率(定义为PU的Id

上述的高级光刻工艺、方法和材料可以用于许多应用中，包括鳍式场效应晶体管(FinFET)。例如，鳍可以被图案化以在部件之间产生相对紧密的间隔，对此上述公开非常适合。另外，可以根据以上公开来处理用于形成FinFET的鳍的间隔件，也称为心轴。

本公开的一个方面涉及一种半导体器件。半导体器件包括N型金属氧化物半导体(NMOS)晶体管和P型金属氧化物半导体(PMOS)晶体管。NMOS晶体管包括第一栅极和沿第一方向设置在第一栅极的侧壁上的第一间隔件结构。第一间隔件结构在第一方向上具有第一厚度。PMOS晶体管包括第二栅极和沿第一方向设置在第二栅极的侧壁上的第二间隔件结构。第二间隔件结构具有大于第一厚度的第二厚度。

本公开的另一方面涉及一种半导体器件。该半导体器件包括静态随机存取存储器(SRAM)，其至少包括传输门(PG)晶体管和上拉(PU)晶体管。PG晶体管包括设置在衬底上方的第一栅极、设置在第一栅极的侧壁上的第一栅极间隔件结构以及设置在衬底中的第一源极/漏极区域。PU晶体管包括设置在衬底上方的第二栅极、设置在第二栅极的侧壁上的第二栅极间隔件结构以及设置在衬底中的第二源极/漏极区域。第一栅极间隔件结构具有第一横向尺寸。第二栅极间隔件结构具有第二横向尺寸，该第二横向尺寸基本上大于第一横向尺寸。

本公开的又一方面涉及一种制造半导体器件的方法。多个间隔件层位于N型晶体管的第一栅极上方和P型晶体管的第二栅极上方。形成覆盖N型晶体管的第一保护掩模。在P型晶体管上方蚀刻多个间隔件层，以在第二栅极周围形成第二栅极间隔件结构。第二栅极间隔件结构形成为具有第二横向尺寸。第一保护掩模保护N型晶体管不被蚀刻。去除第一保护掩模，并且形成覆盖P型晶体管的第二保护掩模。蚀刻N型晶体管上方的多个间隔件层以在第一栅极周围形成第一栅极间隔件结构。第一栅极间隔件结构形成为具有基本上小于第二横向尺寸的第一横向尺寸。第二保护掩模保护P型晶体管不被蚀刻。

根据本申请的一个实施例，提供了一种半导体器件，包括：N型金属氧化物半导体(NMOS)晶体管，其中，NMOS晶体管包括第一栅极和沿第一方向设置在第一栅极的侧壁上的第一间隔件结构，其中，第一间隔件结构在第一方向上具有第一厚度，其中，第一厚度是从第一间隔件结构的外表面的最外点到第一栅极的侧壁测量的；和P型金属氧化物半导体(PMOS)晶体管，其中，PMOS晶体管包括第二栅极和沿第一方向设置在第二栅极的侧壁上的第二间隔件结构，其中，第二厚度是从第二间隔件结构的外表面的最外点到第二栅极的侧壁测量的，其中，第二间隔件结构的第二厚度大于第一厚度。在一些实施例中，其中：第一间隔件结构包括具有彼此不同的介电常数的多个第一间隔件；并且第二间隔件结构包括具有彼此不同的介电常数的多个第二间隔件。在一些实施例中，其中：多个第一间隔件包括第一内部间隔件和第一外部间隔件，第一内部间隔件设置为比第一外部间隔件更靠近第一栅极；多个第二间隔件包括第二内部间隔件和第二外部间隔件，第二内部间隔件设置为比第二外部间隔件更靠近第二栅极；并且在第一方向上，第二外部间隔件基本上比第一外部间隔件更厚。在一些实施例中，第二外部间隔件的厚度与第一外部间隔件的厚度之比在约3.33:1至约6:1的范围内。在一些实施例中，第二内部间隔件的厚度基本上等于第一内部间隔件的厚度。在一些实施例中，其中：第一空气间隔件设置在第一内部间隔件和第一外部间隔件之间；并且第二空气间隔件设置在第二内部间隔件和第二外部间隔件之间。在一些实施例中，第二空气间隔件的厚度与第二外部间隔件的厚度之比在约0.25:1至约0.35:1的范围内。在一些实施例中，其中：NMOS晶体管包括设置在第一栅极的相反侧上的第一源极/漏极区域；PMOS晶体管包括设置在第二栅极的相反侧上的第二源极/漏极区域；并且第二间隔件结构的底面与第二源极/漏极区域的顶面的一部分直接接触。在一些实施例中，第一间隔件结构的底面基本上不与第一源极/漏极区域的顶面的一部分直接接触。在一些实施例中，其中：第一源极/漏极区域间隔开第一距离；第二源极/漏极区域间隔开第二距离；并且第一距离与第二距离之比在约0.6:1至约0.9:1之间的范围内。在一些实施例中，其中：半导体器件包括静态随机存取存储器(SRAM)，静态随机存取存储器包括传输门(PG)器件、下拉(PD)器件和上拉(PU)器件；NMOS晶体管是PG器件的一部分或PD器件的一部分；并且PMOS晶体管是PU器件的一部分。

根据本申请的另一个实施例，提供了一种半导体器件，包括：静态随机存取存储器(SRAM)，静态随机存取存储器至少包括传输门(PG)晶体管和上拉(PU)晶体管；其中：PG晶体管包括设置在衬底上方的第一栅极、设置在第一栅极的侧壁上的第一栅极间隔件结构以及设置在衬底中的第一源极/漏极区域；PU晶体管包括设置在衬底上方的第二栅极、设置在第二栅极的侧壁上的第二栅极间隔件结构以及设置在衬底中的第二源极/漏极区域；第一栅极间隔件结构具有第一最大横向尺寸；并且第二栅极间隔件结构具有第二最大横向尺寸，第二最大横向尺寸基本上大于第一最大横向尺寸。在一些实施例中，第一栅极间隔件结构和第二栅极间隔件结构均包括电介质间隔件和设置在电介质间隔件之间的空气间隔件。在一些实施例中，其中：第一源极/漏极区域彼此间隔开第一距离；并且第二源极/漏极区域彼此间隔开第二距离，第二距离大于第一距离。

根据本申请的又一个实施例，提供了一种制造半导体器件的方法，包括：在N型晶体管的第一栅极上方和P型晶体管的第二栅极上方形成多个间隔件层；形成覆盖N型晶体管的第一保护掩模；蚀刻P型晶体管上方的多个间隔件层以在第二栅极周围形成第二栅极间隔件结构，其中，第二栅极间隔件结构形成为具有第二横向尺寸，并且其中，第一保护掩模保护N型晶体管不被蚀刻；去除第一保护掩模并形成覆盖P型晶体管的第二保护掩模；以及蚀刻N型晶体管上方的多个间隔件层以在第一栅极周围形成第一栅极间隔件结构，其中，第一栅极间隔件结构形成为具有基本上小于第二最大横向尺寸的第一最大横向尺寸，并且其中，第二保护掩模保护P型晶体管不被蚀刻。在一些实施例中，制造半导体器件的方法，还包括：在形成第二栅极间隔件结构之后，形成P型晶体管的第二源极/漏极区域，其中，在形成第二源极/漏极区域之后，去除第一保护掩模；以及在形成第一栅极间隔件结构之后，形成N型晶体管的第一源极/漏极区域，其中，在形成第一源极/漏极区域之后，去除第二保护掩模。在一些实施例中，其中：第一源极/漏极区域形成为具有第一沟道长度；并且第二源极/漏极区域形成为具有大于第一沟道长度的第二沟道长度。在一些实施例中，其中：形成多个间隔件层包括形成多个介电层和半导体层作为多个间隔件层，其中，半导体层形成在多个介电层之间；并且蚀刻多个间隔件层包括蚀刻掉半导体层以形成空气间隔件，作为第一栅极间隔件结构的一部分和第二栅极间隔件结构的一部分。在一些实施例中，制造半导体器件的方法还包括：在形成第二栅极间隔件结构之后但在形成第一栅极间隔件结构之前，在N型晶体管上方和P型晶体管上方沉积介电材料；以及在形成第一栅极间隔件结构和第二栅极间隔件结构之后，执行栅极替换工艺，以分别用第一含金属栅极和第二含金属栅极替换第一栅极和第二栅极。在一些实施例中，其中，形成多个间隔件层包括在静态随机存取存储器(SRAM)的传输门(PG)器件上方和SRAM的上拉(PU)器件上方形成多个间隔件层，其中，PG器件包括N型晶体管，并且其中，PU器件包括P型晶体管。

上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。例如，通过对位线导体和字线导体实施不同的厚度，可以实现导体的不同电阻。但是，也可以使用改变金属导体的电阻的其他技术。