制造半导体器件的方法和半导体器件

技术领域

本发明的实施例涉及制造半导体器件的方法和半导体器件。

背景技术

随着半导体行业为了追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战引起了三维设计的发展，诸如包括鳍式FET(FinFET)和全环栅(GAA)FET的多栅极场效应晶体管(FET)。在Fin FET中，栅电极邻近沟道区域的三个侧表面，并且栅极介电层基于栅电极和沟道区域之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管基本上具有三个栅极来控制通过鳍或沟道区域的电流。不幸的是，沟道的第四部分(底部)远离栅电极，因此没有受到严格的栅极控制。相反，在GAA FET中，沟道区域的所有侧表面由栅电极围绕，这允许在沟道区域中进行更充分的耗尽，并且由于更陡的亚阈值电流摆幅(SS)而导致较小的短沟道效应和较小的漏致势垒降低(DIBL)。随着晶体管尺寸不断按比例缩小到10-15nm以下的技术节点，需要GAA FET的进一步改进。

发明内容

本发明的实施例提供了一种制造半导体器件的方法，包括：形成鳍结构，在鳍结构中，第一半导体层和第二半导体层交替地堆叠；在鳍结构上方形成牺牲栅极结构；蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区域，从而形成源极/漏极间隔；通过源极/漏极间隔横向蚀刻第一半导体层；以及在源极/漏极间隔中形成源极/漏极外延层，其中，第一半导体层中的至少一个具有与第一半导体层中的另一个不同的组分。

本发明的另一实施例提供了一种制造半导体器件的方法，包括：形成鳍结构，在鳍结构中，第一半导体层和第二半导体层交替地堆叠；在鳍结构上方形成牺牲栅极结构；蚀刻鳍结构的源极/漏极区域，从而形成具有锥形形状的源极/漏极间隔；通过源极/漏极间隔横向蚀刻第一半导体层；在蚀刻的第一半导体层的端部上形成由介电材料制成的内部间隔件；以及在源极/漏极间隔中形成源极/漏极外延层，其中，源极/漏极间隔具有从底部到顶部逐渐增大的宽度，并且在形成内部间隔件之后，牺牲栅极结构下方的蚀刻的第一半导体层中的一个的长度不同于牺牲栅极结构下方的蚀刻的第一半导体层的另一个的长度。

本发明的又一实施例提供了一种半导体器件，包括：半导体线或片，设置在衬底上方；源极/漏极外延层，与半导体线或片接触；栅极介电层，设置在半导体线或片的每个沟道区域上并且包裹半导体线或片的每个沟道区域；栅电极层，设置在栅极介电层上并且包裹每个沟道区域；以及绝缘间隔件，分别设置在间隔中，间隔由相邻的半导体线或片、栅电极层和源极/漏极区域限定，其中，沿着源极至漏极方向的绝缘间隔件的宽度从最靠近衬底的底部的一个绝缘间隔件到顶部的一个绝缘间隔件减小。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1D示出了根据本发明的实施例的半导体FET器件的各种视图。图1A是沿着X方向(源极-漏极方向)的截面图，图1B是与图1A的Y1-Y1对应的截面图，图1C是与图1A的Y2-Y2对应的截面图，并且图1D示出与图1A的Y3-Y3对应的截面图。

图2A至图2D示出根据本发明的实施例的半导体FET器件的各种视图。图2A是沿着X方向(源极-漏极方向)的截面图，图2B是与图2A的Y1-Y1对应的截面图，图2C是与图2A的Y2-Y2对应的截面图，并且图2D示出与图2A的Y3-Y3对应的截面图。

图3示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图4A、图4B、图4C、图4D和图4E示出根据本发明的实施例的第一半导体层的组分变化(轮廓)。

图5示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图6A和图6B示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图7示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图8示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图9示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图10示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图11示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图12示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图13示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图14示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图15示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图16示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图17示出了根据本发明的实施例的制造半导体GAA FET器件的各个阶段中的一个。

图18示出了根据本发明的另一实施例的第一半导体层的组分变化(轮廓)。

图19、图20、图21和图22示出根据本发明的实施例的第一半导体层的组分变化(轮廓)。

图23示出了源极/漏极蚀刻的间隔依赖性。

具体实施方式

应该理解，以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。另外，术语“由……制成”可以表示“包括”或“由……组成”。在本发明中，短语“A、B和C中的一个”是指“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，除非另有说明，否则不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。

通常，当通过选择性地蚀刻牺牲半导体层来释放纳米线(NW)时，难以控制横向蚀刻量。当在去除伪多晶硅栅极之后执行NW释放蚀刻工艺时，可以蚀刻NW的横向端部，因为用于NW释放蚀刻的横向蚀刻控制或蚀刻预算不足。如果没有蚀刻停止层，则栅电极可能接触源极/漏极(源极/漏极)外延层。此外，对栅极到漏极电容(Cgd)的影响更大。如果在栅极与源极/漏极区域之间不存在介电膜，则Cgd变大，这将降低电路速度。

此外，在GAA FET中，在金属栅电极与源极/漏极(源极/漏极)外延层之间提供内部间隔件。然而，由于相邻的半导体层之间的狭窄间隔不被蚀刻，因此难以控制内部间隔件的形状。内部隔离层用作沟道电阻的额外来源，从而阻碍了栅极控制能力。GAA FET中较高的沟道高度会在控制沉积和蚀刻工艺中的从沟道底部到沟道顶部的结构均匀性方面带来更多困难。特别地，在GAA FET制造方法中，在12英寸晶圆内实现更高的工艺均匀性变得更加困难。

在本发明中，提供了一种新颖的方法，该方法用于在金属栅电极与用于GAA FET和堆叠沟道FET的源极/漏极(源极和/或漏极)外延层之间制造内部间隔件。特别地，在本发明中，牺牲半导体层具有不同的组分(例如，Ge浓度)，并且牺牲半导体层的横向蚀刻通过调制的组分来控制。通过采用不同的组分，可以控制沟道区域的尺寸，从而提高栅极控制能力。

在本发明中，源极/漏极是指源极和/或漏极。注意，在本发明中，源极和漏极可互换地使用，并且其结构基本相同。

图1A至图1D示出了根据本发明的实施例的半导体GAA FET器件的各种视图。图1A是沿着X方向(源极-漏极方向)的截面图，图1B是与图1A的Y1-Y1对应的截面图，图1C是与图1A的Y2-Y2对应的截面图，并且图1D示出与图1A的Y3-Y3对应的截面图。在一些实施例中，图1A至图1D的半导体GAA FET器件是n型FET。

如图1A至图1C所示，半导体线或片25提供在半导体衬底10上方，并且沿着Z方向(相对于衬底10的主表面的法线方向)垂直地布置。在一些实施例中，衬底10至少在其表面部分上包括单晶半导体层。衬底10可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在某些实施例中，衬底10由晶体Si制成。

衬底10可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可以用来将晶格常数从衬底的晶格常数逐渐改变至源极/漏极区域的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，衬底10包括外延生长在硅衬底10上的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓冲层的30原子％的锗增加到最顶部缓冲层的70原子％的锗。

如图1A至图1C所示，作为沟道层的半导体线或片25设置在衬底10上方。在一些实施例中，半导体线25设置在从衬底10突出的鳍结构29(见图3)上方。每个沟道层25由栅极介电层82和栅电极层84包裹。在一些实施例中，半导体线25的厚度在约5nm至约60nm的范围内，并且半导体线25的宽度在约5nm至约20nm的范围内。在一些实施例中，半导体线或片的宽度大于厚度。在某些实施例中，该宽度高达半导体线或片25的厚度的两倍或五倍。

在一些实施例中，在半导体线25的沟道与栅极介电层82之间形成界面介电层81(在图1A中省略)。在一些实施例中，栅极介电层82包括高k介电层。栅极结构包括栅极介电层82、栅电极层84和侧壁间隔件45。虽然图1A至图1C示出了四条半导体线25，但是半导体线25的数量不限于四条，可以小至一条或多于四条，并且可以多达十条。通过调整半导体线的数量，可以调整GAA FET器件的驱动电流。

此外，在衬底10上方设置源极/漏极外延层50。源极/漏极外延层50与沟道层25的端面直接接触，并且通过绝缘内部间隔件35和栅极介电层82与栅电极层84分隔开。在一些实施例中，附加绝缘层(未示出)共形地形成在间隔件区域的内表面上。

层间介电(ILD)层70设置在源极/漏极外延层50上方，并且导电接触层72设置在源极/漏极外延层50上，并且穿过ILD层70的导电插塞75设置在导电接触层72上方。导电接触层72包括一层或多层导电材料。在一些实施例中，导电接触层72包括硅化物层，诸如WSi、NiSi、TiSi或CoSi或其他合适的硅化物材料或金属元素与硅和/或锗的合金。在一些实施例中，蚀刻停止层68设置在侧壁间隔件45和ILD层70之间并且位于外延层50的上表面的部分上。

在一些实施例中，图1A至图1D中所示的FET是n型FET。源极/漏极外延层50包括SiP、SiCP、SiC、SiAs和SiAsP的一层或多层。

如图1A所示，沿着内部间隔件35的X方向的横截面具有朝着栅电极凸出的圆形(例如，半圆形或U形)。

图2A至图2D示出了根据本发明的另一实施例的半导体FET器件的各种视图。图2A是沿着X方向(源极-漏极方向)的截面图，图2B是与图2A的Y1-Y1对应的截面图，图2C是与图2A的Y2-Y2对应的截面图，并且图2D示出与图2A的Y3-Y3对应的截面图。在图2A至图2D的实施例中可以采用关于图1A至图1D描述的前述实施例相同或相似的材料、配置、尺寸和/或工艺，并且将省略其详细说明。在一些实施例中，图2A至图2D的半导体GAA FET器件是n型FET。

在一些实施例中，图2A至图2D中所示的FET是p型FET。源极/漏极外延层55包括SiGe、SiGeSn、SiSn、Ge和GeSn的一层或多层。

在一些实施例中，在图1A至图2D中所示的两个或多个GAA FET设置在一个半导体衬底(芯片)上以实现各种电路功能。

图3至图17示出了根据本发明的实施例的制造半导体FET器件的各个阶段。应该理解的是，可以在图3至图17所示的工艺之前、期间和之后提供附加操作，并且对于方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在图3至图17的实施例中可以采用关于图1A至图2D描述的前述实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。

如图3所示，第一半导体层20和第二半导体层25交替地形成在衬底10上方。第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP的一层或多层。

在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20是Si

在衬底10上方外延形成第一半导体层20和第二半导体层25。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中在约5nm至约60nm的范围内，并且在其他实施例中在约10nm至约30nm的范围内。在一些实施例中，第二半导体层25的厚度在约5nm至约60nm的范围内，并且在其他实施例中，在约10nm至约30nm的范围内。第一半导体层20的厚度可以与第二半导体层25的厚度相同或不同。虽然在图3中示出了四个第一半导体层20和四个第二半导体层25，但是数量不限于四个，并且可以是1、2、3或大于4，并且小于20。在一些实施例中，第一半导体层20的数量比第二半导体层25(顶层是第一半导体层)的数量大一个。

在本发明的一些实施例中，如图4A所示，第一半导体层20中的Ge浓度从底部到顶部减小。此外，在一些实施例中，一个或多个第一半导体层20中的Ge(或Si)的组分变化。在一些实施例中，最下面的第一半导体层20B和最上面的第一半导体层20T中的至少一个具有基本恒定的Ge浓度，而一个或多个中间的第一半导体层20具有可变的Ge浓度。当一个第一半导体层内的Ge浓度变化时，Ge浓度可以限定为一个第一半导体层中的平均Ge浓度。

在一些实施例中，最上面的第一半导体层的Ge浓度在从约30％(原子％)到约40％的范围内。在一些实施例中，剩余的第一半导体层的Ge浓度在约20％至30％的范围内。在一些实施例中，除了最底部的第一半导体层之外，第一半导体层20中的Ge浓度从底部到顶部减小。在这种情况下，在一些实施例中，最底部的第一半导体层的Ge浓度小于最上面的第一半导体层的Ge浓度，并且在约25％至35％的范围内。在一些实施例中，相邻的第一半导体层(中间部分)之间的Ge浓度的差在约0.5％至5.0％的范围内。例如，一层具有25％的Ge浓度，相邻层具有20％或30％，其中相差为5％。在其他实施例中，差在约0.6％至1％的范围内。

图4B示出了具有可变Ge浓度的一个第一半导体层20中的Ge浓度。在一些实施例中，如图4B所示，Ge浓度具有浓度X1的基本上恒定的部分，并且Ge浓度在边缘(与第二半导体层25的界面)处增加至X2。在一些实施例中，Ge浓度线性增大，并且在其他实施例中，Ge浓度逐渐增大(非线性)。在一些实施例中，X1在约15％至约35％的范围内，并且在其他实施例中在约20％至约30％的范围内。在一些实施例中，X2在约25％至约50％的范围内，并且在其他实施例中在约30％至约40％的范围内。在一些实施例中，X2-X1为约2(％)至约20(％)。在一些实施例中，恒定部分的厚度为一个第一半导体层的总厚度的约20％至约60％。在一些实施例中，不存在恒定部分，并且Ge浓度沿着厚度方向具有U形或V形轮廓。在一些实施例中，Ge浓度沿着相对于第一半导体层的中心的厚度方向是对称的，并且在其他实施例中，Ge浓度是不对称的。

图4C示出了在其他实施例中的一个第一半导体层20中的Ge浓度。如图4C所示，Ge浓度具有两个峰。在一些实施例中，一个峰处的Ge浓度等于或不同于另一峰处的Ge浓度。区域S

区域S

在一些实施例中，最上面的第一半导体层的厚度小于剩余的第一半导体层的厚度。在一些实施例中，最上面的第二半导体层的厚度小于剩余的第二半导体层的厚度。在一些实施例中，在如下所述形成鳍结构之后，通过抛光操作去除最上面的第一(和第二)半导体层。

在一些实施例中，底部的第一半导体层(最接近衬底10的层)比剩余的第一半导体层厚。在一些实施例中，底部第一半导体层的厚度在约10nm至约50nm的范围内，或者在其他实施例中在20nm至40nm的范围内。

在一些实施例中，通过改变源气体流量、沉积压力和/或沉积温度来改变Ge浓度。

图4D示出了在其他实施例中的第一半导体层20中的Ge浓度。在该实施例中，所有的第一半导体层20具有如上所述的可变的Ge浓度，并且第一半导体层20的Ge浓度从底部到顶部减小。

图4E示出了在其他实施例中的第一半导体层20中的Ge浓度。在本实施例中，所有的第一半导体层20具有恒定的Ge浓度，并且第一半导体层20的Ge浓度从底部到顶部减小。

在形成堆叠的半导体层之后，通过使用一个或多个光刻和蚀刻操作来形成鳍结构，如图5所示。可以通过任何合适的方法来图案化鳍结构。例如，可以使用一个或多个光刻工艺来图案化鳍结构，光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许产生例如节距小于使用单个直接光刻工艺可获得的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。

如图5所示，鳍结构29在X方向上延伸并且在Y方向上布置。鳍结构的数量不限于如图5所示的两个，并且可以小到一个或三个或更多。在一些实施例中，在鳍结构29的两侧上形成一个或多个伪鳍结构，以提高图案化操作中的图案保真度。如图5所示，鳍结构29具有由堆叠的半导体层20、25和阱部分11构成的上部。

在一些实施例中，鳍结构29的上部的沿着Y方向的宽度在约10nm至约40nm的范围内，并且在其他实施例中在约20nm至约30nm的范围内。

在形成鳍结构29之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构完全嵌入在绝缘层中。用于绝缘层的绝缘材料可以包括通过LPCVD(低压化学气相沉积)、等离子增强CVD(PECVD)或可流动CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。可以在形成绝缘层之后执行退火操作。然后，执行诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，使得最上面的第二半导体层25的上表面从绝缘材料层暴露。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成一个或多个鳍衬垫层。在一些实施例中，鳍衬垫层包括形成在衬底10和鳍结构29的底部的侧壁上方的第一鳍衬垫层，以及形成在第一鳍衬垫层上的第二鳍衬垫层。鳍衬垫层由氮化硅或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。可以通过诸如物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)的一种或多种工艺来沉积鳍衬垫层，但是可以采用任何可接受的工艺。

然后，如图5所示，使绝缘材料层凹进以形成隔离绝缘层15，使得鳍结构29的上部暴露。通过该操作，鳍结构29通过隔离绝缘层15彼此分隔开，该隔离绝缘层15也称为浅沟槽隔离(STI)。隔离绝缘层15可以由合适的介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺形成隔离绝缘层15，但是可以利用任何可接受的工艺。

在一些实施例中，使绝缘材料层15凹进，直到鳍结构的上部(阱层)11暴露。在其他实施例中，鳍结构的上部11不暴露。第一半导体层20是随后被部分去除的牺牲层，并且第二半导体层25随后被形成为半导体线，作为n型GAA FET的沟道层。对于p型GAA FET，第二半导体层25是随后被部分去除的牺牲层，并且第一半导体层20随后形成为作为沟道层的半导体线。

如图6A和图6B所示，在形成隔离绝缘层15之后，形成牺牲(伪)栅极结构49。图6A和图6B示出了在暴露的鳍结构29上方形成牺牲栅极结构49之后的结构。在鳍结构的将成为沟道区域的部分上方形成牺牲栅极结构49。牺牲栅极结构49限定了GAA FET的沟道区域。牺牲栅极结构49包括牺牲栅极介电层41和牺牲栅电极层42。牺牲栅极介电层41包括一层或多层绝缘材料，诸如氧化硅基材料。在一个实施例中，使用通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层41的厚度在约1nm至约5nm的范围内。

通过首先在鳍结构上方毯式沉积牺牲栅极介电层41来形成牺牲栅极结构49。然后将牺牲栅电极层毯式沉积在牺牲栅极介电层上和鳍结构上方，使得鳍结构完全嵌入在牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其他合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层上方形成掩模层。掩模层包括衬垫氮化硅层43和氧化硅掩模层44。

接下来，对掩模层进行图案化操作，并且将牺牲栅电极层图案化成牺牲栅极结构49，如图6A和图6B所示。牺牲栅极结构包括牺牲栅极介电层41、牺牲栅电极层42(例如，多晶硅)、衬垫氮化硅层43和氧化硅掩模层44。通过图案化牺牲栅极结构，第一半导体层和第二半导体层的堆叠层在牺牲栅极结构的相对侧上部分地暴露，从而限定了源极/漏极区域，如图6A和图6B所示。在本发明中，源极和漏极可互换使用，并且其结构基本相同。在图6A和图6B中，在两个鳍结构上方形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，在X方向上布置两个或多个牺牲栅极结构。在某些实施例中，在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构以提高图案保真度。

此外，用于侧壁间隔件的第一覆盖层45形成在牺牲栅极结构49上方，如图6A和图6B所示。第一覆盖层45以共形的方式沉积，使得第一覆盖层45形成为分别在牺牲栅极结构的垂直表面(诸如侧壁)、水平表面和顶部)上具有基本相等的厚度。在一些实施例中，第一覆盖层45具有在约5nm至约20nm的范围内的厚度。第一覆盖层45包括氮化硅、SiON、SiCN、SiCO、SiOCN或任何其他合适的介电材料中的一种或多种。第一覆盖层45可以通过ALD或CVD或任何其他合适的方法形成。

图7示出了沿着X方向的截面图。接下来，如图7所示，各向异性蚀刻第一覆盖层45以去除设置在源极/漏极区域上的第一覆盖层45，同时在牺牲栅极结构49的侧面上保留第一覆盖层45作为侧壁间隔件。然后通过使用一个或多个光刻和蚀刻操作，在源极/漏极区处向下蚀刻第一半导体层20和第二半导体层25的堆叠结构，从而形成源极/漏极间隔21。在一些实施例中，衬底10(或鳍结构29的底部)也被部分蚀刻。在一些实施例中，分别制造n型FET和p型FET，在这种情况下，处理一种类型的FET的区域，用保护层(诸如氮化硅)覆盖另一种类型的FET的区域。

在一些实施例中，如图7所示，由于牺牲栅极结构49的高高宽比(牺牲栅极结构的高度与相邻牺牲栅极结构之间的间隔的比)，源极/漏极间隔21具有锥形形状，源极/漏极间隔21的宽度从顶部到底部逐渐减小(例如，U形或V形)。在一些实施例中，在最底部的第一半导体层20处测量的源极/漏极间隔21的宽度比在最上面的第一半导体层20处的宽度小约1-10nm。否则，源极/漏极间隔21的锥形形状将导致沟道区域(第二半导体层25)的长度不均匀。然而，如下所述，由于第一半导体层20具有引起不同蚀刻速率的可变Ge浓度，所以获得了沟道区域的基本均匀的长度。

此外，如图8所示，在源极/漏极间隔21内在X方向上横向蚀刻第一半导体层20，从而形成腔22。

当第一半导体层20是SiGe并且第二半导体层25是Si时，可以通过使用湿蚀刻剂(诸如但不限H

在一些实施例中，由于第一半导体层20的Ge浓度不同(从底部到顶部减小)，所以第一半导体层的蚀刻速率不同，并且蚀刻速率随Ge浓度的增大而增大。因此，具有较高Ge浓度的第一半导体层比具有较低Ge浓度的第一半导体层被横向蚀刻得更多。通过调整Ge浓度，在横向蚀刻之后，在牺牲栅极结构49下方的剩余的第一半导体层20具有基本相同的长度L(例如，在±约2nm内)。通过使用混合溶液，第一半导体层20的端部具有弯曲的形状。在一些实施例中，剩余的第一半导体层20的长度差不为零。

当第一半导体层20由具有恒定Ge浓度的SiGe制成时，由于表面张力和毛细作用，因此湿蚀刻在中心部分比在垂直方向上的边缘部分引起更多的蚀刻，并且因此第一半导体层的端部具有深蚀刻的中心区域的笑脸形状。然而，如图4A至图4D所示，由于中心区域处的Ge浓度小于边缘部分。中心区域处的蚀刻速率小于边缘部分处的蚀刻速率。因此，可以抑制第一半导体层20的端部的笑脸形状，并且可以减小弯曲部分。

如图9所示，第一绝缘层30共形地形成在源极/漏极间隔21中的第一半导体层20的蚀刻的横向端部上和第二半导体层25的端面上以及牺牲栅极结构49上方。第一绝缘层30包括氮化硅和氧化硅、SiON、SiOC、SiCN和SiOCN中的一种，或任何其他合适的介电材料。第一绝缘层30由与侧壁间隔件(第一覆盖层)45不同的材料制成。第一绝缘层30的厚度在约1.0nm至约10.0nm的范围内。在其他实施例中，第一绝缘层30的厚度在约2.0nm至约5.0nm的范围内。可以通过ALD或任何其他合适的方法来形成第一绝缘层30。通过共形地形成第一绝缘层30，腔22由第一绝缘层30完全填充。在一些实施例中，第一绝缘层30包括由彼此不同的材料制成的两层或三层。在一些实施例中，绝缘层中的一个通过第一半导体层20的端部的氧化而形成，并且氧化物层由硅锗氧化物(SiGeO

在形成第一绝缘层30之后，执行蚀刻操作以部分地去除第一绝缘层30，从而形成内部间隔件35，如图10所示。在一些实施例中，内部间隔件35的端面比第二半导体层25的端面凹进更多。该凹进量在约0.2nm至约3nm的范围内并且在其他实施例中在约0.5nm至约2nm的范围内。在其他实施例中，凹进量小于0.5nm并且可以等于零(内部间隔件35的端面和第二半导体层25的端面彼此齐平)。

在一些实施例中，在形成第一绝缘层30之前，形成厚度小于第一绝缘层30的附加绝缘层，因此内部间隔件35具有两层结构。

在一些实施例中，如图10所示，内部间隔件35的宽度(横向长度)从底部到顶部减小。

随后，如图11所示，在源极/漏极间隔21中形成源极/漏极外延层50。对于n型FET，源极/漏极外延层50包括SiP、SiC、SiCP、SiAs、SiPAs(As浓度小于P浓度)的一层或多层。对于p型FET，源极/漏极外延层(55)包括SiGe、Ge、SiGeSn、GeSn和SiSn的一层或多层。源极/漏极外延层50通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成。如图11所示，源极/漏极外延层50选择性地形成在半导体区域上。源极/漏极外延层50形成为与第二半导体层25的端面接触，并且形成为与内部间隔件35接触。

然后，如图12所示，形成蚀刻停止层68。蚀刻停止层68包括氮化硅和氧化硅、SiON、SiOC、SiCN和SiOCN中的一种，或任何其他合适的介电材料。蚀刻停止层68由与侧壁间隔件(第一覆盖层)45不同的材料制成。蚀刻停止层68可以通过ALD或任何其他合适的方法形成。

接下来，如图13所示，第一层间介电(ILD)层70形成在蚀刻停止层68上方。用于ILD层70的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。例如，可以将诸如聚合物的有机材料用于ILD层70。如图14所示，在形成ILD层70之后，执行诸如CMP的平坦化操作，使得牺牲栅电极层42的顶部暴露。

然后，去除牺牲栅电极层42和牺牲栅极介电层41。在去除牺牲栅极结构期间，ILD层70保护源极/漏极外延层50和55。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构。当牺牲栅电极层42是多晶硅并且ILD层70是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅电极层42。此后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层41。

在去除牺牲栅极结构之后，去除第一半导体层20，从而形成第二半导体层25的线(沟道区域)，如图15所示。如上所述，可以使用能够相对于第二半导体层25选择性地蚀刻第一半导体层20的蚀刻剂去除或蚀刻第一半导体层20。如图15所示，由于形成了第一绝缘层(内部间隔件)35，因此第一半导体层20的蚀刻在第一绝缘层35处停止。换言之，第一绝缘层35用作用于蚀刻第一半导体层20的蚀刻停止层。

如上所述，由于在牺牲栅极结构下方的第一半导体层20具有基本相同的长度，所以暴露的第二半导体层25的有效栅极宽度(源极-漏极长度)Lg也基本相同(例如，大于零且小于±约2nm)。

在形成第二半导体层25的半导体线(沟道区域)之后，在每个沟道区域周围形成栅极介电层82。此外，如图16所示，在栅极介电层82上形成栅电极层84。在一些实施例中，用于n型GAA FET的栅电极的结构和/或材料不同于用于p型GAA FET的栅电极的结构和/或材料。

在某些实施例中，栅极介电层82包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的示例包括HfO

可以通过CVD、ALD或任何合适的方法来形成栅极介电层82。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层82，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层82的厚度在约1nm至约6nm的范围内。

栅电极层84形成在栅极介电层82上以围绕每个沟道层。栅电极84包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。

可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层84。栅电极层也沉积在ILD层70的上表面上方。然后，通过使用例如CMP来平坦化形成在ILD层70上方的栅极介电层和栅电极层，直到ILD层70的顶面露出。在一些实施例中，在平坦化操作之后，使栅电极层84凹进，并且在凹进的栅电极84上方形成覆盖绝缘层(未示出)。覆盖绝缘层包括一层或多层氮化硅基材料，诸如氮化硅。通过沉积绝缘材料然后进行平坦化操作来形成覆盖绝缘层。

在本发明的某些实施例中，一个或多个功函调整层(未示出)介于栅极介电层82和栅电极84之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层。对于n沟道FET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FET，将Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，针对可以使用不同金属层的n沟道FET和p沟道FET，可以分别形成功函调整层。

随后，通过使用干刻蚀在ILD层70和刻蚀停止层68中形成接触孔，从而暴露源极/漏极外延层50的上部。在一些实施例中，在源极/漏极外延层50上方形成硅化物层。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。然后，如图1A至图1D和图17所示，在接触孔中形成导电接触层72。导电接触层72包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。此外，在导电接触层72上形成导电接触插塞75。导电接触插塞75包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一层或多层。

如图17所示，内部间隔件35沿着垂直方向(Z)具有不同的宽度。在一些实施例中，最小的内部间隔件(例如，顶部的一个)的宽度D1与最大的内部间隔件(例如，底部的一个)的宽度D2之间的差在约0.5nm至约10nm的范围内，并且在其他实施例中在约1nm至约5nm的范围内。

应当理解，GAA FET经受进一步的CMOS工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。

图18示出了根据本发明的另一实施例的第一半导体层的组分变化(轮廓)。在一些实施例中，取决于在横向蚀刻第一半导体层20(见图8)中使用的蚀刻剂和/或第二半导体层25的材料(例如，III-V族半导体)，Ge浓度可以与图4C或图4D所示的相反。在一些实施例中，如图18所示，Ge浓度具有浓度X4的基本上恒定的部分，并且Ge浓度在边缘(与第二半导体层25的界面)处减小至X3。在一些实施例中，Ge浓度线性降低，在其他实施例中，Ge浓度逐渐降低(非线性)。在一些实施例中，X3在约15％至约35％的范围内，并且在其他实施例中在约20％至约30％的范围内。在一些实施例中，X4在约25％至约50％的范围内，并且在其他实施例中在约30％至约40％的范围内。在一些实施例中，恒定部分的厚度是一个第一半导体层的总厚度的约20％至约60％。

图19、图20、图21和图22示出了根据本发明的实施例的第一半导体层的组分变化(轮廓)。

在一些实施例中，如图18所示，对于较高的Ge浓度，在第一半导体层20的横向蚀刻中使用的蚀刻剂引起较高的蚀刻速率。在这种情况下，第一半导体层20之间的Ge浓度轮廓相反。在图19中，第一半导体层20中的Ge浓度从底部到顶部增加。此外，在一些实施例中，一个或多个第一半导体层20中的Ge(或Si)的组分变化。在一些实施例中，最下面的第一半导体层和最上面的第一半导体层中的至少一个具有恒定的Ge浓度，而一个或多个中间的第一半导体层具有可变的Ge浓度。当一个第一半导体层内的Ge浓度变化时，Ge浓度可以限定为一个第一半导体层中的平均Ge浓度。

在图20中，所有第一半导体层20具有如上所述的可变的Ge浓度，并且第一半导体层20的Ge浓度从底部到顶部增大。在图21中，所有第一半导体层20均具有恒定的Ge浓度，并且第一半导体层20的Ge浓度从底部到顶部增大。

在图22中，第一半导体层20的平均Ge浓度基本相同。在一些实施例中，Ge浓度的差大于零并且小于±1％。在一些实施例中，最上面的第一半导体层和最底部的第一半导体层中的至少一个具有比剩余的第一半导体层更高的Ge浓度。

在本发明中，通过将调制的Ge浓度用于由SiGe制成的第二半导体层25，可以控制第二半导体层的蚀刻速率。因此，即使源极/漏极间隔具有不均匀的宽度(例如，锥形、U形或V形)，通过控制Ge浓度，也可以在去除第二半导体层之后在栅电极下方获得基本相同的沟道宽度(第一半导体层20的长度)。

如图图4A至图4E和图18至图22所示的调制或恒定Ge浓度的轮廓可以根据各种器件和/或工艺要求来选择。

图23示出了源极/漏极蚀刻的间隔依赖性。横轴示出相邻的牺牲栅极结构之间的间隔宽度，并且纵轴示出蚀刻的源极/漏极间隔的宽度。顶部、中间和底部对应于第一半导体层的垂直位置。如图23所示，当相邻的牺牲栅极结构之间的间隔宽度相对较大时(例如，牺牲栅极结构的高度与它们之间的间隔的高宽比小于约5)，蚀刻的源极/漏极间隔宽度基本恒定(非锥形或小锥形形状)。当相邻的牺牲栅极结构之间的间隔宽度变小时(例如，牺牲栅极结构的高度与它们之间的间隔的高宽比等于或大于约5)，蚀刻的源极/漏极间隔宽度朝着底部逐渐减小，具有较大的锥形形状。在一些实施例中，取决于相邻的牺牲栅极结构之间的间隔宽度，Ge浓度轮廓被确定为恒定的(对于较大的间隔宽度)或变化的(对于较小的间隔宽度)。在一些实施例中，在一个器件内选择不同的Ge轮廓以补偿在不同深度处的蚀刻量变化。

将理解的是，在本文中并非必须讨论所有优点，没有特定的优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。

根据本发明的一个方面，在制造半导体器件的方法中，形成鳍结构，其中第一半导体层和第二半导体层交替地堆叠，在鳍结构上方形成牺牲栅极结构，蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区域，从而形成源极/漏极间隔，通过源极/漏极间隔横向蚀刻第一半导体层，以及在源极/漏极间隔中形成源极/漏极外延层。第一半导体层中的至少一个具有与第一半导体层中的另一个不同的组分。在前述和以下实施例中的一个或多个中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。在前述和以下实施例中的一个或多个中，第一半导体层的Ge浓度从底部的一个第一半导体层至顶部的一个第一半导体层减小。在前述和以下实施例中的一个或多个中，第一半导体层中的至少一个具有沿着第一半导体层和第二半导体层的堆叠方向变化的Ge浓度。在前述和以下实施例中的一个或多个中，相邻的第一半导体层之间的Ge浓度的差在0.5％至5.0％的范围内。在前述和以下实施例中的一个或多个中，通过湿蚀刻横向蚀刻第一半导体层，该湿蚀刻包括使用H

根据本发明的另一方面，在制造半导体器件的方法中，形成鳍结构，其中第一半导体层和第二半导体层交替地堆叠，在鳍结构上方形成牺牲栅极结构，蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区域，从而形成具有锥形形状的源极/漏极间隔，通过源极/漏极间隔横向蚀刻第一半导体层，在蚀刻的第一半导体层的端部上形成由介电材料制成的内部间隔件，以及在源极/漏极间隔中形成源极/漏极外延层。源极/漏极间隔具有从顶部到底部逐渐减小的宽度，并且在形成内部间隔件之后，牺牲栅极结构下方的蚀刻的第一半导体层中的一个的长度不同于牺牲栅极结构下方的蚀刻第一半导体层的另一个的长度。在前述和以下实施例中的一个或多个中，牺牲栅极结构下方的蚀刻的第一半导体层的长度差大于零并且小于2nm。在前述和以下实施例中的一个或多个中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。在前述和以下实施例中的一个或多个中，第一半导体层的Ge浓度从底部的一个第一半导体层至顶部的一个第一半导体层减小。在前述和以下实施例中的一个或多个中，第一半导体层的Ge浓度从底部的一个第一半导体层至顶部的一个第一半导体层增大。

根据本发明的另一方面，一种半导体器件包括：半导体线或片，设置在衬底上方；源极/漏极外延层，与半导体线或片接触；栅极介电层，设置在半导体线或片的每个沟道区域上并且包裹半导体线或片的每个沟道区域；以及绝缘间隔件，分别设置在间隔中，该间隔由相邻的半导体线或片、栅电极层和源极/漏极区域限定。沿着源极-漏极方向的绝缘间隔件的宽度从最靠近衬底的底部的一个绝缘间隔件到顶部的一个绝缘间隔件减小。在前述和以下实施例中的一个或多个中，栅电极层下方的半导体线中的一个的沟道区域的长度与栅电极下方的半导体线的另一个的沟道区域的长度不同。在前述和以下实施例中的一个或多个中，栅电极下方的半导体线的沟道区域的长度差大于零并且小于1nm。在前述和以下实施例中的一个或多个中，最顶部的一个内部间隔件的的宽度与最底部的一个内部间隔件的宽度之间的差在0.5nm至10nm的范围内。在前述和以下实施例中的一个或多个中，与栅极介电层接触的内部间隔件的横向端部具有弯曲的形状。

根据本申请的实施例，提供了一种制造半导体器件的方法，包括：形成鳍结构，在鳍结构中，第一半导体层和第二半导体层交替地堆叠；在鳍结构上方形成牺牲栅极结构；蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区域，从而形成源极/漏极间隔；通过源极/漏极间隔横向蚀刻第一半导体层；以及在源极/漏极间隔中形成源极/漏极外延层，其中，第一半导体层中的至少一个具有与第一半导体层中的另一个不同的组分。在一些实施例中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。在一些实施例中，第一半导体层的Ge浓度从最靠近衬底的底部的一个第一半导体层至顶部的一个第一半导体层减小。在一些实施例中，第一半导体层中的至少一个具有沿着第一半导体层和第二半导体层的堆叠方向变化的Ge浓度。在一些实施例中，相邻的第一半导体层之间的Ge浓度的差在0.5％至5.0％的范围内。在一些实施例中，通过湿蚀刻横向蚀刻第一半导体层，湿蚀刻包括使用H

根据本申请的又一实施例，提供了一种制造半导体器件的方法，包括：形成鳍结构，在鳍结构中，第一半导体层和第二半导体层交替地堆叠；在所结构上方形成牺牲栅极结构；蚀刻鳍结构的源极/漏极区域，从而形成具有锥形形状的源极/漏极间隔；通过源极/漏极间隔横向蚀刻第一半导体层；在蚀刻的第一半导体层的端部上形成由介电材料制成的内部间隔件；以及在源极/漏极间隔中形成源极/漏极外延层，其中，源极/漏极间隔具有从底部到顶部逐渐增大的宽度，并且在形成内部间隔件之后，牺牲栅极结构下方的蚀刻的第一半导体层中的一个的长度不同于牺牲栅极结构下方的蚀刻的第一半导体层的另一个的长度。在一些实施例中，牺牲栅极结构下方蚀刻的第一半导体层的长度差大于零并且小于2nm。在一些实施例中，第一半导体层由SiGe制成，并且第二半导体层由Si制成。在一些实施例中，第一半导体层的Ge浓度从底部的一个第一半导体层至顶部的一个第一半导体层减小。在一些实施例中，第一半导体层的Ge浓度从顶部的一个第一半导体层至底部的一个第一半导体层减小。

根据本申请的另一实施例，提供了一种半导体器件，包括：半导体线或片，设置在衬底上方；源极/漏极外延层，与半导体线或片接触；栅极介电层，设置在半导体线或片的每个沟道区域上并且包裹半导体线或片的每个沟道区域；栅电极层，设置在栅极介电层上并且包裹每个沟道区域；以及绝缘间隔件，分别设置在间隔中，间隔由相邻的半导体线或片、栅电极层和源极/漏极区域限定，其中，沿着源极至漏极方向的绝缘间隔件的宽度从最靠近衬底的底部的一个绝缘间隔件到顶部的一个绝缘间隔件减小。在一些实施例中，栅电极层下方的半导体线中的一个的沟道区域的长度与栅电极下方的半导体线的另一个的沟道区域的长度不同。在一些实施例中，栅电极下方的半导体线的沟道区域的长度差大于零并且小于1nm。在一些实施例中，最顶部的一个内部间隔件的的宽度与最底部的一个内部间隔件的宽度之间的差在0.5nm至10nm的范围内。在一些实施例中，与栅极介电层接触的内部间隔件的横向端部具有弯曲的形状。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。