一种半导体器件及其制造方法

技术领域

本申请涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制 造方法。

背景技术

随着半导体超大规模集成电路的发展，现有的技术工艺已经接近物理极 限。在对电子产品进一步小型化、多功能化的目的驱动下，其他新的技术、 新的材料、新的科技被探索出来，去除芯片二维的限制、将芯片结构往三维 发展就是其中之一。

基于互补金属氧化物半导体集成电路的微系统集成也从三维封装、系统 级封装、多芯片三维系统集成向单芯片三维集成方向发展，以持续减少微系 统体积、减少电路延迟和功耗，大幅提升系统性能。

另一方面，信息系统走向高度信息化和智能化，越来越需要更大数据量、 更高读取处理速度和更低功耗。传统信息计算处理系统长期基于传统民用的 冯诺依曼结构，即运算芯片与存储芯片分离，通过较长的外部连线进行数据 交换，在数据访存带宽、计算能效、系统复杂度上面临极大挑战。

需要从系统结构上扩大计算芯片与存储芯片之间的访问带宽、速度，并 降低传输损耗。常规改进方法有：1)将计算和存储芯片通过系统级封装或者多 芯片三维系统集成紧密的结合在一起；2)从电路架构上实现存算一体，在同一 器件工艺中将存储单元和计算单元集中在同一单元。但上述方法传输距离都 在微米级，无法进一步提升带宽和能效。

传统的三维半导体器件需在高温下激活源漏杂质，实现源漏载流子发射 效率较高，实现器件的高性能，而上层器件的散热性较差，若在高温下形成 会影响器件的性能，导致器件性能较低，因此传统三维半导体器件的上层需 在低温下形成，而在低温下形成导致源漏不能提供足够多的载流子，导致器 件的性能也较低。

因此，如何提高三维半导体器件的性能，是本领域亟待解决的技术问题。

发明内容

有鉴于此，本申请的目的在于提供一种半导体器件及其制造方法，能够 提高半导体器件的性能，可以在低温下激活源漏杂质，提高了源端载流子的 发射效率。

为实现上述目的，本申请有如下技术方案：

第一方面，本申请实施例提供了一种半导体器件的制造方法，包括：

提供衬底；所述衬底上形成有位于第一层间介质层中的第一器件；

在所述第一层间介质层上形成第二器件；所述第二器件包括源极、漏极、 所述第二器件的源极和漏极之间的沟道和与所述沟道连接的栅极；所述第二 器件的源极和漏极的材料为金属锗化物和P型杂质，所述沟道的材料为锗； 所述第一器件和所述第二器件中至少包括一个存储器件和一个逻辑器件；

形成覆盖所述第二器件的第二层间介质层。

可选的，所述第二器件中的源极、漏极和沟道通过以下步骤形成：

在所述第一层间介质层上的有源区形成半导体层；所述半导体层的材料 为锗；所述有源区包括所述沟道区和所述沟道区两侧的源漏区，所述沟道区 的半导体层作为所述第二器件的沟道；

在所述源漏区的半导体层中进行P型杂质注入；

在所述源漏区的半导体层上形成金属层，退火以使所述源漏区的半导体 层和所述金属层反应形成金属锗化物；

去除未反应的金属层以在所述源漏区形成所述第二器件的源极和漏极。

可选的，在所述退火以使所述源漏区的半导体层和所述金属层反应形成 锗化物时，所述方法还包括：

在所述源漏区的半导体层中进行非晶化锗离子注入。

可选的，所述锗包括：单晶锗或多晶锗；所述金属包括：镍、钛、钴或 铂。

可选的，所述方法还包括：

形成贯穿所述第二层间介质层并与所述第二器件的源极连接的第一接触， 贯穿所述第二层间介质层并与所述第二器件的漏极连接的第二接触，贯穿所 述第一层间介质层和所述第二层间介质层并与所述第一器件的源极连接的第 三接触，以及贯穿所述第一层间介质层和所述第二层间介质层并与所述第一 器件的漏极连接的第四接触。

可选的，所述方法还包括：

在所述第二层间介质层上形成布线层，以连接所述第一接触和所述第四 接触，或连接所述第二接触和所述第三接触。

第二方面，本申请实施例提供了一种半导体器件，包括：

纵向堆叠的第一器件和第二器件；所述第一器件位于衬底上的第一层间 介质层中，所述第二器件位于第二层间介质层中，所述第一器件和所述第二 器件中至少包括一个存储器件和一个逻辑器件；

所述第二器件位于所述第一器件的远离衬底的一侧；

所述第二器件包括源极、漏极、所述源极和所述漏极之间的沟道和与所 述沟道连接的栅极；

所述第二器件的源极和漏极的材料为金属锗化物和P型杂质，所述沟道 的材料为锗。

可选的，所述第二器件的源极和漏极经过非晶化锗离子注入。

可选的，所述锗包括：单晶锗或多晶锗；所述金属为：镍、钛、钴或铂。

可选的，所述器件还包括：

贯穿所述第二层间介质层并与所述第二器件的源极连接的第一接触，贯 穿所述第二层间介质层并与所述第二器件的漏极连接的第二接触，贯穿所述 第一层间介质层和所述第二层间介质层并与所述第一器件的源极连接的第三 接触，以及贯穿所述第一层间介质层和所述第二层间介质层并与所述第一器 件的漏极连接的第四接触。

本申请实施例提供了一种半导体器件及其制造方法，在衬底上形成位于 第一层间介质层中的第一器件，在第一层间介质层上形成第二器件，第二器 件包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅极，其中第二 器件的源漏为金属锗化物和P型杂质，沟道为锗沟道，第一器件和第二器件 中至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件的第二层间介 质层，金属锗化物源漏可以在低温下诱导源漏中的P型杂质激活，充分利用 低温工艺优势，避免高温工艺影响器件的性能，并结合锗沟道的高空穴迁移率实现器件的高性能，由于在形成第二器件后才覆盖第二层间介质层，可知 该器件通过单芯片三维集成技术形成，降低了器件的尺度，提升了数据访存 带宽和计算能效。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不 付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了本申请实施例提供的一种传统半导体器件的结构示意图；

图2示出了本申请实施例提供的一种半导体器件的制造方法的流程示意 图；

图3-11示出了根据本申请实施例的制造方法形成半导体器件的过程中的 结构示意图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图 对本申请的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申 请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以 在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体 实施例的限制。

随着半导体超大规模集成电路的发展，现有的技术工艺已经接近物理极 限。在对电子产品进一步小型化、多功能化的目的驱动下，其他新的技术、 新的材料、新的科技被探索出来，去除芯片二维的限制、将芯片结构往三维 发展就是其中之一。

基于互补金属氧化物半导体集成电路的微系统集成也从三维封装、系统 级封装、多芯片三维系统集成向单芯片三维集成方向发展，以持续减少微系 统体积、减少电路延迟和功耗，大幅提升系统性能。

另一方面，信息系统走向高度信息化和智能化，越来越需要更大数据量、 更高读取处理速度和更低功耗。传统信息计算处理系统长期基于传统民用的 冯诺依曼结构，即运算芯片与存储芯片分离，通过较长的外部连线进行数据 交换，在数据访存带宽、计算能效、系统复杂度上面临极大挑战。

需要从系统结构上扩大计算芯片与存储芯片之间的访问带宽、速度，并 降低传输损耗。常规改进方法有：1)将计算和存储芯片通过系统级封装或者多 芯片三维系统集成紧密的结合在一起；2)从电路架构上实现存算一体，在同一 器件工艺中将存储单元和计算单元集中在同一单元。但上述方法传输距离都 在微米级，无法进一步提升带宽和能效。

参见图1所示，为传统的三维半导体器件的结构示意图，由第一器件10 和第二器件20组成，第一器件形成于第一层间介质层101中，第二器件形成 于第二层间介质层102中。

其中第一器件10形成于P阱衬底100上，衬底100中形成有浅沟槽隔离 区110，N型重掺杂区120和N型浅掺杂区121，右侧的N型重掺杂区120 和N型浅掺杂区121可以为第一器件的源极，左侧的N型重掺杂区120和N 型浅掺杂区121可以为第一器件的漏极，在N型重掺杂区120和N型浅掺杂 区121上形成有金属硅化物130，金属硅化物130可以为硅化钨或硅化钛等， 在右侧的金属硅化物130上形成有第三接触的第一部分，即第三接触的第一 部分与源极连接，第三接触的第一部分包括纵向与金属硅化物130连接的313” 金属塞，以及与313”金属塞连接的313’布线层；同时在左侧金属硅化物130 上形成有第四接触的第一部分，即第四接触的第一部分与漏极连接，第四接 触的第一部分包括纵向与金属硅化物130连接的314”金属塞，以及与314” 金属塞连接的314’布线层，金属塞和布线层的材料可以为金属钨等金属，在 衬底100上还可以形成有高介电常数栅介质层160和金属栅极161，高介电常 数栅介质层160两侧和金属栅极161上和两侧覆盖有覆盖层150。

第二器件20包括N阱200，P型重掺杂区220和P型浅掺杂区221，在P 型重掺杂区220和P型浅掺杂区221上的金属硅化物230，金属硅化物230 可以为硅化钨或硅化钛等，在左侧金属硅化物230上形成有第一接触的第一 部分，第一部分包括纵向与金属硅化物230连接的311”金属塞，以及与311” 金属塞连接的311’布线层，同时在右侧金属硅化物230上形成有第二接触的 第二部分，第二部分包括纵向与金属硅化物230连接的312”金属塞，以及与312”金属塞连接的312’布线层，金属塞和布线层的材料可以为金属钨等金属， 在N阱200上还可以形成有高介电常数栅介质层260和金属栅极261，高介 电常数栅介质层260两侧和金属栅极261上和两侧覆盖有覆盖层250。

此外，还可以通过连线110将第二器件的布线层312’和将第一器件的布 线层313’连接起来。

传统的三维半导体器件需在高温下激活源漏杂质，实现源漏载流子发射 效率较高，实现器件的高性能，而上层器件的散热性较差，若在高温下形成 会影响器件的性能，导致器件性能较低，因此传统三维半导体器件的上层需 在低温下形成，而在低温下形成导致源漏不能提供足够多的载流子，导致器 件的性能也较低。

因此，如何提高三维半导体器件的性能，是本领域亟待解决的技术问题。

基于以上技术问题，本申请提供了一种半导体器件及其制造方法，在衬 底上形成位于第一层间介质层中的第一器件，在第一层间介质层上形成第二 器件，第二器件包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅 极，其中第二器件的源漏为金属锗化物和P型杂质，沟道为锗沟道，第一器 件和第二器件中至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件 的第二层间介质层，金属锗化物源漏可以在低温下诱导源漏中的P型杂质激 活，充分利用低温工艺优势，避免高温工艺影响器件的性能，并结合锗沟道 的高空穴迁移率实现器件的高性能，由于在形成第二器件后才覆盖第二层间 介质层，可知该器件通过单芯片三维集成技术形成，降低了器件的尺度，提 升了数据访存带宽和计算能效。

下面结合附图，详细说明本申请的各种非限制性实施方式。

参考图2所示，为本申请实施例提供的一种半导体器件的制造方法的流 程图，包括以下步骤：

S101：提供衬底；所述衬底上形成有位于第一层间介质层中的第一器件。

在本申请实施例中，可以在衬底100上形成有位于第一层间介质层101 中的第一器件10，第一器件10可以为传统的NMOS器件，即(N Metal Oxide Semiconductor，N型金属氧化物半导体器件)。其中第一层间介质层101的材 料可以为氧化硅或氮化硅等。

参考图3所示，第一器件10形成于P阱衬底100上，在本申请实施例中， 衬底100为半导体衬底，例如可以为Si衬底，Ge衬底、SiGe衬底、SOI(绝 缘体上硅，Silicon OnInsulator)或GOI(绝缘体上锗，Germanium On Insulator) 等。在其它实施例中，所述半导体衬底还可以为包括其他元素半导体或化合 物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe 等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中， 所述衬底100为体硅衬底。

衬底100中形成有浅沟槽隔离区110，N型重掺杂区120和N型浅掺杂 区121，右侧的N型重掺杂区120和N型浅掺杂区121可以为第一器件的源 极，左侧的N型重掺杂区120和N型浅掺杂区121可以为第一器件的漏极， 在N型重掺杂区120和N型浅掺杂区121形成有金属硅化物130，金属硅化 物130可以为硅化钨或硅化钛等，在右侧的金属硅化物130上形成有第三接 触的第一部分，即第三接触的第一部分与源极连接，第三接触的第一部分包 括纵向与金属硅化物130连接的313”金属塞，以及与313”金属塞连接的313’ 布线；同时在左侧金属硅化物130上形成有第四接触的第一部分，即第四接 触的第一部分与漏极连接，第四接触的第一部分包括纵向与金属硅化物130 连接的314”金属塞，以及与314”金属塞连接的314’布线层，金属塞和布线层 的材料可以为金属钨等金属，在衬底100上还可以形成有高介电常数栅介质 层160和金属栅极161，高介电常数栅介质层160两侧和金属栅极161上和两 侧覆盖有覆盖层150。覆盖层150的材料可以为氧化硅或者氮化硅。

S102：在所述第一层间介质层上形成第二器件；所述第二器件包括源极、 漏极、所述第二器件的源极和漏极之间的沟道和与所述沟道连接的栅极；所 述第二器件的源极和漏极的材料为金属锗化物和P型杂质，所述沟道的材料 为锗；所述第一器件和所述第二器件中至少包括一个存储器件和一个逻辑器 件。

在本申请实施例中，可以在第一层间介质层101上形成第二器件30，第 二器件包括源极309、漏极310、第二器件的源极和漏极之间的沟道305和与 沟道305连接的栅极306；第二器件的源极309和漏极310的材料为金属锗化 物和P型杂质，沟道305的材料为锗；第一器件10和第二器件30中至少包 括一个存储器件和一个逻辑器件。

可选的，第二器件30中的源极309、漏极310和沟道305可以具体通过 以下步骤形成：在第一层间介质层101上的有源区形成半导体层303；半导体 层303的材料为锗；有源区包括沟道区和沟道区两侧的源漏区，沟道区的半 导体层作为第二器件的沟道305；在源漏区的半导体层中进行P型杂质注入， 在源漏区的半导体层上形成金属层308，退火以使源漏区的半导体层303和金 属层308反应形成金属锗化物；去除未反应的金属层308以在源漏区形成第 二器件的源极309和漏极310。

在本申请的一种实施例中，参见图4B所示，在第一层间介质层101上的 有源区形成半导体层303，半导体层303的材料为锗，参见图4A所示，可以 先在第一层间介质层101上形成半导体层303’，然后刻蚀有源区之外的半导 体层303’以形成半导体层303。其中，半导体层303的材料既可以是单晶锗也 可以是多晶锗。

此外，为了将半导体层303’在第一层间介质层上形成，可以采用键合的 方式，也可以采用沉积生长等方式，本申请实施例在此不作具体限定。

具体的，以键合方式为例，参见图5所示，可以形成键合层300以在第 一层间介质层101上形成半导体层303’，键合层300的形成方法可以为：首 先提供绝缘体硅片301，然后将顶硅氧化减薄至5-10nm得到减薄后的绝缘体 硅片302，然后在顶硅302上外延锗得到半导体层303’，此外为了与第一层间 介质层101进行键合，还可以在半导体层303上生长氧化硅层304。将键合层 300与第一层间介质层101进行键合，键合后刻蚀去除减薄后的绝缘体硅片 302，从而可以在第一层间介质层101上形成半导体层303’。

参见图6所示，有源区包括沟道区和沟道区两侧的源漏区，沟道区的半 导体层作为第二器件的沟道305，沟道305的材料为锗。然后在源漏区的半导 体层中进行P型杂质注入，以便后续激活，其中P型杂质可以为硼、镓等。

参见图7所示，在源漏区的半导体层上形成金属层308，金属层308的材 料可以为镍、钛、钴或铂等。

在本申请实施例中，需要说明的是，可以采用前栅工艺形成栅极，也可 以采用后栅工艺形成栅极，本申请实施例在此不作具体限定，本申请以后栅 工艺为例进行说明，参见图7所示，采用后栅工艺在形成金属层308之前在 沟道上先形成假栅306和覆盖层307，覆盖层307的材料可以为氧化硅或氮化 硅等材料。

参见图8A所示，退火以使源漏区的半导体层和金属层308反应形成金属 锗化物；去除未反应的金属层308以在源漏区形成第二器件的源极309和漏 极310。源极和漏极的材料为金属锗化物和P型杂质，其中金属可以为镍、钛、 钴或铂等。在本申请实施例中，金属锗化物可以在低温下(300-500℃)诱导 源漏P型杂质激活，充分利用低温工艺优势，避免高温工艺影响器件的性能， 并结合锗沟道的高空穴迁移率实现器件的高性能。

此外，在本申请的一些实施例中，还可以在退火以使源漏区的半导体层 和金属层308反应形成金属锗化物时，在源漏区的半导体层中进行非晶化锗 离子注入，进行非晶化锗离子注入，有利于提高源漏P型杂质的激活度。

在本申请实施例中，如果前述采用的是后栅工艺，在形成了源极309和 漏极310之后，参见图9所示，可以将假栅306替换为金属栅极306”，在替 换时，可以先将假栅306去除，可以先形成高介电常数栅介质层306’，在高 介电常数金属栅介质层上形成金属栅极306”。

S103：形成覆盖所述第二器件的第二层间介质层。

在本申请实施例中，在形成了金属锗硅化物和P型杂质源漏后，参见图9 所示，还可以形成覆盖第二器件的第二层间介质层102。其中第二层间介质层 102的材料可以为氧化硅或氮化硅等。

由于在形成第二器件后才覆盖第二层间介质层，可知该器件通过单芯片 三维集成技术形成，而不是采用系统级封装技术将若干个芯片封装在一起， 器件尺度较大，本申请实施例降低了器件的尺度，器件尺度可以在纳米级， 提升了数据访存带宽和计算能效。

参考图10所示，还可以形成贯穿第二层间介质层102并与源极309连接 的第一接触311，贯穿第二层间介质层102并与漏极310连接的第二接触312， 贯穿第一层间介质层101和第二层间介质层102与第一器件10的源极连接的 第三接触313，以及贯穿第一层间介质层101和第二层间介质层102并与第一 器件10的漏极连接的第四接触314。此外，在本申请实施例中还可以形成第 一器件和第二器件之间的栅接触(图中未示出)，用于实现第一器件和第二器 件栅极的连接。

第一接触311为可以为纵向与第二器件的源极309连接的金属塞311；第 二接触可以为纵向与第二器件的漏极310连接的金属塞312；第三接触313包 括第一部分和第二部分，第一部分313’和313”在形成第一器件时已经形成， 此时再形成贯穿第一层间介质层和第二层间介质层的第二部分313”’即可；第 四接触314包括第一部分和第二部分，第一部分314’和314”在形成第一器件 时已经形成，此时再形成贯穿第一层间介质层和第二层间介质层的第二部分 314”’即可；其中，第一接触、第二接触、第三接触和第四接触的材料可以为 金属钨。

此外，在本申请实施例中，参见图11所示，还可以在第二层间介质层102 上形成布线层320，以连接第一接触311和第四接触314，或连接第二接触312 和第三接触313，实现了第一器件和第二器件的互通，由于第一器件10为 NMOS器件，第二器件30为PMOS器件(PMetal Oxide Semiconductor，P型 金属氧化物半导体器件，构成了CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)。其中，布线层的材料可以为金属钨。 并且，在第一器件的横向侧也可以形成布线层(图中未示出)，用于与第一器 件横向侧的其他器件进行连接。

需要说明的是，本申请实施例的半导体器件可以为多层，本申请实施例 在此不作具体限定，在大于两层的单芯片集成中可以反复使用第二器件的工 艺，本申请实施例中的第一器件和第二器件中至少包括一个存储器件和一个 逻辑器件，通过单芯片三维集成技术实现了存算一体化，器件尺度在纳米级， 提升了数据访存带宽和计算能效，减少了电路延迟和功耗，大幅提升系统性 能。

本申请实施例提供了一种半导体器件的制造方法，在衬底上形成位于第 一层间介质层中的第一器件，在第一层间介质层上形成第二器件，第二器件 包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅极，其中第二器 件的源漏为金属锗化物和P型杂质，沟道为锗沟道，第一器件和第二器件中 至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件的第二层间介质 层，金属锗化物源漏可以在低温下诱导源漏中的P型杂质激活，充分利用低 温工艺优势，避免高温工艺影响器件的性能，并结合锗沟道的高空穴迁移率实现器件的高性能，由于在形成第二器件后才覆盖第二层间介质层，可知该 器件通过单芯片三维集成技术形成，降低了器件的尺度，提升了数据访存带 宽和计算能效。

至此，形成了本申请实施例的半导体器件，参见图11所示，包括：

纵向堆叠的第一器件10和第二器件30；所述第一器件10位于衬底100 上的第一层间介质层101中，所述第一器件10和所述第二器件30中至少包 括一个存储器件和一个逻辑器件；

所述第二器件30位于第一器件10的远离衬底100的一侧，

所述第二器件包括源极309、漏极310、所述第二器件的源极和漏极之间 的沟道305和与所述沟道连接的栅极306”；

所述第二器件的源极309和漏极310的材料为金属锗化物和P型杂质， 所述沟道305的材料为锗。

进一步地，所述源极309和所述漏极310经过非晶化锗离子注入。

进一步地，所述锗包括：单晶锗或多晶锗；所述金属为：镍、钛、钴或 铂。

进一步地，所述器件还包括：

贯穿所述第二层间介质层102并与所述第二器件的源极309连接的第一 接触311，贯穿所述第二层间介质层102并与所述第二器件的漏极312连接的 第二接触312，贯穿所述第一层间介质层101和所述第二层间介质层102并与 所述第一器件10的源极连接的第三接触313，以及贯穿所述第一层间介质层 101和所述第二层间介质层102并与所述第一器件10的漏极连接的第四接触 314。

进一步地，所述器件还包括：

所述第二层间介质层102上的布线层320，以连接所述第一接触311和所 述第四接触314，或连接所述第二接触312和所述第三接触313。

本申请实施例提供了一种半导体器件，提供衬底，在衬底上形成位于第 一层间介质层中的第一器件，在第一层间介质层上形成第二器件，第二器件 包括源极、漏极、源极和漏极之间的沟道和与沟道连接的栅极，其中第二器 件的源漏为金属锗化物和P型杂质，沟道为锗沟道，第一器件和第二器件中 至少包括一个存储器件和一个逻辑器件，形成覆盖第二器件的第二层间介质 层，金属锗化物源漏可以在低温下诱导源漏中的P型杂质激活，充分利用低 温工艺优势，避免高温工艺影响器件的性能，并结合锗沟道的高空穴迁移率 实现器件的高性能，由于在形成第二器件后才覆盖第二层间介质层，可知该 器件通过单芯片三维集成技术形成，降低了器件的尺度，提升了数据访存带 宽和计算能效。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同 相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同 之处。尤其，对于器件实施例而言，由于其基本相似于方法实施例，所以描 述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露 如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本 申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技 术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所 做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范 围内。