电压放大器、放大输入电压的方法及其系统

技术领域

本揭露提供电压放大器、放大输入电压的方法及其系统。

背景技术

许多电子元件可包括用于处理小信号的电压放大器。电压放大器可放大输入信号的电压以获得经放大后的信号，此经放大后的信号的电压大于输入信号的电压。通过获得此经放大后的信号，可执行额外处理，例如，可对于具有更大电压的放大后的信号执行模拟处理或数字处理。

发明内容

本揭露提供一种电压放大器，包括：第一电容器、第二电容器、差动放大器、第一组开关、第二组开关、第三组开关及第四组开关。第一电容器包括第一电极及第二电极。第二电容器包括第三电极及第四电极。差动放大器包括第一输入端口、第二输入端口及输出端口，其中差动放大器的第二输入端口耦接至差动放大器的输出端口。第一组开关用以选择性地将第一电容器的第一电极耦接至i)差动放大器的输出端口或ii)参考金属轨。第二组开关用以选择性地将第一电容器的第二电极耦接至i)差动放大器的输出端口或ii)差动放大器的第一输入端口。第三组开关用以选择性地将第二电容器的第三电极耦接至i)差动放大器的输出端口或ii)参考金属轨。第四组开关用以选择性地将第二电容器的第四电极耦接至i)差动放大器的输出端口或ii)装置的输入端口。

本揭露另提供一种放大输入电压的方法，包括：在一组电容器处生成对应于输入数据的输入电压；通过第一电容器储存对应于输入电压的多个第一电荷，其中根据所述多个第一电荷，第一电容器的第一电极具有第一电压且第一电容器的第二电极具有第二电压；根据所述多个第一电荷，通过增加第一电容器的第一电极所具有的第一电压来放大第一电容器的第二电极所具有的第二电压，以获得第三电压；通过第二电容器储存对应于第三电压的多个第二电荷，其中根据所述多个第二电荷，第二电容器的第三电极具有第四电压且第二电容器的第四电极具有第三电压；及根据所述多个第二电荷，通过增加第二电容器的第三电极所具有的第四电压来放大第二电容器的第四电极所具有的第三电压。

本揭露另提供一种放大输入电压的系统，包括：一组电容器、耦接至该组电容器的电压放大器及耦接至电压放大器的控制器。电压放大器包括：第一电容器、第二电容器及一组开关。控制器致使该组开关进行以下步骤：根据输入数据在该组电容器处生成输入电压；根据输入电压将多个第一电荷储存于第一电容器以获得第二电压；根据储存于第一电容器的所述多个第一电荷来放大第二电压以获得第三电压；根据第三电压将多个第二电荷储存于第二电容器；及根据储存于第二电容器的所述多个第二电荷来放大第三电压以获得第四电压。

附图说明

当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的态样。应注意，根据行业标准实践，各种特征未按比例绘制。事实上，为论述清楚起见，各特征的尺寸可任意地增加或缩小。

图1为根据一实施例的记忆体系统的示图；

图2为根据一实施例的位元线控制器的示图；

图3为图示根据一实施例的补偿电容器及计算电容器的示图；

图4为图示根据一实施例的位元线控制器的示例性操作的时序图；

图5为图示根据一实施例的计算电容器组及电压放大器的电路图；

图6为图示根据一实施例的计算电容器组及电压放大器的示例性操作的时序图；

图7为图示根据一实施例的用于减少由于连接至计算电容器的开关的寄生电容而引起的电荷的放大器的电路图；

图8为图示根据一实施例的计算电容器组及电压放大器的电路图；

图9为图示根据一实施例的电压放大器的示例性操作的时序图；

图10为根据一些实施例的放大输入信号的电压的方法的流程图；

图11为根据一些实施例的计算系统的示例性方块图。

【符号说明】

100:记忆体系统

105:记忆体控制器

110:时序控制器

112:位元线控制器

114:栅极线控制器

120:记忆体阵列

125:记忆体单元/储存电路

210:位元线驱动器

220:补偿电容器组

230:计算电容器组

230A:计算电容器组

230B:计算电容器组

240:电压放大器

240A:电压放大器

240B:电压放大器

250:模拟至数字转换器

400:时序图

410:脉冲

415:时段

420:脉冲

425:时段

430:脉冲

435:时段

435A:时段

435A':第一子时段

435A":第一子时段

435B:时段

435B':第一子时段

435B":第二子时段

440:脉冲

445:时段

500:电路图

510:共同金属轨

530:参考金属轨

600:时序图

700:电路图

800:电路图

900:时序图

1000:方法

1010:操作

1020:操作

1030:操作

1040:操作

1050:操作

1060:操作

1100:计算系统

1105:主机装置

1110:计算系统

1115:输入装置

1120:输出装置

1125A:接口

1125B:接口

1125C:接口

1130A:中央处理单元核心

1130N:中央处理单元核心

1135:标准单元应用

1140:记忆体控制器

1145:记忆体阵列

A1:差动放大器

A2:放大器

BL0:位元线

BL1:位元线

BL2:位元线

BL3:位元线

BLK:位元线

BLN-1:位元线

BLN-2:位元线

CA0:电容器

CA1:电容器

CAN-1:电容器

CAN-2:电容器

CB0:电容器

CB1:电容器

CB2:电容器

CB3:电容器

CBN-1:电容器

CBN-2:电容器

Cp:寄生电容

Cs1:电容器

Cs2:电容器

GL0:栅极线

GL1:栅极线

GL2:栅极线

GLJ:栅极线

P0:脉冲

P1:脉冲

P2A:脉冲

P2B:脉冲

P3:脉冲

P4:脉冲

P5:脉冲

P5A:脉冲

P6:脉冲

P6A:脉冲

P7:脉冲

P8:脉冲

P8A:脉冲

S0:开关

S2AA:开关

S2AB:开关

S2B:开关

S3:开关

S4:开关

S5:开关

S5A:开关

S6:开关

S6A:开关

S7:开关

S7A:开关

S8:开关

S8A:开关

SA0:开关

SA1:开关

SAN-1:开关

SAN-2:开关

SB0:开关

SB1:开关

SBN-1:开关

SBN-2:开关

SB0A:开关

SB0B:开关

SB1A:开关

SB1B:开关

SB2A:开关

SB2B:开关

SB3A:开关

SB3B:开关

Vin:输入电压

Vout:输出电压

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实现所提供标的的不同特征。下文描述部件及布置的特定实例以简化本揭示内容。当然，此等实例仅为实例且不意欲为限制性。举例而言，在随后描述中第一特征在第二特征上方或在第二特征上的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭示案在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的，并且本身不指示所论述各实施例及/或配置之间的关系。

另外，空间相对术语，诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”及类似术语，在本文中为便于描述可用于描述诸图中所示的一元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的取向外，空间相对术语意欲包含元件在使用或操作中的不同取向。设备可为不同取向(旋转90度或在其他的取向)及可因此同样地解释在此使用的空间相对描述词。

本文揭示内容是关于一种基于串接电荷泵浦升压(cascaded charge pumpboosting)的放大输入电压的系统及方法。在一态样中，根据输入电压将第一电荷储存于第一电容器以获得第二电压。在一态样中，根据储存于第一电容器的第一电荷来放大第二电压以获得第三电压。在一态样中，根据第三电压将第二电荷储存于第二电容器。在一态样中，根据储存于第二电容器的第二电荷来放大第三电压以获得第四电压。

有利地，所揭示的电压放大器可实现若干优势。在一态样中，准确的电压放大可通过实施差动放大器、两个电容器及一组开关来实现。在一态样中，所揭示的电压放大器可实施两个电容器用于串接电荷泵浦升压，使得可省略用于电压放大的许多电容器(例如，三个电容器或更多个电容器)。通过减少所实施的电容器的数量，可实现面积效率的提高且可改善信噪比(signal to noise ratio；SNR)。在一态样中，所揭示的电压放大器可实施差动放大器，其中差动放大器被配置成作为具有简单配置的单一增益缓冲器来操作，其可比复杂高增益放大器(例如，运算放大器)消耗更少功率。通过重复使用单个差动放大器电荷泵浦升压，可实现面积效率的提高。

本文揭示内容是关于一种根据输入数据而生成输入电压的系统及方法，其中输入数据由于寄生电容导致劣化。在一态样中，一组电容器可储存对应于输入电压的电荷。在一态样中，该组电容器中的每个电容器可连接至对应的开关，其允许该组电容器中的每个电容器选择性地耦接至i)对应的位元线或ii)该组电容器的其他电容器的一者或多者。在一些实施例中，该组电容器可连接至放大器，此放大器可减少由与开关相关的寄生电容所储存的电荷。通过减少由于寄生电容引起的电荷，可改善信号线性，从而允许以有效且准确的方式执行后续制程(例如，模拟处理或数字处理)。在一态样中，用于电荷泵浦升压的差动放大器可用于补偿由于寄生电容而引起的电荷。通过重复使用相同差动放大器，可实现面积效率的提高。

尽管本文揭示的电压放大器针对储存多位元数据的记忆体系统来实施，但是本文揭示的电压放大器可应用于任何电子装置或系统(例如，通讯装置或感测装置)以放大输入信号的电压。

图1为根据一实施例的记忆体系统100的示图。在一些实施例中，记忆体系统100包括记忆体控制器105及记忆体阵列120。记忆体阵列120可包括以二维或三维阵列排列的多个储存电路或记忆体单元125。每个记忆体单元125可连接至对应的栅极线(或字线)及对应位元线。记忆体控制器105可根据通过栅极线及位元线的电信号，将数据写入记忆体阵列120中或从记忆体阵列120读取数据。在其他实施例中，记忆体系统100包括比图1示出的更多、更少或不同的元件。

记忆体阵列120为储存数据的硬件元件。在一态样中，记忆体阵列120实施为半导体记忆体装置。记忆体阵列120包括多个记忆体单元125。记忆体单元120包括栅极线GL0、GL1、GL2……GLJ，栅极线的每一者沿第一方向(例如，X方向)延伸；及位元线BL0、BL1、BL2……BLK，位元线的每一者沿第二方向(例如，Y方向)延伸。栅极线及位元线可为导电金属线或导电轨。在一态样中，每个记忆体单元125连接至对应的栅极线及对应的位元线，并且可根据通过对应的栅极线及对应的位元线的电压或电流而操作。在一态样中，每个记忆体单元125可为铁电场效晶体管(ferroelectric field-effect transistor；FeFET)、电阻式记忆体单元、非挥发性记忆体单元、或挥发性记忆体单元。在一些实施例中，记忆体阵列120包括额外的导线(例如，选择线、参考线、参考控制线、电力轨等)。记忆体阵列120可储存用于建构神经网络的加权数据或偏压数据。下文关于图2至图10提供对记忆体系统100的构造及操作的详细说明。

记忆体控制器105为控制记忆体阵列120的操作的硬件元件。在一些实施例中，记忆体控制器105包括位元线控制器112、栅极线控制器114及时序控制器110。在一配置中，栅极线控制器114为通过记忆体阵列120的一条或多条栅极线提供电压或电流的电路，位元线控制器112为通过记忆体阵列120的一条或多条位元线及/或选择线提供或感测电压或电流的电路。在一配置中，时序控制器110为提供控制信号或时脉信号以同步位元线控制器112及栅极线控制器114的操作的电路。位元线控制器112可连接至记忆体阵列120的位元线及/或选择线，栅极线控制器114可连接至记忆体阵列120的栅极线。在一实例中，为了将数据写入记忆体单元125，栅极线控制器114透过连接至记忆体单元125的栅极线将电压或电流提供至记忆体单元125，位元线控制器112透过连接至记忆体单元125的位元线及/或选择线将偏压施加至记忆体单元125。在一实例中，为了从记忆体单元125读取数据，栅极线控制器114透过连接至记忆体单元125的栅极线将电压或电流提供至记忆体单元125，位元线控制器112透过连接至记忆体单元125的位元线及/或选择线感测与储存于记忆体单元125的数据相对应的电压或电流。在一些实施例中，记忆体控制器105包括比图1中示出的更多、更少或不同的元件。

图2为根据一实施例的位元线控制器112的示图。在一些实施例中，位元线控制器112包括位元线驱动器210、补偿电容器组220、计算电容器组230、电压放大器240及模拟至数字转换器(analog to digital converter；ADC)250。这些元件可一起操作以读取储存于一组记忆体单元125的多位元数据。在一态样中，储存于该组记忆体单元125的多位元数据对应于用于建构神经网络的加权数据或偏压数据。在一些实施例中，位元线控制器112包括比图2中示出的更多、更少或更小的元件。

在一些实施例中，位元线驱动器210为生成一或多个电压或电流的电路或硬件元件，位元线驱动器210将所述一或多个电压或电流提供至连接至该组记忆体单元125的位元线或选择线。为了将多位元数据中的一位元写入记忆体单元125，位元线驱动器210可将对应于一位元数据的电压或电流施加至耦接于记忆体单元125的位元线或选择线。因此，该组记忆体单元125中的每一者可储存不同的位元数据。为了从一组记忆体单元125中读取多位元数据，位元线驱动器112亦可同时地或顺序地将电压或电流施加至耦接于该组记忆体单元125的位元线或选择线。响应于透过位元线或选择线施加的电压或电流，该组记忆体单元125可输出对应于所储存的数据的电压或电流。

在一些实施例中，计算电容器组230为储存多个电荷的电路或硬件元件，所述多个电荷对应于由该组记忆体单元125所储存的多位元数据。在一态样中，计算电容器组230包括耦接至该组位元线(或选择线)的一组电容器。计算电容器组230的该组电容器可具有加权电容值。该组电容器中的每个电容器可具有与对应的位元相关联的大小或电容值。例如，该组电容器的第一电容器在该组电容器中可具有最大的电容值，且每个后续电容器可比其先前的电容器具有较小的电容值。因此，根据透过对应的位元线或选择线提供的电压或电流，第一电容器可储存对应于多位元数据的最高有效位元(most significant bit；MSB)的电荷。根据透过对应的位元线或选择线提供的电压或电流，每个后续电容器可储存对应于多位元数据之后续位元的电荷。基于储存于计算电容器组230的电荷，可读取由该组记忆体单元125储存的多位元数据。

在一些实施例中，补偿电容器组220为在位元线或选择线处提供均匀电容负载的电路或硬件元件。在一态样中，补偿电容器组220包括耦接至该组位元线(或选择线)的一组电容器。补偿电容器组220的该组电容器可具有加权电容值，其允许每个位元线(或选择线)具有相同总电容值。例如，第一位元线耦接至i)计算电容器组230的第一电容器及ii)补偿电容器组220的第一电容器的总电容值，与第二位元线耦接至i)计算电容器组230的第二电容器及ii)补偿电容器组220的第二电容器的总电容值相同或大体接近。通过实施补偿电容器组220，该组记忆体单元125可具有均匀电容负载。

在一些实施例中，电压放大器240为透过串接电荷泵浦升压在计算电容器组230处放大输入电压的电路或硬件元件。在一态样中，电压放大器240包括第一电容器、第二电容器、差动放大器及一组开关。差动放大器可配置成作为单位增益缓冲器操作。该组开关可根据来自控制器(例如，时序控制器110)的不同脉冲而配置。在一方法中，电压放大器240可根据输入电压将第一电荷储存于第一电容器，以获得第二电压。电压放大器240可根据储存于第一电容器的第一电荷来放大第二电压，以获得第三电压。电压放大器240可根据第三电压将第二电荷储存于第二电容器。电压放大器240可根据储存于第二电容器的第二电荷来放大第三电压，以获得第四电压。电压放大器240可将第四电压提供至ADC 250。透过串接电荷泵浦升压，电压放大器240可实现具有简单架构的高电压增益。下文关于图4至图10提供对电压放大器240的实施及操作的详细说明。

在一些实施例中，ADC 250为将由电压放大器240提供的电压转换成多位元数字数据的电路或硬件元件。ADC 250可实施为逐次逼近暂存器(successive-approximationregister；SAR)ADC。ADC 250可实施为可将模拟电压转换成对应的数字数据的任何元件。

在一态样中，根据储存于该组记忆体单元125的多位元数据的最低有效位元(least significant bit；LSB)取样的电压可为低的，使得ADC 250不能成功地转换电压以获得LSB。例如，计算电容器组230对应于最低有效位元(LSB)的记忆体单元125可为10～100毫微微法拉(femtofarads；fF)，且由此种小电容值引起的电压可为10～50毫伏。为了将这样的小电压转换成对应的数字数据，ADC250可用可消耗过大功率的复杂架构来实施。通过实施计算电容器组230与ADC 250之间的电压放大器240，ADC 250可处理来自电压放大器240的经放大后的电压。因此，ADC 250可用具有更少功耗的较简单架构来实施。

图3为图示根据一实施例的补偿电容器组220及计算电容器组230的示图。在一些实施例中，补偿电容器组220包括一组电容器CA0、CA1……CAN-2、CAN-1，及一组开关SA0、SA1……SAN-2、SAN-1。在一些实施例中，计算电容器组230包括一组电容器CB0、CB1……CBN-2、CBN-1，及一组开关SB0、SB1……SBN-2、SBN-1。该组开关SA0、SA1……SAN-2、SAN-1及该组开关SB0、SB1……SBN-2、SBN-1可实施为可选择性地耦接两个或更多个元件的晶体管或任何元件。在一配置中，该组电容器CA0、CA1……CAN-2、CAN-1的每个电容器(例如第X个电容器CAX)及其所对应的开关(例如第X个开关SAX)彼此串联地连接，且该组电容器CB0、CB1……CBN-2、CBN-1的每个电容器(例如第X个电容器CBX)及其所对应的开关(例如第X个开关SBX)彼此串联地连接。此外，i)第X个电容器CAX及ii)其所对应的第X个开关SAX的第一串联连接及i)第X个电容器CBX及ii)其所对应的第X个开关SBX的第二串联连接可连接至其所对应的第X个位元线BLX。在一态样中，控制器(例如，时序控制器110)可生成电压或脉冲以控制第X个开关SAX、SBX，以将第X个电容器CAX、CBX电性耦接至其所对应的第X个位元线BLX。控制器可生成公共脉冲并将公共脉冲提供至该组开关SA0、SA1……SAN-2、SAN-1及该组开关SB0、SB1……SBN-2、SBN-1，使得该组电容器CA0、CA1……CAN-2、CAN-1及该组电容器CB0、CB1……CBN-2、CBN-1可同时地电性耦接至各别的位元线BL0、BL1……BLN-2、BLN-1。另外或替代地，控制器可生成单独的脉冲以单独地或顺序地配置该组开关SA0、SA1……SAN-2、SAN-1及该组开关SB0、SB1……SBN-2、SBN-1。

在一态样中，该组电容器CA0、CA1……CAN-2、CAN-1及该组电容器CB0、CB1……CBN-2、CBN-1具有加权电容值。第X个电容器CBX可具有电容值C

图4为图示根据一实施例的位元线控制器112的示例性操作的时序图400。在一些实施例中，控制器(例如，时序控制器110)可生成脉冲410、420、430、440，并提供脉冲410、420、430、440至位元线控制器112。控制器可在四个不同时段415、425、435、445期间施加脉冲410、420、430、440。在时段415期间，位元线控制器112可执行对应于多位元数据的电压的取样。在时段425期间，位元线控制器112可执行电荷共享。在时段435期间，位元线控制器112可执行电压放大。在时段445期间，位元线控制器112可执行模拟至数字转换。透过在时段415、425、435、445期间执行的操作，可撷取及处理储存于该组记忆体单元125的多位元数据。

在时段415期间，控制器可配置或致使位元线控制器112取样对应于储存于一组记忆体单元125的多位元数据的电压。在时段415期间，读取脉冲410可在逻辑状态“0”与逻辑状态“1”之间触变。在时段415期间，控制器可生成读取脉冲410，并将读取脉冲410施加至栅极线控制器114、位元线控制器112或两者。响应于读取脉冲410，栅极线控制器114可将对应于或同步于读取脉冲410的脉冲施加至连接至该组记忆体单元125的字元线或控制线。类似地，响应于读取脉冲410，位元线控制器112(例如，位元线驱动器210)可将对应于或同步于读取脉冲410的脉冲施加至连接至该组记忆体单元125的位元线或感测线。位元线控制器112可将脉冲同时地或顺序地施加至不同的位元线或感测线。响应于由栅极线控制器114、位元线控制器112或两者所施加的脉冲，该组记忆体单元125可根据逻辑状态或所储存位元来输出电压或电流。例如，响应于读取脉冲410，储存逻辑状态“1”的第一记忆体单元125可输出比储存逻辑状态“0”的第二记忆体单元125输出的电压(例如，150mV)更高的电压(例如，550mV)。在时段415期间，脉冲420、430、440可具有逻辑状态“0”。

在一方法中，位元线控制器112可通过位元线，根据来自该组记忆体单元125的电压来储存电荷。如上文关于图2所述，计算电容器组230的电容器可具有加权电容值。因此，计算电容器组230的每个电容器可根据其电容值来储存不同数量的电荷。例如，响应于对应于逻辑状态“1”的电压(其透过连接至用于储存MSB的第四记忆体单元的位元线BL3而施加)，第四电容器可储存对应于2

在时段425期间，控制器可配置或致使位元线控制器112基于时段415期间取样的电压来执行电荷共享。在时段425期间，控制器可生成具有逻辑状态“1”的计算电容器电荷共享致能脉冲420，并将脉冲420提供至位元线控制器112。响应于具有逻辑状态“1”的计算电容器电荷共享致能脉冲420，位元线控制器112可将该组电容器中的每一者与该组电容器中的其他者耦接，使得该组电容器可彼此共享电荷。集体储存的电荷量可指示或对应于所储存的多位元数据。假设一组记忆体单元125储存数据[1001]，则该组电容器可集体储存对应于9×C

其中V为该组电容器处的电压，Q

在时段435期间，控制器可配置或致使位元线控制器112放大计算电容器组230的该组电容器处的电压。在时段435期间，控制器可生成具有逻辑状态“1”的电压放大器致能脉冲430，并将脉冲430提供至位元线控制器112。响应于具有逻辑状态“1”的电压放大器致能脉冲430，位元线控制器112(例如，电压放大器240)可放大该组电容器处的电压。在一态样中，位元线控制器112基于串接电荷泵浦升压来执行电压放大。在时段435期间，脉冲410、440可具有逻辑状态“0”，而脉冲420、430可具有逻辑状态“1”。

在时段445期间，控制器可配置或致使位元线控制器112执行模拟至数字转换。在时段445期间，控制器可生成具有逻辑状态“1”的ADC致能脉冲440，并将脉冲440提供至位元线控制器112。响应于具有逻辑状态“1”的ADC致能脉冲440，位元线控制器112(例如，ADC250)可对在时段435期间获得的放大后的电压执行模拟至数字转换。在一态样中，放大后的电压允许以准确方式执行模拟至数字转换。在时段445期间，脉冲410可具有逻辑状态“0”，而脉冲420、430、440可具有逻辑状态“1”。

图5为图示根据一实施例的计算电容器组230A及电压放大器240A的电路图500。在一配置中，计算电容器组230A耦接至位元线BL0-BL3，以接收对应于储存于一组记忆体单元125的多位元数据的电压或电流。在一配置中，计算电容器组230A根据来自位元线BL0-BL3的电压或电流在共同金属轨510处生成输入电压Vin。计算电容器组230A可将输入电压Vin提供至电压放大器240A。电压放大器240A可放大输入电压Vin以生成输出电压Vout。电压放大器240A可将输出电压Vout提供至ADC 250。

在一些实施例中，计算电容器组230A为一种电路或硬件元件，其可接收对应于储存于一组记忆体单元125的多位元数据的电压或电流，并根据所接收的电压或电流生成输入电压Vin。在一些实施例中，计算电容器组230A包括一组开关SB0A-SB3A，一组开关SB0B-SB3B及一组电容器CB0-CB3。该组开关SB0A-SB3A及该组开关SB0B-SB3B可实施为可选择性地耦接两个或更多个元件的晶体管或任何组件。该组开关SB0A-SB3A可对应于图3中的该组开关SB0-SB3。在一些实施例中，计算电容器组230A包括比图5中示出的元件更多、更少或不同的元件。在一些实施例中，计算电容器组230A由可执行本文揭示的计算电容器组230A的功能性的不同电路或元件替代。在一配置中，每个开关(例如第X个开关SBXA)包括连接至各别位元线(例如第X个位元线BLX)的第一电极，及连接至对应的电容器(例如第X个电容器CBX)的第一电极的第二电极。在一配置中，每个开关(例如第X个开关SBXB)包括连接至共同金属轨510的第一电极，及连接至对应的电容器(例如第X个电容器CBX)的第一电极的第二电极。在一配置中，每个电容器(例如第X个电容器CBX)包括连接至参考金属轨530的第二电极，在参考金属轨530处可提供参考电压(例如，接地电压)。

在一态样中，该组开关SB0A-SB3A及该组开关SB0B-SB3B可经配置以在位元线BL0-BL3处取样电压或电流，并执行电荷共享以在共同金属轨510处生成输入电压Vin。该组开关SB0A-SB3A及该组开关SB0B-SB3B可根据来自控制器(例如，时序控制器110)的电压或脉冲来操作或配置。例如，响应于对应于逻辑状态“1”的电压(其施加至该组开关SB0A-SB3A的栅电极)，该组开关SB0A-SB3A中的每一者可将位元线BL0-BL3中的对应的位元线电性耦接至该组电容器CB0-CB3中的对应的电容器的第一电极。例如，响应于对应于逻辑状态“0”的电压(其施加至该组开关SB0A-SB3A的栅电极)，该组开关SB0A-SB3A中的每一者可将位元线BL0-BL3中的对应的位元线从该组电容器CB0-CB3中的对应的电容器的第一电极电去耦(electrically decouple)。类似地，响应于对应于逻辑状态“1”的电压(其施加至该组开关SB0B-SB3B的栅电极)，该组开关SB0B-SB3B中的每一者可将该组电容器CB0-CB3中的对应的电容器的第一电极电性耦接至共同金属轨510。例如，响应于对应于逻辑状态“0”的电压(其施加至该组开关SB0B-SB3B的栅电极)，该组开关SB0B-SB3B中的每一者可将该组电容器CB0-CB3中的对应的电容器的第一电极从共同金属轨510电去耦。

在一态样中，该组开关SB0A-SB3A及该组开关SB0B-SB3B经不同地配置以执行取样及电荷共享。例如，该组开关SB0A-SB3A可同时地将位元线BL0-BL3耦接至电容器CB0-CB3，而该组开关SB0B-SB3B可在时段425期间将电容器CB0-CB3从共同金属轨510去耦。例如，该组开关SB0B-SB3B可同时地将电容器CB0-CB3耦接至共同金属轨，而该组开关SB0A-SB3A可在时段435期间将位元线BL0-BL3从电容器CB0-CB3去耦。因此，该组电容器CB0-CB3可在时段425期间根据位元线BL0-BL3处的电压或电流储存电荷。另外，该组电容器CB0-CB3可共享电荷以在时段435期间于共同金属轨510处生成输入电压Vin。

在一些实施例中，电压放大器240A为可放大输入电压Vin以生成输出电压Vout的电路或硬件元件。在一些实施例中，电压放大器240A包括差动放大器A1，电容器Cs1、Cs2及多个开关S3、S4、S5、S5A、S6、S6A、S7、S7A、S8、S8A。所述多个开关S3、S4、S5、S5A、S6、S6A、S7、S7A、S8、S8A可实施为可选择性地耦接两个或更多元件的晶体管或任何元件。电容器Cs1、Cs2可具有相同或不同的电容值。这些元件可一起操作以透过串接电荷泵浦升压来放大输入电压Vin，以生成输出电压Vout。在一些实施例中，电压放大器240A由可执行本文所述电压放大器240A的功能性的不同电路或不同元件替代。在一些实施例中，电压放大器240A包括比图5中示出的元件更多、更少或不同的元件。在一些实施例中，电容器Cs2可与ADC 250或不同元件的一部分共享，或者是可被实施为ADC 250或不同元件的一部分。

在一配置中，开关S3包括第一电极及第二电极，开关S3的第一电极连接至计算电容器组230A的共同金属轨510以接收输入电压Vin，开关S3的第二电极连接至差动放大器A1的第一输入端口(例如，“+”输入端口)。在一配置中，开关S4包括第一电极及第二电极，开关S4的第一电极连接至差动放大器A1的第一输入端口(例如，“+”输入端口)，开关S4的第二电极连接至开关S6A的第一电极。在一配置中，差动放大器A1包括连接至差动放大器A1的输出端口的第二输入端口(例如，“-”输入端口)，使得差动放大器A1被配置或操作作为单位增益缓冲器。

在一配置中，开关S6的第一电极连接至差动放大器A1的输出端口，且开关S6的第二电极连接至电容器Cs1的第一电极。在一配置中，开关S5A的第一电极连接至电容器Cs1的第一电极，且开关S5A的第二电极连接至参考金属轨530。在一配置中，开关S5的第一电极连接至差动放大器A1的输出端口，且开关S5的第二电极连接至电容器Cs1的第二电极。在一配置中，开关S6A的第二电极连接至电容器Cs1的第二电极。

在一配置中，开关S8的第一电极连接至差动放大器A1的输出端口，且开关S8的第二电极连接至电容器Cs2的第一电极。在一配置中，开关S7A的第一电极连接至电容器Cs2的第一电极，且开关S7A的第二电极连接至参考金属轨530。在一配置中，开关S7的第一电极连接至差动放大器A1的输出端口，且开关S7的第二电极连接至电容器Cs2的第二电极。在一配置中，开关S8A的第一电极连接至输出金属轨，在输出金属轨处可提供输出电压Vout，且开关S8A的第二电极连接至电容器Cs2的第二电极。

在这个配置中，多个开关S3、S4、S5、S5A、S6、S6A、S7、S7A、S8、S8A可以从控制器(例如，时序控制器110)接收电压或脉冲，并透过串接电荷泵浦升压放大输入电压Vin以生成输出电压Vout。在一态样中，一组开关S3、S4可经不同配置以将差动放大器A1的第一输入端口(例如，“+”输入端口)选择性地耦接至i)计算电容器组230A或ii)开关S6A。在一态样中，一组开关S6、S5A可经不同配置以将电容器Cs1的第一电极选择性地耦接至i)差动放大器A1的输出端口或ii)参考金属轨530。在一态样中，一组开关S5、S6A可经不同配置以将电容器Cs1的第二电极选择性地耦接至i)差动放大器A1的输出端口或ii)开关S4。在一态样中，一组开关S8、S7A可经不同配置以将电容器Cs2的第一电极选择性地耦接至i)差动放大器A1的输出端口或ii)参考金属轨530。在一态样中，一组开关S7、S8A可经不同配置以将电容器Cs2的第二电极选择性地耦接至i)差动放大器A1的输出端口或ii)输出金属轨。下文关于图6提供计算电容器组230A及电压放大器240A的示例性操作。

图6为根据一实施例的示出计算电容器组230A及电压放大器240A的示例性操作的时序图600。在一态样中，控制器(例如，时序控制器110)可生成不同脉冲P0、P1、P3、P5、P6、P5A、P6A、P4、P7、P8、P8A，并将脉冲P0、P1、P3、P5、P6、P5A、P6A、P4、P7、P8、P8A施加至计算电容器组230A及电压放大器240A的开关。在一方法中，脉冲P0被施加至开关SB0A-SB3A的栅电极，且脉冲P1被施加至开关SB0B-SB3B的栅电极。在一方法中，脉冲P3被施加至开关S3的栅电极；脉冲P5被施加至开关S5的栅电极；脉冲P6被施加至开关S6的栅电极；脉冲P5A被施加至开关S5A的栅电极；脉冲P6A被施加至开关S6A的栅电极；脉冲P8被施加至开关S8的栅电极；且脉冲P8A被施加至开关S8A的栅电极。在一方法中，脉冲P7被施加至开关S7及S7A的栅电极。

在时段415期间，脉冲P0可具有第一状态(例如，逻辑状态“1”)以在位元线BL0-BL3处取样电压或电流。响应于具有第一状态(例如，逻辑状态“1”)的脉冲P0，可致能该组开关SB0A-SB3A以分别将位元线BL0-BL3电性耦接至电容器CB0-CB3。响应于具有第二状态(例如，逻辑状态“0”)的脉冲P1，可禁能该组开关SB0B-SB3B以将共同金属轨510从电容器CB0-CB3电去耦。因此，该组电容器CB0-CB3可储存对应于电压或电流的电荷，此些电压或电流对应于储存于该组记忆体单元125的多位元数据。在时段415期间，脉冲P3、P5、P6、P5A、P6A、P4、P7、P8、P8A可具有第二状态(例如，逻辑状态“0”)，使得可禁能其他开关S3、S5、S6、S5A、S6A、S4、S7、S7A、S8、S8A。

在时段425期间，脉冲P1可具有第一状态(例如，逻辑状态“1”)且脉冲P0可具有第二状态(例如，逻辑状态“0”)以执行电荷共享。响应于具有第一状态(例如，逻辑状态“1”)的脉冲P1，可致能该组开关SB0B-SB3B以将共同金属轨510电性耦接至电容器CB0-CB3。响应于具有第二状态(例如，逻辑状态“0”)的脉冲P0，可禁能该组开关SB0A-SB3A以将位元线BL0-BL3从电容器CB0-CB3电去耦。因此，该组电容器CB0-CB3可彼此电性耦接并共享所储存电荷。该组电容器CB0-CB3根据所共享的电荷，可在共同金属轨510处具有或生成输入电压Vin，如同上文关于等式(1)描述的。在时段425期间，脉冲P3、P5、P6、P5A、P6A、P4、P7、P8、P8A可具有第二状态(例如，逻辑状态“0”)，使得可禁能其他开关S3、S5、S6、S5A、S6A、S4、S7、S7A、S8、S8A。

在时段435A期间，脉冲P3可具有第一状态(例如，逻辑状态“1”)，同时脉冲P1可具有第一状态(例如，逻辑状态“1”)。响应于具有第一状态(例如，逻辑状态“1”)的脉冲P3及具有第一状态(例如，逻辑状态“1”)的脉冲P1，可致能开关S3及该组开关SB0B-SB3B以将该组电容器CB0-CB3电性耦接至差动放大器A1的第一输入端口。因此，配置或操作为单位增益缓冲器的差动放大器A1可在第一输入端口处从该组电容器CB0-CB3接收输入电压Vin或在其输出端口处生成或输出输入电压Vin。在时段435A期间，脉冲P0、P4、P7、P8、P8A可具有第二状态(例如，逻辑状态“0”)，使得可禁能其他开关SB0A-SB3A、S4、S7、S7A、S8、S8A。

在时段435A内的第一子时段435A'期间，脉冲P5、P5A可具有第一状态(例如，逻辑状态“1”)，而脉冲P6、P6A可具有第二状态(例如，逻辑状态“0”)。响应于具有第一状态(例如，逻辑状态“1”)的脉冲P5、P5A，可致能开关S5、S5A以将电容器Cs1的第一电极电性耦接至参考金属轨530且将电容器Cs1的第二电极电性耦接至差动放大器A1的输出端口。响应于具有第二状态(例如，逻辑状态“0”)的脉冲P6、P6A，可禁能开关S6、S6A以将电容器Cs1的第一电极从差动放大器A1的输出端口电去耦且将电容器Cs1的第二电极从开关S4电去耦。因此，电容器Cs1可在第一子时段435A'期间储存对应于输入电压Vin的电荷。

在时段435A内的第一子时段435A"期间，脉冲P6、P6A可具有第一状态(例如，逻辑状态“1”)，而脉冲P5、P5A可具有第二状态(例如，逻辑状态“0”)。响应于具有第一状态(例如，逻辑状态“1”)的脉冲P6、P6A，可致能开关S6、S6A以将电容器Cs1的第一电极电性耦接至差动放大器A1的输出端口且将电容器Cs1的第二电极电性耦接至开关S4。响应于具有第二状态(例如，逻辑状态“0”)的脉冲P5、P5A，可禁能开关S5、S5A以将电容器Cs1的第一电极从参考金属轨530电去耦且将电容器Cs1的第二电极从差动放大器A1的输出端口电去耦。在一态样中，在第二子时段435A"期间将输入电压Vin施加至电容器Cs1的第一电极。同时，在第二子时段435A"期间禁能开关S4，使得电容器Cs1的第二电极电浮接(electricallyfloated)。因为电容器Cs1保存电荷，所以电容器Cs1的第二电极处的电压可增加以在第二子时段435A"期间透过电荷泵浦升压生成或获得第一放大电压。例如，在第二子时段435A"期间，可使电容器Cs1的第二电极处的电压加倍。

在时段435B期间，脉冲P4可具有第一状态(例如，逻辑状态“1”)且脉冲P6A可具有第一状态(例如，逻辑状态“1”)，而脉冲P3可具有第二状态(例如，逻辑状态“0”)。响应于具有第一状态(例如，逻辑状态“1”)的脉冲P4、P6A，可致能开关S4、S6A以将差动放大器A1的第一输入端口电性耦接至电容器Cs1的第二电极。响应于具有第二状态(例如，逻辑状态“0”)的脉冲P3，可禁能开关S3以将计算电容器组230A从差动放大器A1的第一输入端口电去耦。因此，配置或操作为单位增益缓冲器的差动放大器A1可在第一输入端口处从第一电容器Cs1接收第一放大电压或在其输出端口处输出第一放大电压。在时段435B期间，脉冲P0、P1、P5、P6、P5A、P8A可具有第二状态(例如，逻辑状态“0”)，使得可禁能其他开关SB0A-SB3A、SB0B-SB3B、S5、S6、S5A、S8A。

在时段435B内的第一子时段435B'期间，脉冲P7可具有第一状态(例如，逻辑状态“1”)，而脉冲P8可具有第二状态(例如，逻辑状态“0”)。响应于具有第一状态(例如，逻辑状态“1”)的脉冲P7，可致能开关S7、S7A以将电容器Cs2的第一电极电性耦接至参考金属轨530且将电容器Cs2的第二电极电性耦接至差动放大器A1的输出端口。响应于具有第二状态(例如，逻辑状态“0”)的脉冲P8，可禁能开关S8以将电容器Cs2的第一电极从差动放大器A1的输出端口电去耦。因此，电容器Cs2可在第一子时段435B'期间储存对应于第一放大电压的电荷。

在时段435B内的第二子时段435B"期间，脉冲P8可具有第一状态(例如，逻辑状态“1”)，而脉冲P7可具有第二状态(例如，逻辑状态“0”)。响应于具有第一状态(例如，逻辑状态“1”)的脉冲P8，开关S8可致能以将电容器Cs2的第一电极电性耦接至差动放大器A1的输出端口。响应于具有第二状态(例如，逻辑状态“0”)的脉冲P7，可禁能开关S7、S7A以将电容器Cs2的第一电极从参考金属轨530电去耦且将电容器Cs2的第二电极从差动放大器A1的输出端口电去耦。在第二子时段435B"期间，可禁能开关S8A以将电容器Cs2的第二电极从输出金属轨电去耦，使得电容器Cs2的第二电极可电性浮接。在一态样中，在第二子时段435B"期间将第一放大电压施加至电容器Cs2的第一电极。因为电容器Cs2保存对应于第一放大电压的电荷而电容器Cs2的第二电极电性浮接，所以可透过额外电荷泵浦升压增加电容器Cs2的第二电极处的电压，以在第二子时段435B"期间来获得输出电压Vout。例如，在第二子时段435B"期间可使电容器Cs2的第二电极处的电压加倍，使得电容器Cs2的第二电极处的输出电压Vout可为输入电压Vin的四倍。

在时段445期间，脉冲P8A可具有第一状态(例如，逻辑状态“1”)。响应于具有第一状态的脉冲P8A，可将电容器Cs2的第二电极电性耦接至输出金属轨。同时，脉冲P0、P1、P3、P5、P6、P5A、P6A、P4、P7、P8可具有第二状态(例如，逻辑状态“0”)，使得可禁能开关SB0A-SB3A、SB0B-SB3B、S3、S5、S6、S5A、S6A、S4、S7、S7A、S8。因此，在时段445期间可透过输出金属轨将输出电压Vout提供至ADC 250，且可根据输出电压Vout在时段445期间执行模拟至数字转换或其他制程。

图7为图示根据一实施例的用于减少由于连接至计算电容器CB0-CB3的开关SB0A-SB3A的寄生电容而引起的电荷的放大器A2的电路图700。在一些实施例中，开关SB0A-SB3A、SB0B-SB3B可实施为晶体管(例如，N型晶体管)。开关SB0A-SB3A可具有寄生电容Cp。寄生电容Cp可储存电荷，其可能会劣化共同金属轨510处的输入电压Vin的线性。在一配置中，可实施开关S0及放大器A2，以减少由于开关SB0A-SB3A的寄生电容而引起的电荷。

在一配置中，将每个电容器(例如第X个电容器CBX)的第二电极连接至开关S0的第一电极及放大器A2的第一输入端口(例如，“-”输入端口)，其中开关S0的第二电极连接至参考金属轨530，在参考金属轨处提供参考电压(例如，接地电压)。在一配置中，放大器A2的第二输入端口(例如，“+”输入端口)连接至参考金属轨530，其中放大器A2的输出端口连接至共同金属轨510。开关S0可根据来自控制器(例如，时序控制器110)的电压或脉冲而配置。例如，在时段415期间将具有第一状态(例如，逻辑状态“1”)的脉冲施加至开关S0的栅电极，其中在时段425期间将具有第二状态(例如，逻辑状态“0”)的脉冲施加至开关S0的栅电极。响应于具有第一状态(例如，逻辑状态“1”)的脉冲，可致能开关S0以将电容器CB0-CB3的第二电极电性耦接至参考金属轨530。因此，响应于具有第一状态的脉冲，可将放大器A2的第一输入端口及第二输入端口电性耦接至参考金属轨530，使得可禁能放大器A2。响应于具有第二状态(例如，逻辑状态“0”)的脉冲，可禁能开关S0以将电容器CB0-CB3的第二电极从参考金属轨530电去耦。当放大器A2的第一输入端口及第二输入端口彼此去耦时，放大器A2可感测由开关SB0A-SB3A的寄生电容储存的电荷并根据感测电荷调整共同金属轨510处的输入电压Vin。通过根据由寄生电容储存的电荷来调整输入电压Vin，可改善共同金属轨510处的输入电压Vin的线性。

图8为图示根据一实施例的计算电容器组230B及电压放大器240B的电路图800。计算电容器组230B及电压放大器240B的配置类似于图5的计算电容器组230A及电压放大器240A的配置，除计算电容器组230B包括开关S0及电压放大器240B包括开关S2AA、S2AB、S2B之外。开关S0、S2AA、S2AB、S2B可实施为可选择性耦接两个或更多元件的晶体管或任何元件。因而，为简短起见，本文省略重复部分的详细说明。

在一配置中，开关S0包括连接至参考金属轨530的第一电极，及连接至电容器CB0-CB3的第二电极的第二电极。在一配置中，开关S2AB包括连接至开关S0的第二电极的第一电极，及连接至差动放大器A1的输出端口的第二电极。在一配置中，开关S2B包括连接至i)差动放大器A1的输出端口及ii)差动放大器A1的第二输入端口(例如，“-”输入端口)的第一电极。在一配置中，开关S2AA包括连接至共同金属轨510的第一电极，及连接至差动放大器A1的第二输入端口的第二电极。在一态样中，开关S0、S2AA、S2AB、S2B可根据来自控制器(例如，时序控制器110)的电压或脉冲来配置或操作，以减少由开关SB0A-SB3A的寄生电容而储存的电荷。下文关于图9提供计算电容器组230B及电压放大器240B的示例性操作。

图9为图示根据一实施例的计算电容器组230B及电压放大器240B的示例性操作的时序图900。时序图900类似于图6中的时序图600，除了增加脉冲P2A、P2B之外。因而，为简洁起见，本文省略重复部分的详细说明。在一些实施例中，控制器(例如，时序控制器110)生成脉冲P2A、P2B。控制器可提供脉冲P2A至开关S2AA、S2AB的栅电极，并提供脉冲P2B至开关S2B的栅电极。控制器亦可提供脉冲P0至开关S0的栅电极。根据脉冲P0、P2A、P2B，开关S0、S2AA、S2AB、S2B可经配置以减少由于开关SB0A-SB3A的寄生电容而引起的电荷。

在时段415期间，脉冲P0可具有第一状态(例如，逻辑状态“1”)，而脉冲P2A、P2B可具有第二状态(例如，逻辑状态“0”)。响应于具有第一状态的脉冲P0，开关S0可将电容器CB0-CB3的第二电极电性耦接至参考金属轨530。响应于具有第二状态的脉冲P2A，开关S2AA可将共同金属轨510从差动放大器A1的第二输入端口电去耦且开关S2AB可以将差动放大器A1的输出端口从电容器CB0-CB3的第二电极电去耦。响应于具有第二状态的脉冲P2B，开关S2B可将差动放大器A1的第二输入端口从差动放大器A1的输出端口电去耦。在一态样中，在时段415期间，致能开关S0使得电容器CB0-CB3可取样对应于储存于该组记忆体单元125的多位元数据的电压或电流。另外，在时段415期间，禁能开关S3、S4、S2AA、S2B、S2AB，使得没有输入被提供至差动放大器A1。

在时段425期间，脉冲P2A可具有第一状态(例如，逻辑状态“1”)，而脉冲P0、P2B可具有第二状态(例如，逻辑状态“0”)。响应于具有第一状态的脉冲P2A，开关S2AA可将共同金属轨510电性耦接至差动放大器A1的第二输入端口且开关S2AB可将差动放大器A1的输出端口电性耦接至电容器CB0-CB3的第二电极。响应于具有第二状态的脉冲P0，开关S0可将电容器CB0-CB3的第二电极从参考金属轨530电去耦。响应于具有第二状态的脉冲P2B，开关S2B可将差动放大器A1的第二输入端口从差动放大器A1的输出端口电去耦。在一态样中，在时段425期间，禁能开关S0使得在电荷共享期间电容器CB0-CB3的第二电极可电性浮接。另外，在时段425期间，放大器A1可从所共享的电荷中减少由开关SB0A-SB3A的寄生电容而储存的电荷。

在时段435A期间，脉冲P2B可具有第一状态(例如，逻辑状态“1”)，而脉冲P0、P2A可具有第二状态(例如，逻辑状态“0”)。响应于具有第一状态的脉冲P2B，开关S2B可将差动放大器A1的第二输入端口电性耦接至差动放大器A1的输出端口。响应于具有第二状态的脉冲P0，开关S0可将电容器CB0-CB3的第二电极从参考金属轨530电去耦。响应于具有第二状态的脉冲P2A，开关S2AA可将共同金属轨510从差动放大器A1的第二输入端口电去耦且开关S2AB可以将差动放大器A1的输出端口从电容器CB0-CB3的第二电极电去耦。在一态样中，在时段435A期间，致能开关S2B并禁能开关S2AA、S2AB，使得差动放大器A1可配置或操作为单位增益缓冲器。

有利地，单个差动放大器A1可经适当配置或设置以执行串接电荷泵浦升压及补偿由于寄生电荷而引起的电荷。因此，因为可以不实施多个放大器，可实现面积效率的提高。

图10为根据一些实施例的放大输入信号的电压的方法1000的流程图。方法1000可通过图1的位元线控制器112而执行。在一些实施例中，方法1000通过其他实体(例如，电压放大器)而实施。在一些实施例中，方法1000包括比图10中示出的操作更多、更少或不同的操作。

在操作1010中，位元线控制器112在一组电容器(例如，CB0……CBN-1)处生成输入电压Vin。在一方法中，包括该组电容器的计算电容器组230的电容器可取样对应于储存于该组记忆体单元125的多位元数据的电压或电流。因此，计算电容器组230的电容器可储存对应于所取样的电压或电流的电荷。在一态样中，计算电容器组230的电容器可具有加权电容值。因此，计算电容器组230的每个电容器可根据其电容值储存不同数量的电荷。位元线控制器112可透过电荷共享而生成或获得输入电压Vin。例如，位元线控制器112可配置或致使计算电容器组230的该组电容器(例如，CB0……CBN-1)以共享电荷。集体储存的电荷的数目可指示或对应于所储存的多位元数据。若该组记忆体单元125储存数据[1001]，该组电容器可集体储存对应于9×C

在操作1020中，位元线控制器112补偿由于寄生电容引起的电荷，以获得第一电荷。位元线控制器112可实施放大器(例如，差动放大器A1)，以减少由开关(例如，SB0A-SB3A)的寄生电容而储存的电荷。通过补偿由于寄生电容引起的电荷，可改善信号线性。

在操作1030中，位元线控制器112通过第一电容器(例如，Cs1)储存第一电荷以获得第一电压。例如，配置为单位增益缓冲器的差动放大器A1可从计算电容器组230的该组电容器(例如，CB0……CBN-1)在第一输入端口(例如，“+”输入端口)接收输入电压Vin，及在输出端口生成或输出输入电压Vin。同时，可致能开关S5、S5A，及可禁能开关S6、S6A，使得将参考电压(例如，接地电压)施加至电容器Cs1的第一电极，及将来自差动放大器A1的输入电压施加至电容器Cs1的第二电极。因此，电容器Cs1可以储存对应于输入电压Vin的第一电荷。

在操作1040中，位元线控制器112根据第一电荷放大第一电压。在一方法中，位元线控制器112透过电荷泵浦升压根据第一电荷来放大第一电压。例如，可禁能开关S5、S5A，及可致能开关S6、S6A，使得将差动放大器A1的输入电压Vin施加至电容器Cs1的第一电极，及电容器Cs1的第二电极电性浮接。因为电容器Cs1保存第一电荷，同时电容器Cs1的第一电极处的电压可增加至输入电压Vin，所以第二电极处的电压可增大以获得第一放大电压。电容器Cs1的第二电极处的第一放大电压可为输入电压Vin的两倍。

在操作1050中，位元线控制器112通过第二电容器(例如，Cs2)储存第二电荷以获得第三电压。例如，差动放大器A1经配置以在第一输入端口处从第一电容器Cs1接收第一放大电压，而不是从计算电容器组230的该组电容器(例如，CB0……CBN-1)接收输入电压Vin，以及在输出端口处生成或输出第一放大电压。同时，可致能开关S7、S7A，及可禁能开关S8、S8A，使得将参考电压(例如，接地电压)施加至电容器Cs2的第一电极，及将来自差动放大器A1的第一放大电压施加至电容器Cs2的第二电极。因此，电容器Cs2可以储存对应于第一放大电压的第二电荷。电容器Cs2可在电容器Cs2的第二电极处具有第三电压(或第一放大电压)。

在操作1060中，位元线控制器112根据第二电荷放大第三电压。在一方法中，位元线控制器112透过额外电荷泵浦升压根据第二电荷来放大第三电压。例如，可禁能开关S7、S7A、S8A，及可致能开关S8，使得将来自差动放大器A1的第一放大电压施加至电容器Cs2的第一电极，及电容器Cs2的第二电极电性浮接。因为电容器Cs2保存第二电荷，同时电容器Cs2的第一电极处的电压增大至第一放大电压，所以第二电极处的电压可增大以获得第二放大电压或输出电压Vout。电容器Cs2的第二电极处的输出电压可为输入电压Vin的四倍。

有利地，电压放大器240可实现若干优势。在一态样中，准确电压放大可通过实施差动放大器、两个电容器及一组开关来实现。在一态样中，电压放大器240可实施两个电容器用于串接电荷泵浦升压，使得可省略电压放大器的许多电容器(例如，三个或更多个)。通过减少所实施的电容器的数目，可实现面积效率的提高，并且可改善SNR。另外，单个差动放大器A1可经适当配置或设置以执行级串接充电升压及补偿由于寄生电荷而引起的电荷，使得不可实施多个放大器。在一态样中，差动放大器A1配置成作为具有简单配置的单位增益缓冲器来操作，其可比复杂高增益放大器(例如，运算放大器)消耗更少功率。

现参照图11，根据本揭示案的一些实施例示出计算系统1100的示例性方块图。计算系统1100可由集成电路设计的电路或布局设计者来使用。如本文使用“电路”为电子元件的互连，诸如电阻器、晶体管、开关、电池、电感器、或配置以供实施要求功能性的其他类型半导体装置。计算系统1100包括与记忆体装置1110相关联的主机装置1105。主机装置1105可经配置以从一或更多输入装置1115接收输入，并将输出提供至一或更多输出装置1120。主机装置1105可经配置以分别经由适当接口1125A、1125B、及1125C而与记忆体装置1110、输入装置1115、及输出装置1120通讯。计算系统1100可在各种计算装置中实施，诸如计算机(例如，桌上型计算机、笔记型计算机、服务器、数据中心等)、平板计算机、个人数字助理、移动装置、其他手持或便携式装置，或适于使用主机装置1105来执行示意设计及/或布局设计的任何其他计算单元。

输入装置1115可以包括各种输入技术中的任何一种，诸如键盘、输入笔、触控式屏幕、鼠标、轨迹球、小键盘、麦克风、声音识别、动作识别、远端控制器、输入端口、一或更多按钮、刻度盘、控制杆、及与主机装置1105相关联的任何其他输入周边装置，其允许外部源，诸如使用者(例如，电路或布局设计者)将信息(例如，数据)输入主机装置中并将指令发送至主机装置。类似地，输出装置1120可包括各种输出技术，诸如外部记忆体、列印机、扬声器、显示器、麦克风、发光二极管、耳机、视讯元件、及经配置以从主机装置1105接收信息(例如，数据)的任何其他输出周边装置。输入主机装置1105中及/或从主机装置输出的“数据”可包括各种文本数据、电路数据、信号数据、半导体装置数据、图形数据、上述数据的组合，或适于使用计算系统1100处理的其他类型的模拟及/或数字数据。

主机装置1105包括一或更多处理单元/处理器，诸如中央处理单元(CentralProcessing Unit；“CPU”)核心1130A-1130N或与一或更多处理单元/处理器相关联。CPU核心1130A-1130N可实施为特定应用集成电路(Application Specific IntegratedCircuit；“ASIC”)、现场可程序化栅极阵列(Field Programmable Gate Array；“FPGA”)、或任何其他种类的处理单元。CPU核心1130A-1130N中的每一者可经配置以执行指令以供运行主机装置1105的一或更多应用。在一些实施例中，可将用于运行一或更多应用的指令及数据储存在记忆体装置1110内。主机装置1105亦可经配置以将运行一或更多应用的结果储存在记忆体装置1110内。因此，主机装置1105可经配置以请求记忆体装置1110执行各种操作。例如，主机装置1105可请求记忆体装置1110读取数据、写入数据、更新或删除数据、及/或执行管理或其他操作。主机装置1105可经配置以运行的一此种应用可为标准单元应用1135。标准单元应用1135可为计算机辅助设计或电子设计自动化软件套装的部分，其可由主机装置1105的使用者使用，以使用、产生或更改电路的标准单元。在一些实施例中，可将用于执行或运行标准单元应用1135的指令储存在记忆体装置1110内。标准单元应用1135可使用与来自记忆体元件1110的标准单元应用相关联的指令，通过CPU核心1130A-1130N中的一或更多者来执行。在一实例中，标准单元应用1135允许使用者利用记忆体系统100的预生成示意图及/或电路设计、记忆体系统100的部分、或电压放大器240以辅助集成电路设计。在完成集成电路的布局设计之后，可通过制造设施根据布局设计来制造集成电路的多个，例如包括记忆体系统100、记忆体系统100的部分、或电压放大器240。

仍然参照图11，记忆体装置1110包括经配置以从记忆体阵列1145读取数据或将数据写入记忆体阵列1145中的记忆体控制器940。记忆体阵列1145可包括各种挥发性及/或非挥发性记忆体。例如，在一些实施例中，记忆体阵列1145可包括NAND快闪记忆体核心。在其他实施例中，记忆体阵列1145可包括NOR快闪记忆体核心、SRAM核心、动态随机存取记忆体(Dynamic Random Access Memory；DRAM)核心、磁阻随机存取记忆体(MagnetoresistiveRandom Access Memory；MRAM)核心、相变记忆体(Phase Change Memory；PCM)核心、电阻性随机存取记忆体(Resistive Random Access Memory；ReRAM)核心、3D X点(3D XPoint)记忆体核心、铁电随机存取记忆体(ferroelectric random-access memory；FeRAM)核心，及适用于在记忆体阵列内使用的其他类型记忆体核心。记忆体阵列1145内的记忆体可分别地及独立地由记忆体控制器1140控制。换言之，记忆体控制器1140可经配置以分别地及独立地与记忆体阵列1145内的每个记忆体通讯。通过与记忆体阵列1145通讯，记忆体控制器1140可经配置以响应于从主机装置1105接收到的指令，从记忆体阵列读取数据或将数据写入记忆体阵列。尽管示为记忆体装置1110的部分，但在一些实施例中，记忆体控制器1140可为主机装置1105的部分或计算系统1100的另一元件，并与记忆体装置相关联。记忆体控制器1140可实施为软件、硬件、固件、或上述组合中任一者的逻辑电路，以执行本文所述功能。例如，在一些实施例中，记忆体控制器1140可经配置以在从主机装置1105接收请求时，检索与标准单元应用1135相关联并储存在记忆体装置1110的记忆体阵列1145中的指令。

应理解，图11中仅图示并描述计算系统1100的一些元件。然而，计算系统1100可包括其他元件，诸如不同电池及电源、网络接口、路由器、开关、外部记忆体系统、控制器等。一般而言，计算系统1100可包括在执行本文所述功能中必需或认为期望的各种硬件、软件、及/或固件元件中的任一者。类似地，主机装置1105、输入装置1115、输出装置1120、及包括记忆体控制器1140及记忆体阵列1145的记忆体装置1110，可包括被认为在执行本文所述功能时必需或期望的其他硬件、软件、及/或固件元件。

本说明书的一态样关于一种电压放大器。在一些实施例中，电压放大器包括第一电容器及第二电容器。在一些实施例中，第一电容器包括第一电极及第二电极。在一些实施例中，第二电容器包括包含第三电极及第四电极的第二电容器。在一些实施例中，电压放大器包括差动放大器，其包括第一输入端口、第二输入端口、及输出端口。在一些实施例中，第二输入端口耦接至差动放大器的输出端口。在一些实施例中，电压放大器包括用以选择性地将第一电容器的第一电极电性耦接至i)差动放大器的输出端口或ii)参考金属轨的第一组开关。在一些实施例中，电压放大器包括用以选择性地将第一电容器的第二电极电性耦接至i)差动放大器的输出端口或ii)差动放大器的第一输入端口的第二组开关。在一些实施例中，电压放大器包括用以选择性地将第二电容器的第三电极耦接至i)差动放大器的输出端口或ii)参考金属轨的第三组开关。在一些实施例中，电压放大器包括用以选择性地将第二电容器的第四电极耦接至i)差动放大器的输出端口或ii)装置的输入端口的第四组开关。

本说明书的一态样关于放大输入电压的方法。在一些实施例中，方法包括在一组电容器处生成对应于输入数据的输入电压。在一些实施例中，方法包括通过第一电容器储存对应于输入电压的第一电荷。在一些实施例中，根据第一电荷，第一电容器的第一电极具有第一电压且第一电容器的第二电极具有第二电压。在一些实施例中，方法包括通过根据第一电荷，通过增加第一电容器的第一电极所具有的第一电压，来放大第一电容器的第二电极所具有的第二电压，以获得第三电压。在一些实施例中，方法包括，通过第二电容器，储存对应于第三电压的第二电荷，其中根据第二电荷，第二电容器的第三电极具有第四电压且第二电容器的第四电极具有第三电压。在一些实施例中，方法包括通过根据第二电荷，通过增加第二电容器的第三电极所具有的第四电压，来放大第二电容器的第四电极所具有的第三电压。

本说明书的一态样关于一种放大输入电压的系统。在一些实施例中，系统包括一组电容器，及耦接至该组电容器的电压放大器。在一态样中，电压放大器包括第一电容器、第二电容器、及一组开关。在一些实施例中，系统包括耦接至电压放大器的控制器。在一些实施例中，控制器致使该组开关根据输入数据在该组电容器处生成输入电压。在一些实施例中，控制器致使该组开关根据输入电压将第一电荷储存于第一电容器以获得第二电压。在一些实施例中，控制器致使该组开关根据储存于第一电容器的第一电荷来放大第二电压以获得第三电压。在一些实施例中，控制器致使该组开关根据第三电压将第二电荷储存在第二电容器。在一些实施例中，控制器致使该组开关根据储存于第二电容器的第二电荷放大第三电压以获得第四电压。

上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示案的态样。熟悉此项技术者应了解，可轻易使用本揭示案作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下进行本文的各种变化、替代及更改。