具有输入多路复用器系统的集成电路

技术领域

本公开大体上涉及集成电路，并且更具体地说，涉及一种具有输入多路复用器系统的集成电路。

背景技术

在典型的数据采集系统中，输入多路复用器(MUX)之后是可编程增益放大器(PGA)，以用于在使用模数转换器(ADC)进行信号数字化之前进行缓冲和增益缩放。然而，放大器的转换速率能力通常有限。虽然输入MUX的切换速度可能很快，但数据采集系统的切换速度通常受到输入放大器的转换速率的限制。也就是说，输入信号通常基于最差情况情境显著地减缓，以便允许转换放大器在其安全操作区域内操作并且稳定在ADC数字化的目标精度上。这会限制输入MUX系统的切换速度。因此，需要一种输入MUX系统，所述输入MUX系统可以在保持精度的同时为任何给定的转换速率受限放大器提高切换速度。

发明内容

以下是本发明的各种实施例。

在一个实施例中，一种集成电路包括：多路复用器电路，其被配置成在导电线上提供输出信号；可编程增益放大器，其具有连接到所述导电线的非反相输入，以从所述多路复用器接收所述输出信号；转换速率调整电路，其连接在所述多路复用器电路与所述可编程增益放大器之间的所述导电线上的第一节点处；第一开关，其包括连接到所述第一节点的第一端和连接到所述可编程增益放大器的所述输入的第二端；以及低通滤波器，其连接在所述第一开关的所述第一端与所述第二端之间。在一方面，所述转换速率调整电路包括电流源，所述电流源包括耦合到第一供电电压的第一端和耦合到第二开关的第一端的第二端；所述第二开关包括耦合到所述第一节点的第二端。在另一方面，所述集成电路另外包括耦合在所述第二开关的所述第二端与所述第一节点之间的过电压检测电路，其中由所述过电压检测电路输出的过电压信号被提供到所述多路复用器电路。在另外的方面，所述过电压检测电路包括：第一比较器，其具有耦合到高于所述第一供电电压的第二供电电压的非反相输入和耦合到所述第二开关的所述第二端的反相输入；第二比较器，其具有耦合到所述第二开关的所述第二端的非反相输入和耦合到低于第四供电电压的第三供电电压的反相输入；以及逻辑门，其包括耦合到所述第一比较器的输出的第一输入、耦合到所述第二比较器的输出的第二输入，并且所述逻辑门的输出是所述过电压信号。在另一方面，所述低通滤波器包括：电阻元件，其包括耦合到所述第一节点的第一端和耦合到所述第一开关的所述第二端的第二端；以及电容元件，其包括耦合到所述电阻元件的所述第二端的第一端和耦合到接地的第二端。在另一方面，所述转换速率调整电路是上拉电路，并且所述第一供电电压是正供电电压。在另一方面，所述转换速率调整电路是下拉电路，并且所述第一供电电压是负供电电压。在又另一方面，所述集成电路另外包括反并联二极管，所述反并联二极管耦合到所述可编程增益放大器的所述非反相输入和反相输入。在另外的方面，所述集成电路另外包括模数转换器，所述模数转换器包括耦合到所述可编程增益放大器的输出的输入。

在另一实施例中，一种集成电路包括：多路复用器，其包括多个输入、第一控制输入和输出；可编程增益放大器，其耦合到所述多路复用器的所述输出；转换速率调整电路，其耦合到所述可编程增益放大器，转换速率调整电路包括：电流源，其包括耦合到供电电压的第一端和耦合在所述多路复用器的所述输出与所述可编程增益放大器之间的第二端；以及模数转换器，其耦合到所述可编程增益放大器的输出。在一个方面，所述集成电路另外包括：箝位电路，其耦合到所述可编程增益放大器；以及第一开关，其包括连接到所述多路复用器的所述输出的第一端和连接到所述箝位电路的输入的第二端。在另一方面，所述集成电路另外包括第二开关，所述第二开关包括耦合到所述电流源的所述第二端的第一端和耦合到所述第一开关的所述第一端的第二端。在又另外的方面，所述集成电路另外包括耦合在所述第二开关的所述第二端与所述第一开关的所述第一端之间的过电压检测电路，其中由所述过电压检测电路输出的过电压信号被提供为所述多路复用器的控制输入。在又再另外的方面，所述过电压检测电路包括：第一比较器，其具有耦合到高于所述第一供电电压的第二供电电压的非反相输入和耦合到所述第二开关的所述第二端的反相输入；第二比较器，其具有耦合到所述第二开关的所述第二端的非反相输入和耦合到低于第四供电电压的第三供电电压的反相输入；以及逻辑门，其包括耦合到所述第一比较器的输出的第一输入、耦合到所述第二比较器的输出的第二输入，并且所述逻辑门的输出是所述过电压信号。在另一实施例的另一方面，所述转换速率调整电路是由以下各项组成的群组中的一个：上拉电路，并且所述第一供电电压是正供电电压，以及下拉电路，并且所述第一供电电压是负供电电压。

在又另一实施例中，一种集成电路包括：多路复用器，其包括多个输入、输出和控制输入；可编程增益放大器，其包括第一输入、第二输入和输出；第一开关，其包括耦合到所述多路复用器的所述输出的第一端和耦合到所述可编程增益放大器的所述第一输入和所述第二输入的第二端；以及低通滤波器电路，其包括电阻元件和电容元件，所述电阻元件与所述第一开关并联耦合，并且所述电容元件包括耦合到所述第一开关的所述第二端和所述电阻元件的第一端和耦合到接地的第二端。在一个方面，所述集成电路另外包括控制电路系统，所述控制电路系统用于在所述多路复用器的所述输出处的信号改变时将所述第一开关置于断开位置，并且在预定时间段之后将所述第一开关置于闭合位置。在另一方面，所述预定时间段基于所述多路复用器的先前输出和来自所述多路复用器的下一通道的输出。在另一方面，所述低通滤波器的时间常量具有与所述可编程增益放大器的转换速率成比例的时间常量。在又另一方面，所述集成电路另外包括：箝位电路，其耦合到所述可编程增益放大器；以及模数转换器，其包括耦合到所述可编程增益放大器的输出的输入。

附图说明

本发明借助于例子示出并且不受附图的限制，在附图中，相同标记指示类似元件。为了简单和清晰起见示出图中的元件，并且不一定按比例绘制元件。

图1以框图形式示出根据本发明的一个实施例的具有输入MUX的输入MUX系统。

图2-4是根据本发明的实施例的示出图1的输入MUX系统内的各种信号的时序图。

图5以部分示意图和部分框图的形式示出根据本发明的一个实施例的图1的输入MUX的实施方案。

图6示出了根据本发明的一个实施例的时序图，所述时序图示出了使用图5的输入MUX的实施方案的图1的输入MUX系统内的各种信号。

图7以部分示意图和部分框图的形式示出根据本发明的另一实施例的图1的输入MUX的实施方案。

图8示出了根据本发明的另一实施例的时序图，所述时序图示出了使用图7的输入MUX的实施方案的图1的输入MUX系统内的各种信号。

具体实施方式

在一个方面，为了提供能够提供高速切换的改进的输入MUX系统，在输入MUX从一个输入通道切换到另一输入通道时发生的先断后合时间期间，将MUX的输出上拉到正供电电压或下拉到接地或负供电电压。在另一方面，在MUX输出与PGA的输入之间插入与电阻器并联的额外开关，使得在开关断开的情况下，电阻器结合耦合到PGA输入的电容器在MUX输出与PGA输入之间形成电阻器-电容器(RC)滤波器，但一旦开关闭合，电阻器就短路以便更快速地对电容器充电。因此，在一个实施例中，当输入MUX切换到下一个输入通道时，开关最初是断开的，然后在预定的时间量之后并且在仍然选择下一个输入的同时，开关闭合。这些方面可以独立使用或可以相互结合使用，以提供具有高速切换的输入MUX系统。

图1示出根据本发明的一个实施例的输入MUX系统100。系统100耦合到被配置成提供第一供电电压(VDD)的第一电源端和被配置成提供第二供电电压(VEE)的第二电源端。VDD大于VEE，其中VEE可以是负供电电压或接地。VEE还可以被称为VSS。应注意，第一电源端可简单地被称为VDD，并且第二电源端可简单地被称为VEE。系统100包括外部引脚110a-d和111a-b(也被称为外部端)。引脚111a对应于供应VDD的第一电源端，并且引脚111b对应于供应VEE的第二电源端。系统100包括保护二极管112、输入MUX 114、单位增益放大器140、增益单元142、模拟数字转换器(ADC)144和控制电路130。单位增益放大器140与增益单元142一起形成可编程增益放大器(PGA)，其中放大器140的输入对应于PGA的输入，并且增益单元的输出对应于PGA的输出。在一个实施例中，从外部引脚110和111到系统100右侧的所有东西都可以在单个集成电路(IC)上实施。

系统100包括四个输入通道，每个输入通道经由对应引脚110接收对应的模拟输入信号AIN1-AIN4。系统100通过对应的输入RC滤波器接收信号AIN1-AIN4中的每一个，所述对应的输入RC滤波器包括对应的电阻器106a-106d和对应的电容器108a-108d。这些输入RC滤波器通常位于芯片外，并且因此可能不被包括作为系统100的部分。输入MUX 114具有四个输入，每个输入耦合到对应的输入通道以接收AIN1-AIN4中的一个，并且耦合到将AIN1-AIN4中的选定一个作为MUXOUT提供到电路节点130处的导电线上的输出。MUX 114包括四个开关，其中每个开关耦合在输入通道与输出之间。例如，开关1(SW1)闭合时提供AIN1作为MUXOUT，开关2(SW2)闭合时提供AIN2作为MUXOUT，开关3(SW3)闭合时提供AIN3作为MUXOUT，开关4(SW)闭合时提供AIN4作为MUXOUT。在操作中，可以闭合SW1-SW4中的一个，以提供AIN1-4中的选定一个作为MUXOUT，其中开关控制信号SC1-SC4可通过控制电路150分别提供到SW1-SW4中的每一个。

尽管系统100和MUX 114在图1中分别被示出为具有四个输入通道和四个MUX输入，但系统100可以包括任意数目N个输入通道(并且因此N个引脚110)，其中MUX 114将具有经由N个对应开关耦合到MUX 114的输出的N个MUX输入。所述值N可以是大于或等于二的任何整数。应注意，在操作期间，在给定时间仅能闭合(即，接通)MUX 114的一个开关，使得输入信号不会在MUXOUT上发生冲突。

对于图1中的任何开关(例如开关SW1-SW4、SS、SD和SE)，当相应的开关控制信号被断言时，相应的开关闭合或接通，使得开关处于导通状态，当开关控制信号被否定(或解除断言)时，相应的开关断开或关断，使得开关处于非导通状态。因此，开关的接通或闭合的使用可以互换使用，并且开关的关断或断开的使用可以互换使用。

仍然参考图1的系统100，保护二极管112(也称为ESD箝位二极管)包括耦合在每个输入通道与VDD之间的二极管(其中二极管阴极耦合到VDD)和耦合在每个输入通道与VEE之间的二极管(其中二极管阳极耦合到VEE)。在一个实施例中，齐纳二极管102耦合在引脚111a与接地之间，并且齐纳二极管耦合在引脚111b与接地之间。二极管102的阴极耦合到引脚111a并且阳极耦合到接地，并且二极管104的阳极耦合到引脚111b并且阴极耦合到接地。二极管102和104可位于芯片外，并且因此可位于系统100外部。保护二极管112是芯片上箝位二极管，其在电涌(surge)事件期间(或在静电放电(ESD)事件期间)将电流分流到VDD和VEE，并且二极管102和104通过将电流分流到接地而提供另外的芯片外保护。

在所示出的实施例中，系统100包括上拉电路152和下拉电路154。然而，使用系统100设计的集成电路将仅包括上拉电路152或下拉电路154中的一个。可替换的是，集成电路可以具有上拉电路152和下拉电路154两者，但是上拉电路或下拉电路中的一个被禁用，使得上拉电路或下拉电路中只有一个能在系统100内操作。

上拉电路152包括电流源IDD 118和开关SD 126。IDD 118的第一端耦合到VDD，并且IDD 118的第二端耦合到SD 126的第一端。SD 126的第二端耦合到电路节点130。由控制电路150提供的控制信号SCSD控制SD 126。下拉电路154包括电流源IEE 124和开关SE 128。SE 128的第一端耦合到电路节点130，并且SE 128的第二端耦合到IEE 124的第一端。IEE124的第二端耦合到VEE。由控制电路150提供的控制信号SCSE控制SE 128。应注意，基于系统100中是否存在上拉电路152或下拉电路154，控制电路150仅提供SCSD或SCSE中的一个，因此，由控制电路150提供的控制信号被标记为“SCSD/SCSE”，以指示提供了一个或另一个控制信号。

系统100包括放大器140，所述放大器140在非反相输入处接收模拟放大器输入信号AMPIN，并且在输出处提供输出信号AMPOUT。放大器140的输出耦合到放大器140的反相输入。一对反并联二极管138耦合在放大器140的非反相输入与反相输入之间。模拟放大器输出信号AMPOUT被提供到增益单元142。增益单元142具有可编程增益，并且增益单元142的放大模拟输出被提供到ADC 144。因此，放大器140与增益单元142一起形成PGA，其中将AMPIN提供到PGA的输入，并且将PGA的输出提供到ADC 144。ADC 144将来自增益单元142的模拟信号转换成M位数字输出ADCOUNT，其中M对应于转换的精度。也就是说，M的值越大，转换的精度越高。

系统100包括开关SS 132、电阻器RS 134和电容器CS 136。SS 132具有耦合到电路节点130的第一端和耦合到放大器140的非反相输入的第二端。SS 132由控制电路150提供的开关控制信号SCSS控制。RS 134与SS 132并联耦合，其中RS 134的第一端耦合到电路节点130，并且第二端耦合到放大器140的非反相输入。CS 136具有耦合到放大器140的非反相输入的第一端和耦合到接地的第二端。

系统100还包括过电压检测电路148，所述过电压检测电路148包括比较器154和156，以及“或”门158。比较器154在第一输入(例如，非反相输入)处接收低电压阈值电压VTL，并且第二输入(例如，反相输入)耦合到电路节点130。比较器156在第一输入(例如，反相输入)处接收高电压阈值电压VTH，并且第二输入(例如，非反相输入)耦合到电路节点130。并且比较器154的输出基于VTL提供过电压指示符OVL，并且比较器156的输出基于VHL提供过电压指示符OVH。在所示出的实施例中，用滞后作用来实施比较器154和156。“或”门158的第一输入耦合到比较器154的输出，并且“或”门158的第二输入耦合到比较器156的输出。“或”门158的输出提供过电压指示符OV。所述OV被提供到MUX 114。

在操作中，系统100从其通道中的一个上接收来自输入源的模拟输入信号，并且控制电路150断言对应的开关控制信号以闭合对应的开关。以此方式，所接收的模拟信号被提供为电路节点130的MUXOUT。例如，如果接收到模拟输入信号AIN1，则断言SC1以闭合SW1，使得AIN1被提供为MUXOUT。当接收到下一个模拟输入信号(例如AIN2)时，SC1被否定以断开SW1，并且对应于下一个模拟输入信号(例如SW2)的开关闭合，使得下一个模拟输入信号(例如AIN2)被提供为MUXOUT。MUXOUT被提供为放大器140的AMPIN(在SS 132闭合的情况下)或经由由RS 134和CS 136形成的RC滤波器被提供为放大器140的AMPIN(在SS 132断开的情况下)。由放大器140和增益单元142形成的PGA缓冲并放大所接收的输入模拟信号并且将放大后的信号提供到ADC 144，所述ADC 144将放大后的信号转换成数字信号ADCOUT。

当MUX 114从一个输入源切换到另一个输入源时，不存在上拉电路152和下拉电路154，并且也不存在SS 132和RS 134(其中节点130连接到放大器140的非反相输入，使得MUXOUT直接被提供为AMPIN)，由于输入模拟信号中的电压电平的变化，在放大器140的非反相输入处的AMPIN上产生阶跃函数脉冲。放大器140的转换速率能力有限，并且无法在其输入处处理快速切换。反并联二极管138将放大器140的输入进行箝位以用于装置保护，使得确保所有装置在此转换条件期间在安全电压极限内操作，然而，当触发这些反并联二极管时，从输入源汲取大电流。这会干扰输入电压的电压电平，从而需要更长的时间以使PGA重新稳定。因此，系统100的各种元件帮助解决由MUX 114在输入源(并且因此为输入通道)之间切换引起的问题。

下面将结合图2-4的时序图更详细地描述系统100的操作，包括上拉电路152或下拉电路154以及SS 132和RS 134的操作。为了解决放大器140的转换速率限制，在第一方面，在MUX 114的先断后合时间期间使用上拉电路152或下拉电路154。对于放大器140的不对称转换速率，在先接后断时间期间，MUXOUT被上拉或下拉。在与负转换速率相比更快的正转换速率的情况下，在系统100中使用下拉电路154。在此情况下，上拉电路152不需要存在于系统100中。在与正转换速率相比更快的负转换速率的情况下，在系统100中使用上拉电路152(并且下拉电路154不需要存在于系统100中)。正转换速率对应于从较低电压电平到较高电压电平的斜升转换速率，并且负转换速率对应于从较高电压电平到较低电压电平的斜降转换速率。因此，上拉电路152和下拉电路154也可以被称为转换速率调整电路。

图2示出了根据第一方面的系统100中的信号，在先接后断时间期间发生上拉或下拉，其中当系统100中存在上拉电路152时，波形206对应于MUXOUT，并且当系统100中存在下拉电路154时，波形208对应于MUXOUT。如上文所提及，可以在设计时选择上拉电路152或下拉电路154中的一个以包括在系统100中，并且可以基于特定管芯组(例如晶片或批次)内放大器140的最坏情况的正转换速率和负转换速率来作出此决定。应注意，在此实施例中，SCSS被断言为使得SS 132始终接通(例如闭合)。

参考图2，在时间t1，SC1被断言以接通(例如闭合)MUX 114的SW1，以便将AIN1提供为MUXOUT。因此，如波形206和208所见，MUXOUT在闭合SW1后增加到AIN1的电压电平。在SS132接通并且因此处于其导通状态的情况下，MUXOUT直接被提供为PGA的AMPIN。基于AIN1产生ADCOUT。在MUX 114中从AIN1的输入源切换到AIN2的输入源之后，SC1首先在时间t2被否定，以便关断(例如断开)SW1。应注意，平行的中断线指示SW1可以在任何时间长度内接通(并且因此MUXOUT在相同的时间长度内保持在AIN1电平)。在时间t2关断SW1从先接后断时间202开始。先接后断时间202可以设置成预定持续时间并且由控制逻辑150控制。应注意，先接后断时间202通常短于MUX 114中的任何开关(例如，SW1)接通的持续时间。在先接后断时间202期间，MUXOUT被拉到VDD或VEE。在波形206的情况下，在时间t2，断言SCSD以便接通(例如闭合)SD 121，从而使得IDD 118能够将节点130处的MUXOUT上拉到VDD。在波形208的情况下，在时间t2，断言SCSE以便接通(例如闭合)SE 128，从而使得IEE 124能够将节点130处的MUXOUT下拉到VEE。

在先接后断时间之后，控制逻辑150在时间t3断言SC2，这样接通MUX 114的SW2以便现在将AIN2提供为MUXOUT。因此，在波形206中，MUXOUT从VDD下降到AIN2的电压电平，并且在波形208中，MAXOUT从VEE上升到AIN2的电压电平。由于在接通SW2之前上拉或下拉MUXOUT，因此放大器140能够以其最高转换速率操作。外部输入RC低通滤波器(对应于电阻器106和电容器108)还可被没定大小以松散地匹配放大器140的较慢转换边缘，以对有源输入通道(例如，用于AIN2的通道)处的信号的快速阶跃进行低通滤波。

在MUX 114中从AIN2的输入源切换到AIN3的输入源时，从时间t4开始，在关断SW2与接通SW3之间使用先接后断时间204。同样，平行的中断线指示SW2和SS 132可以在任何时间长度内保持接通(并且因此MUXOUT在相同的时间长度内保持在AIN2电平)。在先接后断时间204(可以是与先接后断时间202相同的预定持续时间)期间，MUXOUT再次上拉到VDD(如波形206中所示)或下拉到VEE(如波形208中所示)。在先接后断时间204之后，在时间t5，SW3接通，SS 132接通。

通过在由MUX 114进行的输入通道中的变化之间使用先接后断时间来上拉或下拉MUXOUT，系统100可以避免触发反并联二极管138。这防止了大型电流汲取以及由此引起的PGA的稳定时间增加。在每次MUX 114中的开关关断和MUX 114中的另一开关接通之间，会出现额外的先接后断时间，但持续时间小于触发反并联二极管138时所需的稳定时间的增加。因此，MUX 114中的输入通道中的开关之间的MUXOUT的上拉或下拉可产生较快切换而不损失ADCOUT中的精度。应注意，在存在上拉电路152或下拉电路154的一个实施例中，SS 132和RS 134可以不存在，使得节点130连接到放大器140的非反相输入。可在设计时间期间确定先接后断时间的持续时间，并且将其编程到控制电路150中，以便可相应地提供开关控制信号的定时。可替换的是，可以在系统100的操作期间由控制电路150确定和编程先接后断时间的持续时间。

图3示出根据第二方面的系统100中的信号，其中既不存在上拉电路152也不存在上拉电路154，但是节点130与放大器140的非反相输入之间存在SS 132和RS 134。在图3中，在使用MUX 144切换通道之间只有最小的先接后断时间。在时间t1，断言SC1以便接通SW1，但SS 132保持关断(断开)。因此，从时间t1开始，MUXOUT开始朝向AIN1上升。当SS 132关断的情况下，由RS和CS形成的RC滤波器形成低通滤波器，其中时间常量(对应于RS*CS)与放大器140的转换速率匹配(或成比例)。t1之后的较短持续时间，但当仍然选择SW1(即接通)时，SS 132闭合，以便通过短接RS来加速CS的充电。t1之后闭合SS 132的较短持续时间是基于t1时MUXOUT与AMPIN之间的电压差来确定。这可以是在系统100的设计时间期间确定并且由控制逻辑150控制的预定时间量。因此，如在图3所见，在时间t1，MUXOUT根据对应于RS*CS的时间常量上升到AIN1。

在MUX 114在时间t2进行下一次切换时，SW1关断并且SW2接通。当SW1关断时，SS132也关断。由于不存在MUXOUT的上拉或下拉，因此在时间t2，MUXOUT根据对应于RS*CS的时间常量从AIN1变换到AIN2。在从时间t2开始的预定较短持续时间之后(当仍然选择SW2时)，SS 132闭合以便快速地对CS充电。类似地，在时间t3，SW2和SS 132关断(断开)并且SW3接通。MUXOUT根据对应于RS*CS的时间常量从AIN2变换到AIN3，并且在从时间t3开始的预定短持续时间之后(当仍然选择SW3时)，SS 132再次闭合。通过在由MUX 114切换到下一输入通道之后的某个点使用SS 132以使RS 134短路，CS 136充电更快，从而与不使RS 134短路相比允许放大器140更快稳定。应注意，在MUX 114选择通道时，相应的开关(以及SS 132)可以在任何时间长度保持接通(并且因此MUXOUT在相同时间长度保持在输入电平)。

图4示出系统100中的信号，所述系统100将根据第一方面在先接后断时间期间使用上拉或下拉电路与根据第二方面在接通MUX 114内的开关后不久使用SS 132短接RS 134相结合，以实现两方面的优点。这可能会在不牺牲ADC精度的情况下，进一步提高切换速度。在图4中，当系统100中存在上拉电路152时，波形404对应于MUXOUT，并且当系统100中存在下拉电路154时，波形206对应于MUXOUT。

参考图4，在时间t1，SC1被断言以接通(例如闭合)MUX 114的SW1，以便将AIN1提供为MUXOUT。然而，在时间t1，SS 132保持关断。因此，如波形404和406所见，在时间t1闭合SW1后，MUXOUT根据对应于RS*RC的时间常量开始变换到AIN1的电压电平(因为RS134未短路)。在时间t2，在t1之后的预定较短时间量但当SW1仍然接通时，SS 132接通(例如闭合)，从而允许MUXOUT不再根据时间常量而快速完成向AIN1的变换(因为RS 134短路)。如图3所示，可以基于t1时MUXOUT与AMPIN之间的电压差来确定在t1之后闭合SS 132的预定较短时间量。应注意，如图2所示，平行的中断线指示SW1和SS 132可以在任何时间长度内接通(并且因此MUXOUT在相同的时间长度内保持在AIN1电平)。

在MUX 114中从AIN1的输入源切换到AIN2的输入源时，SC2首先在时间t3被否定，以便关断(例如断开)SW1。还在时间t3关断SS 132。在时间t3关断SW1从先接后断时间402开始。如同先接后断时间202，先接后断时间402可以设置成预定持续时间并且由控制逻辑150控制。在先接后断时间402期间，MUXOUT被拉到VDD或VEE。在波形404的情况下，在时间t3，SD121接通(闭合)，从而使得IDD 118能够将节点130处的MUXOUT上拉到VDD。MUXOUT增加到VDD，其中dV/dt的斜率由IDD/CS确定。在波形406的情况下，在时间t3，SE 128接通(闭合)，从而使得IEE 124能够将节点130处的MUXOUT下拉到VEE。MUXOUT减小到VEE，其中斜率dV/dt由IEE/CS确定。

在先接后断时间之后，在时间t4，接通MUX 114的SW2以便现在将AIN2提供为MUXOUT。然而，在时间t4，SS 132保持关断。因此，如波形404和406所见，在时间t4闭合SW2后，MUXOUT根据对应于RS*RC的时间常量开始变换到AIN2的电压电平(因为RS 134未短路)。在时间t5，在t4之后的预定较短时间量但当SW2仍然接通时，SS 132接通(例如闭合)，从而允许MUXOUT不再根据时间常量而快速完成向AIN2的变换(因为RS 134短路)。应注意，同样，平行的中断线指示SW2和SS 132可以在任何时间长度内接通(并且因此MUXOUT在相同的时间长度内保持在AIN2电平)。

在MUX 114中从AIN2的输入源切换到AIN3的输入源时，从时间t6开始，在关断SW2与接通SW3之间使用先接后断时间。在此先接后断时间期间，MUXOUT再次上拉到VDD(如波形206所示)或下拉到VEE(如波形208所示)。在先接后断时间之后，在时间t7，SW3接通，然后在时间t8接通SS 132。以此方式，可以从上拉到VDD或下拉到VEE以及RS 134与SS 132的选择性短路中获得益处。

返回参考图1，为了防止电涌事件(与ESD事件相比，电涌事件相对较慢并且持续时间较长)，ESD箝位二极管112将电涌电流分流到VDD和VEE，并且二极管102和104分别对VDD和VEE进行箝位。可通过使用较大ESD装置对二极管进行箝位来改进电涌容限，但这使得电路大小增加。因此，为了进一步提高电涌容限水平，过电压保护电路148包括在电涌或故障事件期间触发的快速作用比较器，并且作为响应，断开连接到引脚110的MUX 114的所有MUX开关。例如，如果节点130处的电压低于VTL，则断言OVL，并且如果节点130处的电压高于VTH，则断言OVH。如果触发任一比较器(即，如果断言OVL或OVH)，则断言OV，对应于“或”门158的输出。如果OV被断言，则关断(断开)MUX 114内的所有开关(SW1-SW4)。以此方式，IC内的所有核心电路(例如耦合到ADC 144)通过隔离来保护。这类似于具有专用电路断路器，其中，如果节点130接近或超过VDD或VEE，则MUX 114内的开关作为断路器操作。因此，在一个实施例中，VTH被设置成稍微低于VDD，并且VTL被设置成稍微高于VEE。当所有开关响应于OV的断言而断开以隔离IC内的电路时，二极管112、102和104继续操作以处理电涌或ESD事件另外，应注意，过电压保护电路148在通道切换期间被禁用(例如，当上拉电路118/下拉电路154上拉/下拉MUXOUT时)。以此方式，过电压保护电路148处于活动模式，而MUX 114连接到活动输入通道。

图5和7各自示出根据第一方面的系统100的一部分，其将MUX 114中的开关(SW1-SW4)实施为N型金属氧化物半导体(NMOS)晶体管(图5)或P型金属氧化物半导体(PMOS)晶体管(图7)。通过使用NMOS或PMOS晶体管作为MUX 114中的开关，可以进一步控制MUXOUT的转换速率以与放大器140的正转换速率(使用NMOS晶体管)或放大器140的负转换速率(使用PMOS晶体管)匹配。在图5和7的例子中，SS 132和RS 134的操作可以如上参考第一方面所描述(例如，使用图2和4的时序图)。可替换的是，SS 132和RS 134可能不存在，其中节点130耦合到放大器140的非反相输入，使得MUXOUT直接被提供为AMPIN。图6示出与使用图5的MUX114的NMOS实施方案的系统100的实施例中使用的几个信号相对应的时序图，并且图8示出与使用图7的MUX 114的PMOS实施方案的系统100的实施例中使用的几个信号相对应的时序图。在图6和8的两个时序图中，假设SS 132和RS 134存在于系统100中。

参考图5，图5示出系统100的一部分，所述一部分使用MUX 114a实施MUX 114，并且包括下拉电路154(而不是上拉电路152)。MUX 114a使用NMOS晶体管用于切换SW1-SW4。如图5所示，MUX 114a包括具有转换速率控制电路的MUX 115，并且SW1-SW4中的每一个都使用NMOS晶体管来实施。AIN1-AIN4的每个输入信号经由MUX 114a的电阻器接收到SW1-SW4的相应开关的第一电流电极。SW1-SW4的第二电流电极都连接到电路节点130并且提供MUXOUT。具有转换速率控制电路的MUX 115接收SC1-SC4，并且向SW1-SW4的控制电极提供转换控制电压SLC[4∶1]。每个开关的控制电极接收相应的SLC电压(例如，SW1接收SLC1，SW2接收SLC2，SW3接收SLC3，SW4接收SLC4)。将参考图6的时序图描述操作。

在图6中，AIN1被提供为MUX 114a的输入信号，因此，SC1可被断言以指示应接通(闭合)SW1。具有转换速率控制电路的MUX 115向SW1的控制电极提供电压作为SLC1，以接通SW1。因此，如图6的第二波形所见，SLC1从VEE增加到AIN1的电压电平+SW1的NMOS栅极到源极电压(VGSN)。SLC1的电压值控制SLC1的斜升(608)，并且由具有转换速率控制电路的MUX115设置，使得斜升与放大器140的正转换速率匹配。结果，MUXOUT从VEE斜升(602)到AIN1的电压电平受到栅极电压电平SLC1的限制。应注意，当SW1被控制以提供AIN1作为MUXOUT时，SS 132闭合，从而使RS 134短路。

当通道切换到AIN2时，SLC1被否定(例如，没置为0V以关断SW1)。SE 128闭合，以便启用下拉电路154，所述下拉电路154将MUXOUT下拉到VEE。当SLC1被否定时，SS 132也被否定。因此，MUXOUT的斜降(604)由IEE 124和RS 134控制。在先接后断时间期间(SE 128闭合的情况下)，MUXOUT保持在VEE。随后，SC2被断言以指示SW2现在应接通(闭合)，并且具有转换速率控制电路的MUX 115提供电压作为SLC2。如图6所示，SLC2从VEE增加到AIN2的电压电平+SW2的VGSN。如前所述，SLC2的值控制SLC2的斜升(610)，并且由具有转换速率控制电路的MUX 115设置，使得斜升与放大器140的正转换速率匹配。因此，MUXOUT从VEE到AIN2的电压电平的斜升(606)受到栅极电压电平SLC2的限制。还应注意，在此实施例中，SLC1和SLC2处于VEE以使相应的开关关断，并且上升沿602和606分别遵循SLC1和SLC2的上升沿608和610的斜率。

图7以非常相似的方式操作，然而，图7的系统100使用上拉电路152而不是下拉电路154，并且使用MUX 114b实施MUX 114，其中PMOS晶体管而不是NMOS晶体管用于开关SW1-SW4。在图7中，SLC电压被设置成使得SLC的向下斜坡(例如808、810)被控制以与放大器140的负转换速率匹配。例如，具有转换速率控制电路的MUX 115向SW1的控制电极提供电压SLC1以接通SW1，并且如图8所示，SLC1(从VDD)减小到AIN1的电压电平-SW1的PMOS栅极到源极电压(VGSP)。SLC1被控制以使得此斜降(808)与放大器140的负转换速率匹配。因此，MUXOUT从VDD到AIN1的电压电平的斜降(802)受到栅极电压电平SLC2的限制。应注意，如图6所示，当SW1被控制以提供AIN1作为MUXOUT时，SS 132闭合，从而使RS 134短路。

当从AIN1切换到AIN2时，在关断SW1后的先接后断时间期间，SD 121接通以将MUXOUT拉到VDD。在先接后断时间期间，到VDD的斜升(例如804)由IDD 118或RS 134控制。在先接后断时间之后，提供栅极电压SLC2以便接通SW2。如图8所示，SLC2从VDD减小到AIN2的电压电平-SW2的VGSP。如前所述，SLC2的值控制SLC2的斜降(810)，并且由具有转换速率控制电路的MUX 115设置，使得斜降与放大器140的负转换速率匹配。因此，MUXOUT从VDD到AIN2的电压电平的斜降(806)受到栅极电压电平SLC2的限制。还应注意，在此实施例中，SLC1和SLC2处于VDD以使对应的开关关断，并且下降沿802和下降沿806分别遵循SLC1和SLC2的下降沿808和810的斜率。

因此，现在可了解改进的输入MUX系统能够如何提供高速切换，而不管PGA的转换速率限制，并且不会不利地影响转换后的数字信号的所得精度。在一个实施例中，通过输入MUX在选定输入通道的变化之间插入先接后断时间，以便在取消选择当前输入通道之后并且在选择下一个输入通道之前上拉或下拉输入MUX的输出。这可允许改进输入MUX系统的PGA和ADC的稳定时间。在另一实施例中，在输入MUX的输出与PGA的输入之间添加与电阻器并联的开关，使得在输入MUX选择新输入通道之后不久(并且在取消选择新输入通道之前)，开关可绕过电阻器，以便对耦合在PGA的输入处的电容器快速充电。这还可以实现改进的稳定时间。此外，如上文所论述，这两个实施例可以在输入MUX系统内一起使用。

本文中在参考使信号、状态位或类似设备呈现为其逻辑真或逻辑假状态时分别使用术语“断言”或“设定”和“否定”(或“取消断言”或“清除”)。如果逻辑真状态是逻辑电平一，则逻辑假状态是逻辑电平零。并且如果逻辑真状态是逻辑电平零，则逻辑假状态是逻辑电平一。

本文中所描述的每个信号可以设计为正逻辑或负逻辑，其中负逻辑可以用信号名称上的横线或名称后的asterix(*)表示。在负逻辑信号的情况下，信号为低电平有效，其中逻辑真状态对应于逻辑电平零。在正逻辑信号的情况下，信号为高电平有效，其中逻辑真状态对应于逻辑电平一。应注意，本文中所描述的任何信号均可以设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，且描述为负逻辑信号的那些信号可以实施为正逻辑信号。

本文中括号用于指示总线的导体或值的位位置。举例来说，“总线60[7：0]”或“总线60的导体[7：0]”指示总线60的八个低阶导体，并且“地址位[7：0]”或“地址[7：0]”指示地址值的八个低阶位。数字之前的符号“$”指示所述数字以其十六进制或十六进位制形式表示。数字之前的符号“％”指示所述数字以其二进制或二进位制形式表示。

由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路组成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比上文所说明的认为必要的任何更大程度阐述电路细节。

尽管已经相对于特定导电类型或电位的极性描述了本发明，但本领域的技术人员应了解到，可颠倒导电类型或电位的极性。

还例如，在一个实施例中，所示出的系统100的元件，除输入RC滤波器以外，是位于单个集成电路上或同一装置内的电路系统。可替换的是，系统100可以包括任何数目的单独集成电路或彼此互连的单独装置。

此外，本领域的技术人员将认识到，上述操作的功能性之间的边界仅为说明性的。多个操作的功能性可以组合成单一操作，和/或单一操作的功能性可以分布在另外的操作中。此外，替代实施例可以包括特定操作的多个实例，并且操作的次序可以在各种其它实施例中进行更改。

虽然本文中参考具体实施例描述了本发明，但是可以在不脱离如所附权利要求书中所阐述的本发明的范围的情况下进行各种修改和改变。例如，上拉电路和下拉电路可以使用不同的电路拓扑图来实施，并且开关可以以各种不同的方式来实施。此外，可以使用任意数目的电路元件或不同于所示电路元件的电路元件以不同方式实施比较器和逻辑门。因此，应在说明性而非限制性意义上看待本说明书和图式，并且预期所有此类修改都包括在本发明的范围内。并不意图将本文中关于具体实施例所描述的任何益处、优点或问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元件。

如本文所使用，术语“耦合”并不旨在限于直接耦合或机械耦合。

另外，如本文所使用，术语“一(a)”或“一个(an)”被限定为一个或多于一个。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一(a)”或“一个(an)”引入的另一权利要求要素将含有此类引入的权利要求要素的任何特定权利要求限于仅含有一个此类要素的发明，甚至是在同一权利要求包括介绍性短语“一个或多个”或“至少一个”和例如“一(a)”或“一个(an)”等不定冠词时。这同样适用于定冠词的使用。

除非另外说明，否则例如“第一”和“第二”的术语用于任意地区分此类术语所描述的元件。因此，这些术语未必意图指示此些元件的时间上的优先级或其它优先级。