源漏限制外延的方法，器件制备方法、器件、设备

技术领域

本发明涉及GAAFET器件制作工艺领域，尤其涉及一种源漏限制外延的方法，器件制备方法、器件、设备。

背景技术

先进节点的环栅器件高度都比较高，已提供最大的有效面积。使用 SiGe S/D外延技术对沟道施加应力已经对器件性能不可或缺。

钻石结构的SiGe源漏对不同堆叠层次的纳米线或纳米薄片沟道应力施加不均匀，且难以调控均匀。

环栅器件中，通过增加堆叠纳米线或纳米薄片数量来提升器件电流，鳍结构(Fin)的高度随着堆叠纳米线或纳米薄片的数量的增加而增加。

随着Fin高度的增加，外延SiGe体积增加，单Fin之间的SiGe源漏依然有可能交叠在一起，交叠位置容易产生位错，造成SiGe源漏应力弛豫，特别是无法实现源漏环绕式接触(Wrap Around Contact,WAC)，接触电阻难以满足要求。

另外，由于Fin高度的大幅增加，SiGe源漏外延的厚度也随着大幅增加，若将该厚度的SiGe源漏保持在达到应力释放的外延临界厚度内，则需要降低外延SiGe的Ge组分，便不能满足提供沟道所需应力；若在这一 SiGe厚度下提高Ge组分，或造成SiGe源漏与Si纳米线或薄片以及Si 衬底之间产生失配位错，从而造成应力弛豫。相应的寄生电容增加。

因此，如何控制源漏厚度在应力释放的临界厚度内，从而减少源漏厚度过大引起的失配错位，以实现减少因失配错位导致的应力弛豫现象，以及消除源漏厚度过大，从而源漏与栅极的接触面积过大导致的寄生电容的增加；通过控制源漏厚度，进一步解决随着源漏厚度的增加而产生的源漏交叠层错现象，以减少因此而导致的应力弛豫的现象，以及实现环绕式接触；这些技术问题已经成为业界亟需解决的技术问题。

发明内容

本发明提供一种源漏限制外延的方法、器件制备方法、以及相应的器件、设备，以解决GAA器件相邻Fin之间的源/漏层厚度不受限制的问题。

根据本发明的第一方面，提供了一种环栅器件上源漏可控限制外延的方法，包括：

提供一衬底；

在所述衬底上形成沿第一方向排列的若干鳍结构，以及位于相邻鳍结构之间的浅槽隔离结构；

在所述若干鳍结构上形成沿第二方向排列的若干假栅结构，且每个假栅结构横跨所述若干鳍结构中的每个鳍结构；

刻蚀所述鳍结构形成若干源/漏空腔；

在相邻鳍结构之间形成沿所述第一方向排列的第一隔离层，以隔离相邻鳍结构之间的源/漏空腔；

在所述源/漏空腔中外延源/漏层；

去除所述第一隔离层；

其中，所述第一方向与所述第二方向相互垂直。

可选的，所述第一隔离层的厚度适配于所述源/漏层的厚度。

可选的，所述第一隔离层的高度不低于所述鳍结构。

可选的，所述第一隔离层的材料为SiO2。

可选的，所述在相邻鳍结构之间形成沿所述第一方向排列的第一隔离层具体包括：

在所述若干源/漏空腔中沉积隔离层；

对所述隔离层进行CMP处理；

对所述CMP处理后的隔离层进行光刻及刻蚀，仅保留相邻鳍结构之间的隔离层，形成所述第一隔离层。

可选的，所述源/漏层的材料为SiGe。

可选的，刻蚀掉所述第一隔离层之后，还包括：

在所述源/漏层和所述浅槽隔离结构上形成层间介质层。

根据本发明的第二方面，提供了一种半导体器件的制备方法，包括：根据本发明的第一方面任一项所述的环栅器件上源漏可控限制外延的方法。

根据本发明的第三方面，提供了一种半导体器件，利用本发明的第二方面所述的半导体器件的制备方法制备而成。

根据本发明的第四方面，提供了一种电子设备，包括本发明的第三方面所述的半导体器件。

本发明提供的一种环栅器件上源漏可控限制外延的方法，在所述源/漏空腔中外延源/漏层之前，在相邻鳍结构之间形成沿所述第一方向排列的第一隔离层，以隔离相邻鳍结构之间的源/漏空腔；从而在第一隔离层的限制下，使得源/漏层厚度可控，使得所述源/漏层的厚度可以限制在应力释放的临界厚度内，从而减少源/漏层厚度过大引起的失配错位，以实现减少因失配错位导致的应力弛豫现象；当然地，通过对所述源/漏层厚度的限制，可以限制源/漏层于栅极之间的的接触面的面积，从而限制寄生电容。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例中一种环栅器件上源漏可控限制外延的方法的流程示意图；

图2(a)-图2(c)是本发明一实施例中刻蚀不同阶段的环栅器件结构示意图一；

图3(a)-图3(c)是本发明一实施例中刻蚀不同阶段的环栅器件结构示意图二；

图4(a)-图4(c)是本发明一实施例中刻蚀不同阶段的环栅器件结构示意图三；

图5(a)-图5(c)是本发明一实施例中刻蚀不同阶段的环栅器件结构示意图四；

图6(a)-图6(c)是本发明一实施例中刻蚀不同阶段的环栅器件结构示意图五；

附图标记说明：

101-牺牲层

102-沟道层

103-假栅间隔层

104-假栅结构；

105-衬底；

106-第一隔离层；

107-源/漏层；

108-器件接触结构。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

先进节点的环栅器件高度都比较高，以提供最大的有效面积。相比 FinFET使用多Fin结构来提升器件电流，在GAAFET器件中更有可能使用单 Fin结构，通过增加堆叠纳米线或纳米薄片数量或者宽度来提升器件电流，故能够在不降低性能的前提下适当放宽鳍结构间距(Fin pitch)的限制，而 GAAFET器件中，使用SiGe S/D外延技术对沟道施加应力已经对器件性能不可或缺。

但是，在源/漏区进行SiGe S/D外延产生SiGe源/漏过程中，存在以下技术问题：

环栅器件中，Fin的高度随着堆叠纳米线或纳米薄片的数量而增加，而且，单Fin结构下，对Fin与Fin之间的间距要求较为宽松。随着Fin高度的大幅增加，SiGeS/D外延产生的SiGe源/漏的厚度也随着大幅增加，SiGe源/漏厚度愈大应力过大，会产生应力驰豫，所以SiGe源/漏应保持在达到应力释放的外延临界厚度内；其中的SiGe源漏外延的厚度：是指沿假栅跨跃方向的厚度；

同时SiGe源/漏厚度较大，则栅极与SiGe源/漏之间的重叠面积越大，相应的寄生电容也会增加；

现有技术中，通过SiGe S/D外延过程中，调节SiGe源/漏的Ge组分可以控制SiGe源/漏的厚度，但SiGe S/D外延中的Ge组分含量调控不易把握。若将该厚度的SiGe源/漏保持在达到应力释放的外延临界厚度内而保证应力释放的厚度，则需要降低外延SiGe的Ge组分，外延SiGe的Ge组分过低应力不足，便可能不能满足提供沟道所需应力；此时提高Ge组分，厚度过厚或造成SiGe源/漏与Si纳米线或薄片以及Si衬底之间产生失配位错，从而造成应力弛豫；失配错位是指：

正常的SiGe晶格大于Si的晶格，在外延过程中SiGe薄膜会改变自己的晶格大小来适配Si衬底的晶格常数，从而产生压应变。但是当SiGe超过临界厚度时，薄膜中会产生失配位错从而造成应力弛豫。。

另外，随着Fin高度的增加，外延SiGe体积增加，单Fin之间的SiGe 源漏依然有可能交叠在一起，交叠位置容易产生交叠层错，造成SiGe源漏应力弛豫，而且，理想情况下，在后续在刻蚀阻挡层上做图形化光刻，在所需要进行形成接触的区域打开窗口，并填充金属材料而形成接触，此时不仅仅能够在SiGe源/漏顶部形成接触，其侧面与底面也同样可以被金属包裹，形成环绕式接触，降低接触电阻；而当单Fin之间的SiGe源/漏依然有可能交叠在一起时，无法实现源漏环绕式接触(WAC)，接触电阻难以满足要求。

因而现有技术手段不能很好的控制SiGe源/漏的厚度，从而也未能解决上述交叠层错问题。

其次，钻石结构的SiGe源/漏在纵向上的宽度不均匀，因而，SiGe源/漏对不同堆叠层次的纳米线或纳米薄片沟道应力施加不均匀，且难以调控均匀。现有技术手段同样也未能解决本技术问题。

针对上述技术难题，本发明创造性的提出了以下解决方案：在源漏刻蚀后形成的源漏空腔内设置间隔排列的Confinement(限制)隔离结构，并设置为将SiGe源/漏沿其厚度方向隔离。

由于Confinement隔离结构的限制，使得SiGe源/漏在纵向上的宽度分布均匀，从而实现对不同堆叠沟道的应力施加均匀；且此时通过调控SiGe源漏中Ge组分分布，更容易调控对不同堆叠沟道的应力施加效果。

另外，通过控制SiO2 Confinement的宽度Wconfinement，可以有效控制 SiGe源/漏的体积，避免无效应力甚至由于超过临界厚度造成的应力弛豫，同时有效控制寄生电容和电阻的增加，也解决了交叠层错的问题。

由于Confinement隔离结构的限制，SiGe源漏在纵向上的宽度分布均匀，对不同堆叠沟道的应力施加更加均匀。

因此本发明提出的技术方案可以有效解决利用现有手段中不能解决的问题。

下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

请参考图1-图6(c)，其中，图2-图6中的图(a)分别为步骤S14、S15、 S16、S17和形成器件接触结构之后形成的当前器件的俯视图(其中只示出了鳍结构和栅极结构的俯视图)，图(b)为当前器件沿图(a)中虚线②方向形成的横切面示意图，图(c)为当前器件沿图(a)中虚线①方向形成的横切面示意图。

以图2为例将上述内容进行具体说明，其中图2(a)为步骤S14之后形成的当前器件的俯视图(其中只示出了鳍结构和栅极结构的俯视图)，图2(b) 为当前器件沿图2(a)中虚线②方向形成的横切面示意图，图2(c)为当前器件沿图2(a)虚线①方向形成的横切面示意图。

根据本发明的一实施例，提供了一种环栅器件上源漏可控限制外延的方法，包括：

S11：提供一衬底105；

S12：在所述衬底上形成沿第一方向排列的若干鳍结构，以及位于相邻鳍结构之间的浅槽隔离结构，所述第一方向见图2(a)中箭头所指示的方向；

所述若干鳍结构的形成过程为：在所述衬底上生长间隔排列的牺牲层101 和沟道层102，刻蚀衬底以及衬底上的牺牲层和沟道层，形成若干鳍结构，刻蚀后所述若干鳍结构之间形成空腔；

其中浅沟槽隔离结构的具体形成过程为：在上述若干鳍结构之间的空腔中填充隔离材料形成隔离层；

S13：在所述若干鳍结构上形成沿第二方向排列的若干假栅结构104，且每个假栅结构横跨所述若干鳍结构中的每个鳍结构，所述第二方向为图2(a) 中所示的箭头方向在所述衬底平面上的垂直方向；

从而所述假栅结构覆盖每个鳍结构的一对侧壁和部分顶端，上述侧壁为所述第一方向上的一对侧壁；

所述假栅结构的形成过程具体为：在执行步骤S12之后所形成的器件表面沉淀假栅材料，对假栅材料顶端进行CMP抛光，使得所述假栅材料达到指定高度，刻蚀假栅材料形成所述假栅结构；

执行步骤S13：在所述若干鳍结构上形成沿第二方向排列的若干假栅结构之后还包括：在每个假栅结构两侧覆盖假栅间隔层103，从而使得所述假栅结构同源漏区隔离，前述假栅结构的两侧指的是假栅结构的沿所述第二方向的两侧壁；

S14：刻蚀所述鳍结构形成若干源/漏空腔，如图2所示，

刻蚀沿第二方向延伸出所述假栅结构和所述假栅结构两侧的间隔层的鳍结构，形成源漏空腔；前述源漏空腔指的是：在执行完毕步骤S14之后，在所述假栅结构之间空隙形成的空腔；

在刻蚀所述鳍结构形成若干源/漏空腔之后还包括：

在所述沟道层之间形成内间隔层；具体的，在沟道层的侧壁填充隔离材料，形成内间隔层，由于内间隔层形成于沟道层侧壁和假栅结构之间，从而隔离沟道层和所述假栅结构；

S15：在相邻鳍结构之间形成沿所述第一方向排列的第一隔离层106，以隔离相邻鳍结构之间的源/漏空腔，如图3所示，如图3(a)中双箭头所指示厚度为所述第一隔离层的厚度；

其中，所述第一隔离层形成于源漏空腔内；

S16：在所述源/漏空腔中外延源/漏层107，如图4所示；

由于所述第一隔离层的限制，因而所述源/漏层的厚度受限制，使得所述源/漏层的厚度可以限制在应力释放的临界厚度内，从而减少源/漏层厚度过大引起的失配错位，以实现减少因失配错位导致的应力弛豫现象；当然地，通过对所述源/漏层厚度的限制，可以限制源/漏层于栅极之间的接触面的面积大小，从而控制寄生电容。

S17:去除所述第一隔离层；从而解除外延源/漏层之间的隔离，如图5所示；

其中，所述第一方向与所述第二方向相互垂直。

一种实施例中，所述第一隔离层的厚度适配于所述源/漏层的厚度。

所述适配于是指：由于外延源/漏层的体积受到所述第一隔离层的宽度Wconfinement的控制，因而通过调节所述第一隔离层的宽度来控制外延源/ 漏层的体积，使得所述外延源/漏层的沿所述第一方向上的厚度，被控制在达到应力释放的外延临界厚度内，避免无效应力、应力弛豫，此外，通过控制源/漏层的厚度，进一步解决随着源/漏层的厚度的增加而产生的源/漏层交叠层错现象，以减少因此而导致的应力弛豫的现象。

一种实施例中，所述第一隔离层的高度不低于所述鳍结构的高度；

所述第一隔离层的高度不限制于与所述鳍结构的高度相同，只要满足有效隔离外延源/漏层并达到相应的技术效果即可。

一种实施例中，所述第一隔离层的材料为SiO2；

其他实施方式中，形成所述第一隔离层的材料可以是其他能达到类似隔离效果的隔离材料。

一种实施例中，所述在相邻鳍结构之间形成沿所述第一方向排列的第一隔离层具体包括：

在所述若干源/漏空腔中沉积隔离层；

对所述隔离层进行CMP处理；所述CMP处理是一种抛光处理工艺，使得所述若干源/漏空腔中的隔离层符合指定高度；

对所述CMP处理后的隔离层进行光刻及刻蚀，仅保留相邻鳍结构之间的隔离层，形成所述第一隔离层；

对所述CMP处理后的隔离层进行光刻及刻蚀的具体步骤为：在所述CMP 处理之后的器件表面覆盖光刻胶，图形化此光刻胶，使得光刻胶覆盖目标隔离层，所述目标隔离层即为所述第一隔离层，以图形化后的光刻胶为掩膜刻蚀隔离层得到所述第一隔离层。

另一种实施方式中，可以先对隔离层进行光刻及刻蚀，仅保留相邻鳍结构之间的隔离层，然后对所述隔离层进行CMP处理，形成所述第一隔离层；

一种实施例中，所述源/漏层的材料为SiGe。

由于在外延所述源/漏层之前加入了所述第一隔离层，使得所述源/漏层的纵向厚度一致，从而所述源/漏层对沟道层施加的应力均匀，且当通过调控 SiGe中Ge的含量来调节所述源/漏层厚度时，相比于钻石结构的源/漏层而言，更容易实现。

一种实施例中，刻蚀掉所述第一隔离层之后，还包括以下步骤：

1)在所述源/漏层和所述浅槽隔离结构上形成层间介质层。

所述层间介质层形成于若干源/漏空腔中，由于在生成所述外延源/漏层之前加入了步骤S15，使得所述层间介质层覆盖于所述每个所述源/漏层顶部和侧壁；

在所述源/漏层和所述浅槽隔离结构上沉淀层间介质层之前还包括：在所述源/漏层和所述浅槽隔离结构上沉淀介质材料，采用CMP的方式将所述介质材料刻蚀到特定高度，刻蚀所述介质材料形成所述层间介质层。

2)去除假栅结构。

一种实施方式中，所述假栅结构是由多晶硅材料制成的。

3)选择性刻蚀所述牺牲层，从而释放Si沟道层。

假栅结构去除后以及所述牺牲层释放后形成假栅空腔。

一种实施方式中，构成所述牺牲层的材料是SiGe；

一种实施方式中，所述选择性刻蚀的方法是干法刻蚀；

其他实施方式中，也可以采用其他方法选择性刻蚀所述牺牲层。

4)在所述假栅空腔内填充金属栅材料。

在所述假栅空腔内填充金属栅材料之前还包括：在所述假栅空腔中填充高介电常数材料；所述金属栅材料覆盖所述高介电常数材料；所述高介电常数材料与金属栅(Metalgate,MG)完成对沟道层的全包裹；

一种实施方式中，所述高介电常数材料(High-k,HK)即高K材料；所述金属栅材料为现有技术中应用广泛的材料。

对上述金属栅材料和所述高介电常数材料进行CMP处理，从而去除所述层间电介质层顶部的金属栅材料和所述高介电常数材料。

在上述步骤形成的结构外表面沉淀刻蚀阻挡层(Nitride)，以所述刻蚀阻挡层为掩膜，刻蚀所述源/漏层顶端和侧壁的层间电介质层，形成接触孔，在接触孔中沉淀金属材料形成器件接触结构108，如图6所示。

后续可以在其上做图形化光刻，在所需要进行形成接触的区域打开窗口，并填充金属材料，如W，TiN等从而形成接触结构，此时不仅仅能够在源漏顶部形成接触，其侧面与底面也同样可以被金属材料包裹，接触结构将的源/ 漏层完全包裹，形成环绕式接触，降低接触电阻。

通过限制源/漏层的厚度，进一步解决了随着源/漏层的厚度的增加而产生的源/漏层交叠层错现象，进而实现环绕式接触。

根据本发明一实施例，还提供了一种半导体器件的制备方法，包括：

根据本发明前述实施例任一项所述的环栅器件上源漏可控限制外延的方法。

根据本发明一实施例，还提供了一种半导体器件，利用本发明的一种半导体器件的制备方法制备而成。

根据本发明一实施例，还提供了一种电子设备，包括本发明的一种半导体器件。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。