半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。

为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上，所述栅极结构包括栅介质层、以及覆盖所述栅介质层的栅电极层；源漏掺杂层，位于所述栅极结构两侧的基底中；侧墙，覆盖所述栅极结构的侧壁；刻蚀停止层，位于所述侧墙的侧壁；保护层，位于所述栅极结构、侧墙和刻蚀停止层的顶部；层间介质层，位于所述栅极结构侧部的基底上并覆盖源漏掺杂层，所述层间介质层还覆盖所述保护层的顶部；源漏插塞，贯穿位于源漏掺杂层顶部的所述层间介质层，所述源漏插塞的底部和所述源漏掺杂层的顶部电连接；栅极插塞，贯穿所述栅极结构顶部的所述层间介质层和保护层，所述栅极插塞的底部与所述栅极结构的顶部电连接。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂层，所述栅极结构的侧壁形成有侧墙，所述侧墙的侧壁形成有刻蚀停止层，所述栅极结构露出的所述基底上形成有第一层间介质层，所述第一层间介质层覆盖所述刻蚀停止层的侧壁；在所述栅极结构、侧墙和刻蚀停止层的顶部形成第一保护层；形成所述第一保护层后，形成覆盖在所述第一层间介质层和第一保护层顶部的第二层间介质层；形成所述第二层间介质层之后，在所述源漏掺杂层的顶部形成贯穿所述第二层间介质层和第一层间介质层的第一开口；在所述第一开口中形成源漏插塞。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供一种半导体结构的形成方法，在栅极结构、侧墙和刻蚀停止层的顶部形成第一保护层，由于所述第一保护层能够对所述侧墙和刻蚀停止层的顶部起到保护作用，在源漏掺杂层的顶部形成贯穿所述第二层间介质层和第一层间介质层的第一开口的过程中，相关刻蚀工艺对所述刻蚀停止层的顶部造成损伤的概率下降，有利于确保刻蚀停止层的完整性，相应的，有利于确保所述刻蚀停止层对侧墙的覆盖能力，在所述刻蚀停止层和保护层的共同保护下，使得所述侧墙因被暴露而受到损伤的风险也下降，从而提高了半导体结构的性能。

附图说明

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；

图4是本发明半导体结构一实施例的结构示意图；

图5至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底，所述基底包括衬底10以及凸立于所述衬底10上的鳍部12，所述基底上形成有栅极结构19，所述栅极结构19两侧的基底中形成有源漏掺杂层18，所述栅极结构19的顶部形成有栅极盖帽层17，所述栅极结构19和栅极盖帽层17的侧壁形成有侧墙16，所述侧墙16的侧壁形成有刻蚀停止层15，所述刻蚀停止层15覆盖所述栅极结构19和栅极盖帽层17露出的侧墙16表面，所述栅极结构19露出的所述基底上形成有第一层间介质层13，所述第一层间介质层13覆盖所述刻蚀停止层15的侧壁，且所述第一层间介质层13的顶部与所述刻蚀停止层15的顶部相齐平。

参考图2，在所述第一层间介质层13、刻蚀停止层15、侧墙16和栅极盖帽层17的顶部形成第二层间介质层20。

参考图3，在所述源漏掺杂层18的顶部形成贯穿所述第一层间介质层13和第二层间介质层20的开口26，所述开口26露出所述刻蚀停止层15的顶部和侧壁。

经研究发现，在所述源漏掺杂层18的顶部形成贯穿所述第一层间介质层13和第二层间介质层20的开口26的过程中，在形成开口26的过程中，受到对准偏差(overlay shift)或开口26的尺寸偏差的影响，容易出现所述开口26露出所述刻蚀停止层15的顶部的情况，从而导致形成所述开口26采用的刻蚀工艺对所述开口26露出的所述刻蚀停止层15的顶部容易造成损伤(如图3中虚线圈中所示)，使得所述刻蚀停止层15的形貌完整性受到破坏，相应的，所述刻蚀停止层15对所述侧墙16的覆盖能力下降，容易导致所述侧墙16被暴露的概率大大提高，从而使得所述侧墙16因被暴露而受到损伤的风险提高，进而降低了半导体结构的性能。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂层，所述栅极结构的侧壁形成有侧墙，所述侧墙的侧壁形成有刻蚀停止层，所述栅极结构露出的所述基底上形成有第一层间介质层，所述第一层间介质层覆盖所述刻蚀停止层的侧壁；在所述栅极结构、侧墙和刻蚀停止层的顶部形成第一保护层；形成所述第一保护层后，形成覆盖在所述第一层间介质层和第一保护层顶部的第二层间介质层；形成所述第二层间介质层之后，在所述源漏掺杂层的顶部形成贯穿所述第二层间介质层和第一层间介质层的第一开口；在所述第一开口中形成源漏插塞。

本发明实施例提供的形成方法中，在栅极结构、侧墙和刻蚀停止层的顶部形成第一保护层，由于所述第一保护层能够对所述侧墙和刻蚀停止层的顶部起到保护作用，在源漏掺杂层的顶部形成贯穿所述第二层间介质层和第一层间介质层的第一开口的过程中，相关刻蚀工艺对所述刻蚀停止层的顶部造成损伤的概率下降，有利于确保刻蚀停止层的完整性，相应的，有利于确保所述刻蚀停止层对侧墙的覆盖能力，在所述刻蚀停止层和保护层的共同保护下，使得所述侧墙因被暴露而受到损伤的风险也下降，从而提高了半导体结构的性能。。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4是本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底；栅极结构209，位于所述基底上，所述栅极结构209包括栅介质层(图未示)、以及覆盖所述栅介质层的栅电极层(图未示)；源漏掺杂层208，位于所述栅极结构209两侧的基底中；侧墙206，覆盖所述栅极结构209的侧壁；刻蚀停止层205，位于所述侧墙206的侧壁；保护层228，位于所述栅极结构209、侧墙206和刻蚀停止层205的顶部；层间介质层260，位于所述栅极结构209侧部的基底上并覆盖源漏掺杂层208，所述层间介质层260还覆盖所述保护层228的顶部；源漏插塞230，贯穿位于源漏掺杂层208顶部的所述层间介质层260，所述源漏插塞230的底部和所述源漏掺杂层208的顶部电连接；栅极插塞226，贯穿所述栅极结构209顶部的所述层间介质层260和保护层228，所述栅极插塞230的底部与所述栅极结构209的顶部电连接。

所述基底用于为后续工艺制程提供工艺平台。

本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底200以及凸出于衬底200的鳍部202。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。

本实施例中，所述鳍部202的材料与所述衬底200的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

本实施例中，所述半导体结构还包括：隔离层201，位于所述鳍部202露出的所述衬底200上，所述隔离层201覆盖所述鳍部202的部分侧壁。

在器件工作时，所述栅极结构209用于控制导电沟道的开启或关断。

本实施例中，所述栅极结构209位于衬底200上，所述栅极结构209横跨所述鳍部202且覆盖所述鳍部202的部分顶部和部分侧壁。

本实施例中，所述栅极结构209包括栅介质层(图未示)、以及覆盖所述栅介质层的栅电极层(图未示)。

所述栅介质层用于隔离栅电极层和沟道。所述栅介质层的材料包括HfO

所述栅电极层用于后续与外部互连结构电连接。所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

作为一种示例，栅电极层可以包括功函数层、以及位于所述功函数层上的电极层，其中，功函数层用于调节晶体管的阈值电压。在其他实施例中，栅电极层也可以仅包括功函数层。

本实施例中，所述半导体结构还包括：栅极盖帽层207，位于所述栅极结构209的顶部。

所述栅极盖帽层207用于对栅极结构209的顶部起到保护作用，在半导体结构的形成工艺中，在形成所述源漏插塞230的过程中，降低栅极结构209的顶部受损、以及所述源漏插塞230与栅极结构209发生短接的概率。

栅极盖帽层207选用与侧墙206和第二层间介质层217具有刻蚀选择性的材料，从而有利于保证栅极盖帽层207能够对栅极结构209的顶部起到保护作用。

栅极盖帽层207的材料包括SiC、SiCO、SiN和SiCN中的一种或几种。本实施例中，所述栅极盖帽层207的材料为SiN。

所述源漏掺杂层208用于作为晶体管的源区和漏区。

当形成NMOS晶体管时，所述源漏掺杂层208包括掺杂有N型离子的应力层，所述应力层的材料为Si、SiC或SiP，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层208包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

所述侧墙206用于保护栅极结构209的侧壁。所述侧墙206可以为单层结构或叠层结构，所述侧墙206的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙206为单层结构，所述侧墙206的材料为氧化硅。

本实施例中，在所述半导体结构的形成过程中，在去除部分厚度的栅极结构209后，在侧墙206和剩余栅极结构209围成的空间内形成栅极盖帽层207，因此，所述侧墙206还覆盖栅极盖帽层207的侧壁。

所述刻蚀停止层205用于保护所述侧墙层206的侧壁，在半导体结构的形成工艺中，在形成源漏插塞230的过程中，降低相关刻蚀工艺对所述侧墙层206的侧壁造成损伤的概率。

所述刻蚀停止层205的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述刻蚀停止层205的材料为氮化硅。

所述层间介质层260用于对相邻器件起到隔离作用，还用于对所述栅极插塞226之间和源漏插塞230之间起到电隔离作用。

本实施例中，所述层间介质层260包括：第一层间介质层203，位于所述栅极结构209侧部的基底上并覆盖源漏掺杂层208，所述第一层间介质层209覆盖所述保护层228露出的刻蚀停止层205的部分侧壁；第二层间介质层217，覆盖所述第一层间介质层203和保护层228顶部。

所述第一层间介质层203用于对相邻器件起到隔离作用，还用于对源漏插塞230之间起到电隔离作用。

本实施例中，所述第一层间介质层209覆盖所述保护层228露出的刻蚀停止层205的部分侧壁，以便在半导体结构的形成过程中，能够在第一层间介质层209的顶部形成牺牲层，并采用选择性沉积工艺在所述牺牲层露出的所述栅极结构、侧墙和刻蚀停止层的顶部形成保护层。

所述第一层间介质层203的材料为绝缘材料，第一层间介质层203的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一层间介质层203的材料为氧化硅。

所述第二层间介质层217对所述栅极插塞226之间和源漏插塞230之间起到电隔离作用。

所述第二层间介质层217的材料为绝缘材料，第二层间介质层217的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第二层间介质层217的材料为氧化硅。

所述保护层228能够对所述侧墙206和刻蚀停止层205的顶部起到保护作用，在源漏掺杂层208的顶部形成贯穿所述层间介质层260的源漏插塞230的过程中，采用的刻蚀工艺对所述刻蚀停止层205的顶部造成损伤的概率下降，有利于确保刻蚀停止层205容貌的完整性，相应的，有利于确保所述刻蚀停止层205对侧墙206的覆盖能力，在所述刻蚀停止层和保护层的共同保护下，使得所述侧墙206因被暴露而受到损伤的风险也下降，从而提高了半导体结构的性能。

本实施例中，栅极盖帽层207位于所述栅极结构209的顶部，所述保护层228相应还位于所述栅极盖帽层207的顶部。为了保证贯穿所述层间介质层260和保护层228的相邻所述栅极插塞226的深度一致，在形成栅极插塞226的过程中，以所述栅极结构209顶部的保护层228定义出刻蚀层间介质层260的刻蚀停止的位置，然后再继续刻蚀所述栅极盖帽层207。

本实施例中，所述保护层228还延伸覆盖所述刻蚀停止层205的部分侧壁。

通过所述保护层228延伸覆盖所述刻蚀停止层205的部分侧壁，在源漏掺杂层208的顶部形成源漏插塞230的半导体形成工艺中，所述保护层228能够起到自对准的效果，降低了所述刻蚀停止层205的顶部和侧壁受到损伤的概率，相应的，提高了所述刻蚀停止层205的形貌完整性，从而使得所述侧墙206因被暴露而受到损伤的风险下降，进而提高了半导体结构的性能。

需要说明的是，所述保护层228的厚度不宜过大，也不宜过小。如果所述保护层228的厚度过大，在所述栅极结构209的顶部形成栅极插塞226的半导体结构的形成工艺中，增大了去除所述栅极结构209的顶部的保护层228的工艺难度，影响了工艺效率，同时，也使得形成所述栅极插塞226的工艺窗口变小，增大了形成所述栅极插塞226的工艺难度，此外，当所述保护层228还延伸覆盖所述刻蚀停止层205的部分侧壁时，所述保护层228的厚度过大，还容易导致形成源漏插塞230的工艺窗口变小，从而影响半导体结构的性能；如果所述保护层228的厚度过小，则容易降低所述保护层228对所述刻蚀停止层205的顶部起到的保护作用，在源漏掺杂层208的顶部形成源漏插塞230的半导体结构形成工艺中，增大了刻蚀工艺对刻蚀停止层205的顶部造成损伤的概率，相应的，也增大了所述侧墙206因被暴露而受到损伤的风险，从而影响了半导体结构的性能。为此，本实施例中，所述保护层228的厚度为3纳米至4纳米。

还需要说明的是，当所述保护层228还延伸覆盖所述刻蚀停止层205的部分侧壁时，所述保护层228覆盖所述刻蚀停止层205的高度不宜过小，也不宜过大。如果所述保护层228覆盖所述刻蚀停止层205的高度过大，则导致在所述源漏掺杂层208的顶部形成的源漏插塞230尺寸不能满足工艺要求，使得所述源漏插塞230与所述源漏掺杂层208之间的接触电阻增大，从而影响半导体结构的性能；如果所述保护层228覆盖所述刻蚀停止层205的高度过小，则容易导致所述保护层228对所述刻蚀停止层205侧壁的保护效果下降，增大了所述侧墙206受损的概率，从而影响半导体结构的性能。为此，本实施例中，所述保护层228覆盖所述刻蚀停止层205的高度为2纳米至5纳米。例如，所述保护层228覆盖所述刻蚀停止层205的高度为3纳米或4纳米。

本实施例中，所述保护层228的材料包括TiO

通过选用TiO

而且，所述TiO和HfO

所述源漏插塞230用于实现所述源漏掺杂层208与外部电路或其他互连结构之间的电连接。

本实施例中，源漏插塞230的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低源漏插塞230的电阻，相应降低了功耗。在其他实施例中，源漏插塞的材料还可以为钼或钌等导电材料。

栅极插塞226用于实现栅极结构209与外部电路或其他互连结构之间的电连接。

本实施例中，在所述半导体结构的形成工艺中，所述源漏插塞230与所述栅极插塞226在同一步骤中形成，因此，所述栅极插塞226的材料与所述源漏插塞230的材料相同，为此，所述栅极插塞226的材料为钨。在其他实施例中，源漏插塞的材料还可以为钼或钌等导电材料。

本实施例中，所述栅极插塞226还贯穿位于所述栅极结构209顶部的所述栅极盖帽层207。

所述栅极插塞226贯穿位于所述栅极结构209顶部的所述栅极盖帽层207，使得所述栅极插塞226与所述栅极结构209的顶部相电连接，从而达到对所述栅极插塞226的电性要求。

图5至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图5，提供基底，所述基底上形成有栅极结构109，所述栅极结构109两侧的基底中形成有源漏掺杂层108，所述栅极结构109的侧壁形成有侧墙106，所述侧墙106的侧壁形成有刻蚀停止层105，所述栅极结构109露出的所述基底上形成有第一层间介质层103，所述第一层间介质层103覆盖所述刻蚀停止层105的侧壁。

所述基底用于为后续工艺制程提供工艺平台。

本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底100以及凸出于衬底100的鳍部102。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。

本实施例中，所述鳍部102的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部102后，在所述鳍部102露出的衬底100上形成隔离层101，所述隔离层101覆盖鳍部102的部分侧壁。

所述隔离层101用于隔离相邻器件。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氧化硅。

在器件工作时，所述栅极结构109用于控制导电沟道的开启或关断。

本实施例中，所述栅极结构109位于衬底100上，所述栅极结构109横跨所述鳍部102且覆盖所述鳍部102的部分顶部和部分侧壁。

本实施例中，所述栅极结构109包括栅介质层(图未示)、以及覆盖所述栅介质层的栅电极层(图未示)。

所述栅介质层用于隔离栅电极层和沟道。所述栅介质层的材料包括HfO

所述栅电极层用于后续与外部互连结构电连接。所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

作为一种示例，栅电极层可以包括功函数层、以及位于所述功函数层上的电极层，其中，功函数层用于调节晶体管的阈值电压。在其他实施例中，栅电极层也可以仅包括功函数层。

所述源漏掺杂层108用于作为晶体管的源区和漏区。

当形成NMOS晶体管时，所述源漏掺杂层108包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层108包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

所述侧墙106用于保护栅极结构109的侧壁。所述侧墙106可以为单层结构或叠层结构，所述侧墙106的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙106为单层结构，所述侧墙106的材料为氧化硅。

所述刻蚀停止层105用于保护所述侧墙106的侧壁，降低后续形成第一开口的过程中，相关刻蚀工艺对所述侧墙106的侧壁造成损伤的概率。

所述刻蚀停止层105的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述刻蚀停止层105的材料为氮化硅。

所述第一层间介质层103用于对相邻器件起到隔离作用，还用于为后续形成的源漏插塞和第二保护层占据了空间位置。

所述第一层间介质层103的材料为绝缘材料，第一层间介质层103的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一层间介质层103的材料为氧化硅。

本实施例中，所述提供基底的步骤中，所述栅极结构109的顶部还形成有栅极盖帽层107。

所述栅极盖帽层107用于对栅极结构109的顶部起到保护作用，从而在后续形成源漏插塞的过程中，降低栅极结构109受损、以及源漏插塞与栅极结构109发生短接的概率。

栅极盖帽层107选用与侧墙106和后续形成的第二层间介质层具有刻蚀选择性的材料，从而有利于保证栅极盖帽层107能够对栅极结构109的顶部起到保护作用。

栅极盖帽层107的材料包括SiC、SiCO、SiN和SiCN中的一种或几种。本实施例中，所述栅极盖帽层107的材料为SiN。

参考图6，去除部分厚度的所述第一层间介质层103，形成由所述刻蚀停止层105的侧壁和剩余第一层间介质层103的顶部围成的凹槽110。

所述凹槽110为后续形成牺牲层和保护层提供空间位置。

本实施例中，回刻蚀部分厚度的第一层间介质层103，从而去除部分厚度的所述第一层间介质层103。

具体地，采用的刻蚀的工艺包括干法刻蚀工艺。

所述干法刻蚀工艺包括各向异性的干法刻蚀工艺，所述各项异性的干法刻蚀工艺具有各向异性刻蚀的特性。即纵向刻蚀速率大于横向刻蚀速率，能够去除部分厚度的所述第一层间介质层103的同时，保证所述凹槽110侧壁的形貌质量。

需要说明的是，所述凹槽110的深度不宜过大，也不宜过小。如果所述凹槽110的深度过大，后续在所述凹槽110中形成的牺牲层的厚度也就过大，由于后续在所述凹槽110的侧壁形成第二保护层，使得后续去除所述牺牲层的工艺窗口变小，增大了去除所述牺牲层的工艺难度，从而影响半导体结构的性能，而且，还容易造成不必要的过量刻蚀，从而导致工艺成本的浪费；如果所述凹槽110的深度过小，后续在所述凹槽110中形成满足工艺尺寸要求的牺牲层之后，预留给所述第二保护层的空间位置过小，使得所述第二保护层的尺寸要求不符合工艺要求，从而影响所述第二保护层在形成第一开口的过程中起到的自对准的作用。为此，本实施例中，所述凹槽110的深度为10纳米至20纳米。

参考图7至图8，在所述凹槽110中形成牺牲层112。

具体地，在所述凹槽中形成牺牲层112，使得所述牺牲层112露出所述刻蚀停止层105、侧墙106和栅极盖帽层107的顶部，利于后续在所述刻蚀停止层105、侧墙106和栅极盖帽层107的顶部形成第一保护层，同时，在后续形成所述第一保护层的沉积工艺中，通过选用在所述牺牲层112的顶部沉积效果较差的材料作为所述牺牲层112的材料，降低在所述牺牲层112的顶部形成第一保护层的概率，从而能够省去去除所述牺牲层112顶部形成的第一保护层的工艺步骤，进而简化工艺步骤、降低了工艺成本。

本实施例中，所述牺牲层112的顶部低于所述刻蚀停止层105的顶部，且所述牺牲层112露出所述刻蚀停止层105的部分侧壁。

所述牺牲层112露出所述刻蚀停止层105的部分侧壁，便于后续在所述牺牲层112露出的所述刻蚀停止层105的侧壁形成第二保护层，从而后续在所述源漏掺杂层108的顶部形成第一开口的过程中，所述第二保护层能够起到自对准的效果，降低了形成所述第一开口的相关刻蚀工艺对所述栅极结构和侧墙的顶部造成损伤的概率，从而提高了半导体结构的性能。

需要说明的是，所述牺牲层112顶部至刻蚀停止层105顶部的距离不宜过小，也不宜过大。如果所述牺牲层112的顶部至所述刻蚀停止层105顶部的距离过大，则容易导致后续在所述刻蚀停止层105侧壁形成的第二保护层的高度过大，相应的，导致后续在所述源漏掺杂层108的顶部形成的源漏插塞尺寸不能满足工艺要求，使得所述源漏插塞与所述源漏掺杂层108之间的接触电阻增大，从而影响半导体结构的性能；如果所述牺牲层112的顶部至所述刻蚀停止层105顶部的距离过小，则容易导致后续在所述刻蚀停止层105侧壁形成的第二保护层的高度过小，相应的，导致所述第二保护层对所述刻蚀停止层105侧壁的保护效果下降，增大了所述侧墙106受损的概率，同时，后续在所述源漏掺杂层108的顶部形成第一开口的过程中，也影响了所述第二保护层起到的刻蚀停止的作用，从而影响了半导体结构的性能。为此，本实施例中，所述牺牲层112顶部至刻蚀停止层105顶部的距离为10纳米至20纳米。

本实施例中，在所述凹槽110中形成牺牲层112的步骤包括：如图7所示，在所述凹槽110中形成牺牲材料层111，所述牺牲材料层111还覆盖所述栅极结构109、侧墙106和刻蚀停止层105的顶部；如图8所示，去除所述栅极结构109、侧墙106和刻蚀停止层105顶部的牺牲材料层111、以及所述凹槽110中部分厚度的所述牺牲材料层111，所述凹槽110中剩余的所述牺牲材料层111作为所述牺牲层112，所述牺牲层112露出所述刻蚀停止层105的部分侧壁。

在其他实施例中，根据工艺需求，牺牲层顶部也可以和刻蚀停止层顶部相齐平，从而使得第一保护层仅形成在所述栅极结构、侧墙和刻蚀停止层的顶部。

本实施例中，在所述凹槽110中形成牺牲层112的步骤中，所述牺牲层112的材料包括无定型碳和旋涂碳中的一种或两种。

所述无定型碳和旋涂碳材料具有材料硬度小的特性，有利于后续通过灰化工艺或者湿法刻蚀工艺去除所述牺牲层112，降低了去除所述牺牲层112的工艺难度。

同时，后续在形成所述第一保护层之前，会使用H

本实施例中，在所述凹槽110中形成牺牲材料层111的工艺包括化学气相沉积工艺。

所述化学气相沉积具有沉积速率快、填充效果好等特征，在所述凹槽110中形成的牺牲层112与所述刻蚀停止层105的侧壁能够紧密贴合，从而使得后续仅在所述牺牲层112露出的所述刻蚀停止层105的侧壁形成第二保护层。

本实施例中，回刻蚀部分厚度的牺牲材料层111，从而去除所述栅极结构109、侧墙106和刻蚀停止层105顶部的牺牲材料层111、以及所述凹槽110中部分厚度的所述牺牲材料层111。

具体地，采用的刻蚀工艺包括干法刻蚀工艺。

由于所述栅极结构109、侧墙106和刻蚀停止层105，与所述牺牲材料层111具有较高的刻蚀选择比，所述干法刻蚀工艺具有各向异性的干法刻蚀特性，在去除所述栅极结构109、侧墙106和刻蚀停止层105顶部的牺牲材料层111、以及所述凹槽110中部分厚度的所述牺牲材料层111的过程中，选用干法刻蚀工艺能够降低对半导体结构其他膜层的损伤。

而且，干法刻蚀工艺具有各向异性刻蚀的特性，能够实现纵向的刻蚀，从而在降低牺牲材料层111厚度的同时，有利于提高牺牲层112的顶面平坦度和厚度均一性，从而提高后续第二保护层覆盖刻蚀停止层105的高度的均一性。

参考图9，在所述栅极结构109、侧墙106和刻蚀停止层105的顶部形成第一保护层115。

需要说明的是，在栅极结构109、侧墙106和刻蚀停止层105的顶部形成第一保护层115，由于所述第一保护层115能够对所述侧墙106和刻蚀停止层105的顶部起到保护作用，后续在所述源漏掺杂层108的顶部形成贯穿所述第二层间介质层和第一层间介质层的第一开口的过程中，相关刻蚀工艺对所述刻蚀停止层105的顶部造成损伤的概率下降，有利于确保刻蚀停止层105的完整性，相应的，有利于确保所述刻蚀停止层105对侧墙106的覆盖能力，使得所述侧墙106因被暴露而受到损伤的风险也下降，从而提高了半导体结构的性能。

本实施例中，在所述栅极结构109、侧墙106和刻蚀停止层105的顶部形成第一保护层115的步骤中，所述第一保护层115还覆盖所述栅极盖帽层107的顶部。

具体地，后续在所述栅极结构109的顶部形成第二开口的过程中，为了保证相邻所述第二开口的刻蚀深度一致，先以所述栅极盖帽层107顶部的第一保护层115作为刻蚀停止位置，然后再同时刻蚀所述栅极盖帽层107。

本实施例中，形成所述第一保护层115的步骤包括：采用选择性沉积(area-selective-deposition，ASD)工艺在所述牺牲层112露出的所述栅极结构109、侧墙106和刻蚀停止层105的顶部形成第一保护层115。

本实施例中，在所述选择性沉积工艺中，第一保护层115在牺牲层112表面的沉积难度大于在所述栅极结构109、侧墙106和刻蚀停止层105表面的沉积难度，从而能够选择性地在所述牺牲层112露出的所述栅极结构109、侧墙106和刻蚀停止层105的顶部形成第一保护层115。

具体地，采用H

在形成所述第一保护层115之前，使用H

具体地，所述选择性沉积工艺具有沉积灵活性等特征，其在不同材料上的沉积速率不同，从而满足所需要的工艺要求，采用选择性沉积工艺在所述牺牲层112露出的所述栅极结构109、侧墙106和刻蚀停止层105的顶部形成第一保护层115的过程中，第一保护层115在所述栅极结构109、侧墙106和刻蚀停止层105表面的沉积速率远远大于在所述牺牲层112表面的沉积速率，使得在所述牺牲层112的表面沉积少量的所述第一保护层115，同时在后续进行的清洗工艺中，所述牺牲层112表面形成的少量第一保护层115会被去除干净。

相应的，通过选用选择性沉积工艺，能够直接将第一保护层115形成在目标位置处，而无需进行图形化处理(例如，刻蚀处理)，从而有利于降低形成第一保护层115的工艺对栅极结构109、侧墙106和刻蚀停止层105造成损伤的概率。

本实施例中，所述牺牲层112的顶部低于所述刻蚀停止层105的顶部，且所述牺牲层112露出所述刻蚀停止层105的部分侧壁，因此，采用选择性沉积工艺在所述牺牲层112露出的所述栅极结构109、侧墙106和刻蚀停止层105的顶部形成第一保护层115的步骤中，形成所述第一保护层115的材料还选择性沉积在所述牺牲层112露出的所述刻蚀停止层105的侧壁，在所述牺牲层112露出的所述刻蚀停止层105的侧壁形成第二保护层116，所述第二保护层116的顶部与所述第一保护层115的顶部相齐平，所述第二保护层116和第一保护层115构成保护层128。

通过在所述牺牲层112露出的所述刻蚀停止层105的侧壁形成第二保护层116，后续在所述源漏掺杂层108的顶部形成第一开口的过程中，所述第二保护层116能够起到自对准的效果，降低了形成所述第一开口的刻蚀工艺对所述刻蚀停止层105的顶部和侧壁受到损伤的概率，相应的，提高了所述刻蚀停止层105的形貌完整性，从而使得所述侧墙106因被暴露而受到损伤的风险下降，进而提高了半导体结构的性能。

需要说明的是，所述第一保护层115的厚度不宜过大，也不宜过小。如果所述第一保护层115的厚度过大，后续在所述栅极结构109的顶部形成第二开口的过程中，增大了去除所述第一保护层115的工艺难度，影响了工艺效率，同时，也使得去除所述牺牲层112的工艺窗口变小，增大了去除所述牺牲层112的工艺难度，从而影响半导体结构的性能；如果所述第一保护层115的厚度过小，则容易降低所述第一保护层115对所述侧墙106和刻蚀停止层105的顶部起到的保护作用，后续在源漏掺杂层108的顶部形成第一开口的过程中，增大了刻蚀工艺对刻蚀停止层105的顶部造成损伤的概率，相应的，也增大了所述侧墙106因被暴露而受到损伤的风险，从而影响了半导体结构的性能。为此，本实施例中，所述第一保护层115的厚度为2纳米至5纳米。

本实施例中，所述第一保护层115的材料包括TiO

通过选用TiO

需要说明的是，本实施例中，通过采用回刻蚀第一层间介质层103的方式形成凹槽，采用回刻蚀牺牲材料层111的方式形成牺牲层112，采用选择性沉积的方式形成第一保护层115，也就是说，回刻蚀第一层间介质层103的步骤、回刻蚀牺牲材料层111的步骤、以形成第一保护层115的步骤都无需额外采用光罩，因此，本实施例所述形成方法并未额外增加光罩，从而有利于降低工艺成本。

参考图10，去除所述牺牲层112。

去除所述牺牲层112，为后续形成覆盖在所述第一层间介质层103和第一保护层115顶部的第二层间介质层提供空间位置。

同时，由于牺牲层112材料本身机械强度不够，不适合作为介质层的材料，因此，需要去除所述牺牲层112。

本实施例中，去除所述牺牲层112的工艺包括湿法刻蚀工艺。

所述湿法刻蚀工艺具有各向同性刻蚀工艺的特点，具有刻蚀目标性强，刻蚀效率高，横向刻蚀能力强等特点，能够在沿横向去除所述凹槽110侧壁的牺牲层112过程中，降低对所述凹槽110底部的第一层间介质层103和所述凹槽110侧壁的刻蚀停止层105的损伤。

在其他实施例中，还可以采用灰化工艺去除所述牺牲层。

参考图11，形成所述第一保护层115后，形成覆盖在所述第一层间介质层103和第一保护层115顶部的第二层间介质层117。

所述第二层间介质层117为后续形成栅极插塞和源漏插塞提供工艺基础，同时，也对后续形成的栅极插塞和源漏插塞起到电隔离作用。

本实施例中，形成所述第二层间介质层117的工艺包括化学气相沉积工艺。

所述第二层间介质层117的材料为绝缘材料，第二层间介质层117的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第二层间介质层117的材料为氧化硅。

参考图12，形成所述第二层间介质层117之后，在所述源漏掺杂层108的顶部形成贯穿所述第二层间介质层117和第一层间介质层103的第一开口120。

所述第一开口120为后续形成源漏插塞提供空间位置。

本实施例中，在所述源漏掺杂层108的顶部形成贯穿所述第二层间介质层117和第一层间介质层103的第一开口120的步骤包括：形成贯穿所述源漏掺杂层108顶部的第二层间介质层117的初始第一开口125；形成所述初始第一开口125后，以所述第二保护层116的侧壁作为横向刻蚀停位置，在相邻所述第二保护层116之间形成贯穿所述第一层间介质层103且露出所述源漏掺杂层108顶部的初始第二开口118，所述初始第二开口125和初始第一开口118构成所述第一开口120。

具体地，所述保护层128与所述第二层间介质层117之间具有较大的刻蚀选择比，在形成所述第一开口120的过程中，由于所述保护层128被去除的速率较低，从而使得形成所述第一开口120的工艺窗口变大，进而降低了形成所述第一开口120的工艺难度。

需要说明的是，所述保护层128与所述第一层间介质层103之间也具有较大的刻蚀选择比，具体如前述所述，在此不再赘述。

本实施例中，在所述源漏掺杂层108的顶部形成贯穿所述第二层间介质层117和第一层间介质层103的第一开口120的工艺包括干法刻蚀工艺。

参考图13，在所述第一开口120中形成填充层119。

在所述第一开口120中形成填充层119，后续在所述栅极结构109的顶部形成第二开口过程中，降低了选用的刻蚀工艺对所述第一开口120露出的所述源漏掺杂层108顶面的损伤，从而提高了半导体结构的性能。

本实施例中，在所述第一开口120中形成填充层119的步骤包括：在所述第二层间介质层117的顶部和所述第一开口120中形成填充材料层(图未示)；以所述第二层间介质层117的顶部作为停止位置，对高于所述第二层间介质层117顶部的所述填充材料层进行平坦化处理，在所述第一开口120中剩余的所述填充材料层作为所述填充层119。

本实施例中，在所述第一开口120中形成填充层119的工艺包括化学气相沉积工艺。在其他实施例中，在所述第一开口中形成填充层的工艺还可以包括原子层沉积工艺和物理气相沉积工艺中的一种或两种。

为便于后续去除所述第一开口120中形成的所述填充层119，需要选用易于去除的材料作为所述填充层119的材料，为此，本实施例中，所述填充层119的材料包括ODL(organic dielectric layer，有机介电层)材料、旋涂碳(Spin-on carbon，SOC)和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。

参考图14至图16，在所述栅极结构109的顶部形成贯穿所述第二层间介质层117和第一保护层115的第二开口123。

所述第二开口123为后续形成栅极插塞提供空间位置。

本实施例中，在所述栅极结构109的顶部形成贯穿所述第二层间介质层117和第一保护层115的第二开口123的步骤包括：如图14所示，刻蚀所述栅极结构109顶部的所述第二层间介质层117，直至形成露出所述第一保护层115顶面的初始第三开口121；如图15至图16所示，刻蚀所述初始第三开口121露出的所述第一保护层115和栅极盖帽层107，形成露出所述栅极结构109顶部的初始第四开口122，所述初始第三开口121和初始第四开口122构成第二开口123。

本实施例中，在所述栅极结构109的顶部形成贯穿所述第二层间介质层117和第一保护层115的第二开口123的步骤中，所述第二开口123贯穿位于所述栅极结构109顶部的所述栅极盖帽层107。

所述第二开口123贯穿位于所述栅极结构109顶部的所述栅极盖帽层107，使得后续在所述第二开口123中形成的栅极插塞与所述栅极结构109能够实现电连接。

需要说明的是，所述侧墙106与所述栅极盖帽层107之间具有刻蚀选择比，因此，在形成所述第二开口123的过程中，所述侧墙106能够起到自对准的作用，降低了对栅极结构109两侧的所述源漏掺杂层108的顶部造成损伤的概率。

本实施例中，在所述栅极结构109的顶部形成贯穿所述第二层间介质层117和第一保护层115的第二开口123的工艺包括干法刻蚀工艺。

本实施例中，在所述源漏掺杂层108的顶部形成贯穿所述第二层间介质层117和第一层间介质层103的第一开口120之后，在所述栅极结构109的顶部形成贯穿所述第二层间介质层117和第一保护层115的第二开口123。

需要说明的是，先形成第一开口120，再形成第二开口123，省去了去除所述栅极结构109的顶部填充层的步骤，相应的，降低了所述栅极结构109的顶部受到损伤的概率，从而提高了半导体结构的性能，同时，通过在不同步骤中分别形成所述第一开口120和第二开口123，有利于减小由于所述栅极结构109和所述源漏掺杂层108之间的距离过小所带来的影响，也有利于减小受到套刻精度精度偏差的影响。

需要说明的是，本实施例中，在形成所述第二开口123之后，在后续形成源漏插塞和栅极插塞之前，还包括：去除所述第一开口120中的所述填充层119。

本实施例中，去除所述填充层119的工艺包括湿法刻蚀工艺。

参考图17，在所述第一开口120中形成源漏插塞130。

所述源漏插塞130用于实现所述源漏掺杂层108与外部电路或其他互连结构之间的电连接。

本实施例中，在所述第一开口120中形成源漏插塞130的步骤包括：在所述第一开口120中形成导电材料层(图未示)，所述导电材料层还覆盖所述第二层间介质层117的顶部；以所述第二层间介质层117的顶部作为停止位置，平坦化处理高于所述第二层间介质层117顶部的导电材料层，剩余位于所述第一开口120中的导电材料层作为所述源漏插塞130。

本实施例中，平坦化处理高于所述第二层间介质层117顶部的导电材料层的工艺包括化学机械研磨工艺。

本实施例中，源漏插塞130的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低源漏插塞130的电阻，相应降低了功耗。在其他实施例中，源漏插塞的材料还可以为钼或钌等导电材料。

本实施例中，在所述第一开口120中形成源漏插塞130的步骤中，还在所述第二开口123中形成栅极插塞126。

栅极插塞126用于实现栅极结构109与外部电路或其他互连结构之间的电连接。

具体地，在同一步骤中，形成所述源漏插塞130和栅极插塞126，减少了工艺步骤，降低了工艺成本。在其他实施例中，也可以先形成所述源漏插塞，再形成所述栅极插塞，或者，先形成所述栅极插塞，再形成所述源漏插塞。

本实施例中，在同一步骤中，在所述第一开口120中形成源漏插塞130，在所述第二开口123中形成栅极插塞126，因此，所述栅极插塞126的材料与所述源漏插塞130的材料相同，为此，所述栅极插塞126的材料为钨。在其他实施例中，源漏插塞的材料还可以为钼或钌等导电材料。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。