封装结构及其制造方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种封装结构及其制造方法。

背景技术

封装结构是一种半导体器件被配置用作电子产品的一部分的结构。为了满足小型化和高度集成化封装结构的需求，目前提出层叠封装的概念，层叠封装具有堆叠的多个芯片，可以在具有较小的占用面积的同时满足快速处理大容量数据的需求。

通常的，在高带宽存储器(HBM，High Band width Memory)的封装结构中封装有不同尺寸的存储芯片和逻辑芯片，可能会引发一系列的问题。

发明内容

本公开实施例提供一种封装结构及其制造方法，至少有利于解决封装结构的整体尺寸不具有统一标准的问题。

根据本公开一些实施例，本公开实施例一方面提供一种封装结构，包括：基板；中介层，所述中介层位于所述基板上方，所述中介层内具有贯穿所述中介层的多个第一导电结构，且所述第一导电结构与所述基板电连接；第一芯片，所述第一芯片位于所述中介层上方，所述第一芯片具有相对的第一面和第二面，所述第一面朝向所述中介层，所述第一芯片内具有第一焊盘和第二焊盘，且所述第一面露出所述第一焊盘，所述第二面露出所述第二焊盘，所述第一焊盘与部分所述第一导电结构电连接；第二芯片，所述第二芯片至少位于所述第一芯片远离所述中介层的表面上，所述第二芯片在所述基板表面的正投影面积小于所述第一芯片在所述基板表面的正投影面积，所述第二芯片具有相对的第三面和第四面，所述第三面朝向所述基板，所述第二芯片内具有第三焊盘和第四焊盘，所述第三面露出所述第三焊盘以及所述第四焊盘，所述第三焊盘与所述第二焊盘电连接，且所述第四焊盘还与部分所述第一导电结构电连接。

根据本公开另一些实施例，所述第一芯片内还具有贯穿所述第一芯片的第三导电结构，且所述第三导电结构分别与所述第一焊盘和所述第二焊盘电接触。

根据本公开另一些实施例，所述第二芯片仅位于所述第一芯片远离所述中介层的表面上；其中，所述第一芯片内还具有电连接的第五焊盘和第六焊盘，所述第一面露出所述第五焊盘，所述第二面露出所述第六焊盘，所述第四焊盘与所述第六焊盘电接触，所述第五焊盘与部分所述第一导电结构电接触。

根据本公开另一些实施例，所述第一芯片内还具有贯穿所述第一芯片的第二导电结构，且所述第二导电结构分别与所述第五焊盘和所述第六焊盘电接触。

根据本公开另一些实施例，所述第二芯片位于所述第一芯片的边缘。

根据本公开另一些实施例，所述第二芯片包括：正对部，所述正对部仅位于所述第一芯片远离所述中介层的表面上，所述第三焊盘位于所述正对部的所述第三面；错开部，所述错开部突出于所述第一芯片的侧方，所述第四焊盘位于所述错开部的所述第三面；所述封装结构还包括：第四导电结构，所述第四导电结构位于所述第四焊盘与部分所述第一导电结构之间，且所述第四焊盘与部分所述第一导电结构电接触。

根据本公开另一些实施例，所述封装结构还包括：介质层，所述介质层位于所述错开部与所述中介层之间，且还位于所述第一芯片的侧面，其中，所述第四导电结构位于所述介质层内。

根据本公开另一些实施例，所述介质层的材料包括SiO2。

根据本公开另一些实施例，所述介质层的厚度与所述第一芯片的厚度相同，所述介质层的厚度为20μm。

根据本公开另一些实施例，所述封装结构包括多个所述第二芯片，且每一所述第二芯片位于所述第一芯片的不同位置。

根据本公开另一些实施例，还包括：第一键合层，所述第一键合层位于所述中介层与所述第一芯片之间，且还覆盖所述第一焊盘侧面。

根据本公开另一些实施例，还包括：第二键合层，所述第二键合层位于所述第一芯片与所述第二芯片之间，且还位于所述第二焊盘以及所述第三焊盘的侧面。

根据本公开另一些实施例，还包括：塑封层，所述塑封层位于所述基板上方，且所述中介层、所述第一芯片以及所述第二芯片均位于所述塑封层内。

根据本公开另一些实施例，还包括：焊球，所述焊球位于所述基板表面，且所述焊球电连接所述基板与所述第一导电结构。

根据本公开一些实施例，本公开实施例另一方面还提供一种封装结构的制造方法，包括：提供基板；提供中介层，所述中介层内具有贯穿所述中介层的多个第一导电结构；进行第一键合处理，将所述中介层键合至所述基板上方，使得所述第一导电结构与所述基板电连接；提供第一芯片，所述第一芯片具有相对的第一面和第二面，且所述第一芯片内具有第一焊盘和第二焊盘，所述第一面露出所述第一焊盘，所述第二面露出所述第二焊盘；进行第二键合处理，将所述第一芯片键合至所述中介层上方，使得所述第一面朝向所述中介层，且所述第一焊盘与部分所述第一导电结构电连接；提供第二芯片，所述第二芯片在所述基板表面的正投影面积小于所述第一芯片在所述基板表面的正投影面积，所述第二芯片具有相对的第三面和第四面，且所述第二芯片内具有第三焊盘和第四焊盘，所述第三面露出所述第三焊盘以及所述第四焊盘；进行第三键合处理，使得第二芯片至少位于所述第一芯片远离所述中介层的表面上，所述第三面朝向所述第一芯片，所述第三焊盘与所述第二焊盘电连接，且所述第四焊盘还与部分所述第一导电结构电连接。

根据本公开另一些实施例，所述进行第三键合处理还包括：使得所述第二芯片具有正对部以及错开部；其中，所述正对部仅位于所述第一芯片远离所述中介层的表面上，所述第三焊盘位于所述正对部的所述第三面；所述错开部突出于所述第一芯片的侧方，所述第四焊盘位于所述错开部的所述第三面；所述制造方法还包括：形成第四导电结构，所述第四导电结构位于所述第四焊盘与部分所述第一导电结构之间，且与所述第四焊盘以及部分所述第一导电结构电接触。

根据本公开另一些实施例，所述进行第二键合处理之后还包括：形成介质层，使得所述介质层位于所述错开部与所述中介层之间，且还位于所述第一芯片的侧面，其中，所述第四导电结构位于所述介质层内。

根据本公开另一些实施例，所述形成介质层的工艺步骤包括：进行循环沉积处理，直至所述介质层覆盖所述第二面；形成第四导电结构，所述第四导电结构贯穿所述介质层；进行减薄处理，使得所述介质层远离所述中介层的表面与所述第二面齐平。

根据本公开另一些实施例，所述进行循环沉积处理具体包括：沉积所述介质层，所述沉积时间为t1；等待一段时间，所述等待时间为t2；再沉积所述介质层，所述沉积时间为t1，直至所述介质层覆盖所述第二面；其中，t2大于t1。

根据本公开另一些实施例，所述进行第三键合处理后，还包括：形成塑封层，所述塑封层位于所述基板表面，且所述中介层、所述第一芯片以及所述第二芯片位于所述塑封层内。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的封装结构的技术方案中，封装结构中具有基板；基板上方具有中介层；中介层上方具有第一芯片；在第一芯片远离中介层的表面上具有第二芯片，第二芯片至少位于第一芯片远离中介层的表面上，第二芯片在基板表面的正投影面积小于第一芯片在基板表面的正投影面积。将尺寸较大的第一芯片放置于基板上方，尺寸较小的第二芯片放置于第一芯片上方，第一芯片与第二芯片可以有部分重合，并且，第二芯片与第一芯片重合部分的面积可以进行调整。在整体尺寸固定的封装结构中，若第二芯片与第一芯片的尺寸较大，则第二芯片与第一芯片重合部分的面积可以较大，若第二芯片与第一芯片的尺寸较小，则第二芯片与第一芯片重合部分的面积可以较小。无论封装结构中封装的芯片的尺寸与数量如何变化，封装结构的整体尺寸可以不发生变化，当封装结构中芯片的数量和尺寸发生变化时，不需要重新设计封装结构的尺寸以及基板的尺寸，只需调整第一芯片与第二芯片的相对位置即可。这样设置的封装结构能够使得封装结构的整体尺寸具有统一标准，封装结构具有更高的灵活性和机动性，也可以减小封装结构的尺寸，有利于封装结构向着小型化、微型化的方向发展。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种封装结构的剖面结构示意图；

图2为一种封装结构的俯视结构示意图；

图3为本公开一实施例提供的封装结构的一种剖面结构示意图；

图4为本公开一实施例提供的封装结构的一种俯视结构示意图；

图5为本公开一实施例提供的封装结构的另一种剖面结构示意图；

图6至图18为本公开一实施例提供的封装结构的制造方法各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前封装结构中存在封装结构的整体尺寸不具有统一标准的问题。

参考图1至图2，图1为一种封装结构的剖面结构示意图。封装结构包括：基板10；中介层20，中介层20位于基板10上方；第一芯片30，第一芯片30位于中介层20上方；第二芯片40，第二芯片40位于中介层20上方且第二芯片40与第一芯片30并列排布。

这种封装结构将第一芯片30与第二芯片40在中介层20上方并列排布，在垂直于基板10的方向上，第一芯片30与第二芯片40的高度一致，第一芯片30与第二芯片40在同一层上。为使第一芯片30与第二芯片40均可以全部位于基板10的上方，基板10表面的面积以及中介层20表面的面积均应当大于第一芯片30表面的面积与第二芯片40表面的面积的总和。然而，当封装结构的应用场景发生改变，封装结构中封装的芯片的表面面积与芯片的数量发生变化时，基板10表面的面积与中介层20表面面积也需要随之发生变化，需要重新设计封装结构的排布与尺寸。这就导致基板10的表面面积与中介层20的表面面积均无法固定，而是根据封装结构中芯片的变化而不断变化，封装结构的整体尺寸不具有统一标准，封装结构的灵活性较差。另外，当封装结构中封装的芯片的尺寸与数量增加，基板10的面积以及中介层20的面积也增加，这会导致封装结构的尺寸增大，不利于封装结构向着小型化、微型化的方向发展。

分析发现，上述封装结构中，由于不同尺寸的第一芯片30与第二芯片40在中介层20上方并列排布，会产生封装结构的整体尺寸不具有统一标准、封装结构的灵活性较差的问题。若能改变第一芯片30与第二芯片40在中介层20上方的排布方式，使得第一芯片30与第二芯片40的数量和尺寸的变化不会影响基板10的尺寸以及中介层20的尺寸，则可以改善上述问题。

本公开实施例提供一种封装结构，在基板上方具有中介层；中介层上方具有第一芯片；第一芯片上方具有第二芯片，第二芯片至少位于第一芯片远离中介层的表面上，且第二芯片在基板表面的正投影面积大于第一芯片在基板表面的正投影面积。如此，可以通过调整第二芯片位于第一芯片远离中介层的表面上的面积来使第一芯片与第二芯片适应固定基板的尺寸以及固定中介层的尺寸，从而解决封装结构的整体尺寸不具有统一标准的问题。若第二芯片与第一芯片的尺寸较大，或第一芯片与第二芯片的数量较多，则可以增大第二芯片位于第一芯片远离中介层的表面上的面积；若第二芯片与第一芯片的尺寸较小，或第一芯片与第二芯片的数量较少，则可以减小第二芯片位于第一芯片远离中介层的表面上的面积，使得基板的尺寸与中介层的尺寸保持不变。另外，这种封装结构也能够减小封装结构的整体尺寸，有利于封装结构向着小型化、微型化的方向发展。

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图3为本公开实施例提供的封装结构的一种剖面结构示意图。

参考图3，封装结构包括：基板100；中介层110，中介层110位于基板100上方，中介层110内具有贯穿中介层110的多个第一导电结构111，且第一导电结构111与基板100电连接；第一芯片120，第一芯片120位于中介层110上方，第一芯片120具有相对的第一面121和第二面122，第一面121朝向中介层110，第一芯片120内具有第一焊盘123和第二焊盘124，且第一面121露出第一焊盘123，第二面122露出第二焊盘124，第一焊盘123与部分第一导电结构111电连接；第二芯片130，第二芯片130至少位于第一芯片120远离中介层110的表面上，第二芯片130在基板100表面的正投影面积小于第一芯片120在基板100表面的正投影面积，第二芯片130具有相对的第三面131和第四面132，第三面131朝向基板100，第二芯片130内具有第三焊盘133和第四焊盘134，第三面131露出第三焊盘133以及第四焊盘134，第三焊盘133与第二焊盘134电连接，且第四焊盘134还与部分第一导电结构111电连接。

上述封装结构中，在基板100表面的正投影面积最大的第一芯片120位于中介层110上方，在基板100表面的正投影面积小于第一芯片120的第二芯片130位于第一芯片120上方，且第二芯片130至少位于第一芯片120远离中介层110的表面上。第一芯片110与第二芯片130的相对位置关系可以进行调整，使得基板100的尺寸以及中介层110的尺寸始终保持不变，不需要更换不同尺寸的基板100和中介层110，封装结构的整体尺寸具有统一标准，封装结构的灵活性得到提高。

以下将结合附图对本公开实施例进行更为详细的说明。需要说明的是，为便于图示，图4中仅示出了基板100、第一芯片120以及第二芯片130。

参考图3至图4，基板100可以是印刷电路板(PCB，Printed Circuit Board)，可以是刚性PCB或柔性PCB。基板100的材料可以包括双马来酰亚胺三嗪(BT)树脂、FR 4(由玻璃纤维编织布与阻燃的环氧树脂粘合剂组成的复合材料)、陶瓷、玻璃、塑料、带、膜或其它支撑材料中的一种或多种组合。

在一些实施例中，封装结构中的其他部件均可以直接或间接键合至基板100表面上，基板100表面的面积大于封装结构中其他部件表面的面积。因此，封装结构的整体尺寸取决于基板100的尺寸，封装结构的长度大于或等于基板100的长度，封装结构的宽度大于或等于基板100的宽度。

中介层110位于基板100上方，并且，中介层110与基板100电连接。封装结构中除基板100以外的其他部件均直接或间接键合至中介层110远离基板100的表面上，中介层110的表面面积大于封装结构中除基板100以外其他部件的表面面积。并且，基板100通过中介层110中的第一导电结构111与封装结构中的其他部件电连接。中介层110的材料可以为硅。

在一些实施例中，第一导电结构111可以为硅通孔(TSV，Through Silicon Via)。第一导电结构111的设置可以缩短封装结构中除基板100外其他部件与基板100传输电信号的传输路径，提高封装结构中电信号的传输效率。

第一芯片120为封装结构中在基板100表面的正投影面积最大的芯片，第一芯片120位于中介层110上方。并且，第一芯片120具有远离基板100的第二面122以及朝向中介层110的第一面121，第一芯片120通过第一焊盘123与部分中介层110中的第一导电结构111电连接，进而与基板100电连接。第一芯片120通过第二焊盘124与位于第一芯片120远离基板100的表面上的其他部件电连接。

在一些实施例中，第一芯片120内还可以具有贯穿第一芯片120的第三导电结构125，第三导电结构125分别与第一焊盘123以及第二焊盘124电接触。即，中介层110中的第一导电结构111通过第一焊盘123与第一芯片120中的第三导电结构125电接触，位于第一芯片120远离基板100的表面上的部件通过第二焊盘124与第一芯片120中的第三导电结构125电接触。第三导电结构125可以缩短位于第一芯片120远离基板100的表面的其他部件、第一芯片120以及中介层110之间传输电信号的传输路径，提高封装结构中电信号的传输效率。在一些实施例中，第三导电结构125可以为硅通孔。

在一些实施例中，第一芯片120内还可以不具有贯穿第一芯片120的第三导电结构125。位于第一芯片120远离基板100的表面上的其他部件、第一芯片120以及中介层110可以通过第一芯片120以外的其他路径进行电信号的传输。

在一些实施例中，第一芯片120可以为逻辑芯片。例如，逻辑芯片中的每一个可以是中央处理单元(CPU，Central Processing Unit)芯片、图形处理单元(GPU，GraphicsProcessing Unit)芯片或应用处理器(AP，Application Processor)芯片。

在一些实施例中，第一芯片120还可以为存储芯片。例如，存储芯片中的每一个可以是例如易失性存储器半导体芯片，易失性存储器半导体芯片可以为动态随机存取存储器(DRAM，Dynamic Random Access Memory)或静态随机存取存储器(SRAM，Static Random-Access Memory)，非易失性存储器半导体芯片可以为相变随机存取存储器(PRAM，Phase-Change Random-Access Memory)、磁阻式随机存取存储器(MRAM，MagnetoresistiveRandom Access Memory)、铁电随机存取存储器(FeRAM，Ferroelectric Random AccessMemory)或电阻式随机存取存储器(RRAM，Resistive Random-Access Memory)。第一芯片120还可以为闪存，例如，NAND(Not AND)闪存。

在一些实施例中，中介层110与第一芯片120之间还可以包括第一键合层140，第一键合层140还可以覆盖第一焊盘123的侧面。并且，第一芯片120仅位于第一键合层140远离基板100的表面上，即第一键合层140的宽度与第一芯片120的宽度一致。第一键合层140位于第一焊盘123周围，并且第一键合层140远离基板100的表面与第一芯片120相接触，第一键合层140朝向基板100的表面与中介层110相接触，能够提升封装结构的稳定性。

在一些实施例中，第一键合层140可以为混合键合层(Hybrid Bonding)。混合键合技术不需要粘结剂即可进行键合，可以减小第一键合层140的厚度，减小第一芯片120与中介层110之间的垂直距离，从而进一步缩短中介层110与第一芯片120之间传输电信号的传输路径，进一步提升封装结构的信号传输效率。

在一些实施例中，第一键合层140的材料可以为二氧化硅。由于第一芯片120的材料为硅，第一键合层140的材料的热膨胀系数(CTE，Coefficient of Thermal Expansion)与第一芯片120的材料的热膨胀系数比较接近，能够使得第一芯片120与中介层110之间的应力较为均匀、稳定，减少了应力不匹配导致的芯片破裂的问题。

第二芯片130为封装结构中在基板100表面的正投影面积小于第一芯片120在基板100表面的正投影面积的芯片，第二芯片130至少位于第一芯片120远离中介层110的表面上，即第二芯片130还可以具有不位于与第一芯片120远离中介层110的表面上的部分，第二芯片130可以于第一芯片120的边缘向外突出。并且，第二芯片130具有远离基板100的第四面132以及朝向基板100的第三面131，第二芯片130通过第三焊盘133和第四焊盘134与第一芯片120以及中介层110电连接。其中，第三焊盘133与位于第一芯片120的第二面122上的第二焊盘124电连接，第四焊盘134还与部分中介层110中的第一导电结构111电连接。

在一些实施例中，第二芯片130可以为存储芯片。例如存储芯片中的每一个可以是易失性存储器半导体芯片，易失性存储器半导体芯片可以为动态随机存取存储器(DRAM，Dynamic Random Access Memory)或静态随机存取存储器(SRAM，Static Random-AccessMemory)，非易失性存储器半导体芯片可以为相变随机存取存储器(PRAM，Phase-ChangeRandom-Access Memory)、磁阻式随机存取存储器(MRAM，Magnetoresistive RandomAccess Memory)、铁电随机存取存储器(FeRAM，Ferroelectric Random Access Memory)或电阻式随机存取存储器(RRAM，Resistive Random-Access Memory)。第二芯片130还可以为闪存，例如，NAND(Not AND)闪存。在一些实施例中，第二芯片130还可以为逻辑芯片。

在一些实施例中，封装结构中第二芯片130的数量可以为多个，并且，每一第二芯片130可以位于第一芯片120的不同位置。即，封装结构中具有多个第二芯片130，多个第二芯片130在基板100表面的正投影面积均小于第一芯片120在基板100表面的正投影面积，多个第二芯片130均至少位于第一芯片120远离基板100的表面上，但多个第二芯片130位于第一芯片120远离基板100表面的位置不同。如此，当封装结构的需求发生变化，封装结构中需要再集成额外的芯片或者更改芯片尺寸时，可以根据第二芯片130与第一芯片120的排布情况进行更改，提高封装结构的灵活性，使得封装结构能够适应不同的应用需求。

在一些实施例中，封装结构中第二芯片130的数量也可以为一个，第二芯片130至少位于第一芯片120远离基板100的表面上。

在一些实施例中，封装结构中还包括第二键合层150，第二键合层150位于第一芯片120与第二芯片130之间，且还位于第二焊盘124与第三焊盘133的侧面。并且第二芯片130仅位于第二键合层150远离基板100的表面上，即第二键合层150的宽度与第二芯片130的宽度一致。第二键合层150与第一芯片120远离基底100的表面相接触，第二键合层150还与第二芯片130朝向中介层110的表面相接触，能够提升封装结构的稳定性。

在一些实施例中，第二键合层150可以为混合键合层(Hybrid Bonding)。混合键合技术不需要粘结剂即可进行键合，可以减小第二键合层150的厚度，减小第一芯片120与第二芯片130之间的垂直距离，从而进一步缩短第二芯片130、第一芯片120以及中介层110之间传输电信号的传输路径，进一步提升封装结构的信号传输效率。

在一些实施例中，第二键合层150的材料可以为二氧化硅。由于第一芯片120以及第二芯片130的材料为硅，第二键合层150的材料的热膨胀系数(CTE，Coefficient ofThermal Expansion)与第一芯片120的材料的热膨胀系数以及第二芯片130的材料的热膨胀系数比较接近，能够使得第一芯片120与第二芯片130之间的应力较为均匀、稳定，减少了应力不匹配导致的芯片破裂的问题。

在一些实施例中，第二芯片130可以包括正对部135以及错开部136，其中，正对部135仅位于第一芯片120远离中介层110的表面上，错开部136突出于第一芯片120的侧方。另外，第三焊盘133位于正对部135的第三面131上，第四焊盘134位于错开部136的第三面131上。正对部135通过第三焊盘133与第一芯片120表面的第二焊盘124电连接，进而通过第一芯片120内部的第三导电结构125以及第一焊盘123与中介层110中的第一导电结构111电连接。错开部136则通过第四焊盘134直接或间接与中介层110中的第一导电结构111电连接。在第四焊盘134与第一导电结构111之间还可以包括第四导电结构161，即第四导电结构161位于部分第四焊盘134与第一导电结构111之间。第四焊盘134通过第四导电结构161与第一导电结构111电连接。

如此，在封装结构的应用需求发生变化时，封装结构中封装的芯片的数量和尺寸发生变化，可以更改第一芯片120与第二芯片130的相对位置关系，即可以对正对部135以及错开部136的面积进行更改，以适应相同标准下的中介层110尺寸以及基板100的尺寸。当第二芯片130以及第一芯片120的数量较多或者尺寸较大时，可以增大正对部135的面积并减小错开部136的面积以保持封装结构的整体尺寸不发生变化。这能够有效地提高封装结构的灵活性，在保证封装结构整体尺寸不发生变化的同时，使得封装结构可以适应不同数量、不同大小的芯片的封装需求。

在一些实施例中，封装结构中还可以包括介质层160，介质层160位于错开部136与中介层110之间，并且还位于第一芯片120的侧面，第四导电结构161位于介质层160内，且第四导电结构161贯穿介质层160。介质层160与错开部136的第三面131相接触，并且，介质层160还与中介层110远离基板100的部分表面相接触。介质层160能够支撑起错开部136与中介层110之间的区域空白，进一步提高封装结构的稳定性。

在一些实施例中，介质层160的材料可以包括二氧化硅或氮化硅。介质层160的材料的热膨胀系数(CTE，Coefficient of Thermal Expansion)与第一芯片120的材料的热膨胀系数，能够使得第一芯片120与介质层160之间的应力较为均匀、稳定，减少了应力不匹配导致的芯片破裂的问题。

在一些实施例中，介质层160的厚度可以与第一芯片120的厚度相同，介质层120的厚度可以为20μm，第一芯片120的厚度也可以为20μm。如此，介质层160可以与垂直于基板100方向的两侧的中介层110以及第二芯片130均相接触，能够起到一定的提高封装结构稳定性的作用。

参考图5，在一些实施例中，第二芯片130还可以仅位于第一芯片120远离中介层110的表面上。并且，第一芯片120还具有电连接的第五焊盘126和第六焊盘127，第五焊盘126在第一面121上露出，第六焊盘127在第二面122上露出。第一芯片120通过第二焊盘124和第六焊盘127与第二芯片130电连接，第一芯片120通过第一焊盘123和第五焊盘126与中介层110中的第一导电结构111电连接，其中，第六焊盘127与第二芯片130的第三面131上的第四焊盘134电接触，第二焊盘124与第二芯片130第三面131上的第三焊盘133电接触。这样设置的排布方式可以进一步减小封装结构的尺寸。

在一些实施例中，第一芯片120内还可以具有贯穿第一芯片120的第二导电结构128。第二导电结构128分别与位于第一面121的第五焊盘126与位于第二面122的第六焊盘127电连接。第二导电结构128与第三导电结构125均位于第一芯片120内，且相对于第三导电结构125，第二导电结构128位于第一芯片120的外围。在一些实施例中，第二导电结构128可以为硅通孔(TSV，Through Silicon Via)。第二导电结构128的设置可以缩短第二芯片130与基板100传输电信号的传输路径，提高封装结构中电信号的传输效率。

第二芯片130仅位于第一芯片120远离基板100的表面上时，在一些实施例中，第二芯片130可以位于第一芯片120的边缘。即，第二芯片130的一侧边与第一芯片120的一侧边重合。这样排布的第二芯片130能够在减小封装结构整体尺寸的同时，进一步提升封装结构的灵活性。当芯片数量减少或芯片面积减小，位于第一芯片120边缘的第二芯片130可以通过向外平移，使第二芯片130向第一芯片120外侧凸起，当芯片数量增多或芯片面积增大，第二芯片130位于第一芯片120边缘也不会造成芯片面积的浪费，可以在第一芯片120中未覆盖第二芯片130的其他区域集成额外的第二芯片130。

在一些实施例中，封装结构中可还可以包括焊球170。焊球170位于基板表面，且基板100与第一导电结构111通过焊球170进行电连接。焊球170的材料可以包括锡。

在一些实施例中，封装结构中还可以包括塑封层180。塑封层180可以位于基板100上方，中介层110、第一芯片120以及第二芯片130均可以位于塑封层180内。并且，塑封层180的顶面与基板100上表面的距离与第二芯片130顶面与基板100上表面的距离可以相同，即塑封层180顶面上可以露出第二芯片130顶面，便于第二芯片130进行散热。另外，塑封层180还可以填充焊球170与中介层110以及基板100之间的间隙，使得焊球170的可靠性增加，减少因为应力不匹配导致的焊球170断开的问题。

塑封层180的材料可以包括树脂和氧化硅中的一种或多种。对整个封装结构进行塑封，能够提升封装结构的稳定性和机械强度。

本公开实施例提供的封装结构的技术方案中，在基板100上方具有中介层110，中介层110上方具有不同尺寸的第一芯片120以及第二芯片130。其中，第一芯片120在基板100表面的投影面积大于第二芯片130在基板100表面的投影面积，且第二芯片130至少位于第一芯片120远离中介层110的表面上。如此，在封装结构的应用需求发生变化时，封装结构中封装的芯片的数量以及尺寸发生变化时，基板100的尺寸以及中介层110的尺寸可以不发生变化，封装结构的整体尺寸能够具有统一标准，封装结构的灵活性得到提高。

相应的，本公开另一实施例还提供一种封装结构的制造方法，可以用于形成上述封装结构。以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。

参考图6，提供基板100。基板100可以是印刷电路板(PCB，Printed CircuitBoard)，可以是刚性PCB或柔性PCB。基板100的材料可以包括双马来酰亚胺三嗪(BT)树脂、FR 4(由玻璃纤维编织布与阻燃的环氧树脂粘合剂组成的复合材料)、陶瓷、玻璃、塑料、带、膜或其它支撑材料中的一种或多种组合。

提供中介层110，中介层110内具有贯穿中介层110的多个第一导电结构111。在一些实施例中，第一导电结构111可以为硅通孔(TSV，Through Silicon Via)。第一导电结构111的设置可以缩短封装结构中除基板100外其他部件与基板100传输电信号的传输路径，提高封装结构中电信号的传输效率。

进行第一键合处理，将中介层110键合至基板100上方，使得第一导电结构111与基板100电连接。在一些实施例中，中介层110与基板100之间可以具有焊球170，焊球170的材料可以包括锡。电信号可以在中介层110内的第一导电结构111以及基板100之间通过焊球170进行传输。

参考图7至图10，提供第一芯片120，第一芯片120具有相对的第一面121和第二面122，且第一芯片120内具有第一焊盘123和第二焊盘124，第一面121露出第一焊盘123，第二面122露出第二焊盘124；进行第二键合处理，将第一芯片120键合至中介层110上方，使得第一面121朝向中介层110，且第一焊盘123与部分第一导电结构111电连接。

参考图7，在中介层110表面形成具有开口的第一键合层140。在一些实施例中，可以先在中介层110表面沉积一层第一键合层140，再对第一键合层140进行刻蚀得到具有开口的第一键合层140。第一键合层140的材料可以包括二氧化硅或氮化硅。

参考图8，在第一键合层140的开口中形成第一焊盘123。第一焊盘123的高度大于上述步骤形成的具有开口的第一键合层140的高度。第一焊盘123的材料可以包括铜。形成第一焊盘123的工艺可以为电镀工艺。

参考图9，对上述步骤形成的第一焊盘123进行减薄处理。减薄处理后的第一焊盘123的顶面与上述步骤形成的第一键合层140的顶面齐平。减薄处理采用的工艺可以为化学机械抛光(CMP，Chemical Mechanical Polishing)。

参考图10，提供第一芯片120并进行第二键合处理，将具有贯穿第一芯片120的第三导电结构125的第一芯片120键合至中介层110上，使得第一面121朝向中介层110。第一芯片120与中介层110之间为第一键合层140。第一键合层140可以为混合键合层。第一焊盘123位于第一键合层140内，且第一焊盘123与第一导电结构111电连接。另外，第一芯片120的厚度可以为20μm。

在一些实施例中，后续键合的第二芯片130具有正对部135以及错开部136。正对部135完全位于第一芯片120远离中介层110的表面上，错开部136突出于第一芯片120侧面。在一些实施例中，第二芯片130可以仅位于第一芯片120远离中介层110的表面上。

需要说明的是，后续方法实施例以第二芯片130具有正对部135和错开部136的情况为例。

参考图11至图14，在一些实施例中，进行第二键合处理后还可以形成介质层160，在中介层110的表面形成介质层160。介质层160位于第二芯片130的错开部136与中介层110之间，且还位于第一芯片120的侧面，其中，第四导电结构161位于介质层160内。介质层160的顶面高于第一芯片120的顶面，以保证介质层160最终的高度不小于第一芯片120的高度，介质层160中的第四导电结构161可以与后续键合的第二芯片130电连接。

在一些实施例中，介质层160的材料可以包括二氧化硅。介质层160的设置可以使得封装结构的稳定性得到增加，并且，介质层160为第二芯片130的错开部136提供与中介层110的连接通道。

参考图11，在一些实施例中，形成介质层160的工艺步骤可以包括，先进行循环沉积处理，直至介质层160覆盖第二面122。在一些实施例中，循环沉积处理具体可以包括：沉积所述介质层，所述沉积时间为t1；等待一段时间，所述等待时间为t2；再沉积所述介质层，所述沉积时间为t1，直至所述介质层覆盖所述第二面；其中，t2大于t1。如此，可以较为精确地控制介质层160的沉积高度，在保证介质层160覆盖第二面122的情况下，不浪费过多材料，并且，使用等待时间大于沉积时间的多次循环沉积工艺能够有效地释放应力。

参考图12至图13，形成贯穿介质层160的第四导电结构161。参考图12，先形成贯穿介质层160的通孔，形成通孔的工艺可以为刻蚀工艺，通孔露出中介层110的表面。参考图13，在通孔中形成第四导电结构161，第四导电结构161的顶面可以高于介质层160的顶面，第四导电结构161填充满中介层110中的通孔。

在一些实施例中，第四导电结构161的材料可以包括铜。形成第四导电结构161的工艺可以为电镀工艺。

参考图14，在一些实施例中，可以对高于第一芯片120顶面的部件进行减薄处理，使得介质层160远离中介层110的表面与第二面122齐平。减薄处理使得第一芯片120的顶面、介质层160的顶面以及第四导电结构161的顶面齐平，便于进行后续的步骤。

参考图15至图16，提供第二芯片130，第二芯片130在基板100表面的正投影面积小于第一芯片120在基板100表面的正投影面积，第二芯片130具有相对的第三面131以及第四面132，第二芯片130内具有第三焊盘133和第四焊盘134，第三面131露出第三焊盘133以及第四焊盘134；进行第三键合处理，使得第二芯片130至少位于第一芯片120远离中介层110的表面上，第三面131朝向第一芯片120，第三焊盘133与第二焊盘134电连接，且第四焊盘134还与部分第一导电结构111电连接。

参考图15，在第一芯片120的顶面上以及介质层160的顶面上形成第二键合层150，第二键合层150中包括第二焊盘124、第三焊盘133以及第四焊盘134。其中，第三焊盘133与第二焊盘124使得第二芯片130的正对部135与第一芯片120中的第三导电结构125电连接。第四焊盘134使得第二芯片130的错开部136与介质层160中的第四导电结构161电连接。

参考图16，提供第二芯片130并进行第三键合处理，第二芯片130在基板100表面的正投影面积小于第一芯片120在基板100表面的正投影面积，第二芯片130具有相对的第三面131和第四面132，第三面131露出第三焊盘133以及第四焊盘134。进行第三键合处理，使得第二芯片130至少位于第一芯片120远离中介层110的表面上。

在一些实施例中，还可以形成第四导电结构161，第四导电结构161位于第四焊盘134与部分第一导电结构111之间，且第四导电结构161与第四焊盘134以及第一导电结构111电接触。

参考图17至图18，在一些实施例中，进行第三键合处理之后还可以包括形成塑封层180。塑封层180位于基板100表面，并且，中介层110、第一芯片120以及第二芯片130可以均位于塑封层180内。

参考图17，可以先形成塑封层180，使得塑封层180的顶面覆盖第二芯片130的顶面。如此可以保证塑封层180能够对整个封装结构进行塑封，使得封装结构具有更高的稳定性以及更高的机械强度。塑封层180的材料可以包括树脂和氧化硅中的一种或多种。

参考图18，还可以对塑封层180进行减薄处理。使得塑封层180的顶面与第二芯片130的顶面齐平，即塑封层180的顶面上露出第二芯片130的顶面。这样设置的塑封层180便于第二芯片130的散热，使得封装结构的热稳定性更高。

本公开实施例提供的封装结构的制造方法的技术方案中，提供了基板100以及位于基板100上的中介层110，通过混合键合使得第一芯片120键合至中介层110上，再把第二芯片130键合至第一芯片120上，使得第二芯片130至少部分位于第一芯片120上。其中，第二芯片130位于第一芯片120上的部分为正对部135，第二芯片130不位于第一芯片120上的部分为错开部136，错开部136与中介层110之间可以具有介质层160。能够使得封装结构的整体尺寸具有统一标准，封装结构的灵活性有效提升。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。