半导体装置

本申请基于并要求于2021年9月15日在韩国知识产权局提交的第10-2021-0123062号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。

技术领域

公开涉及半导体装置，并且更具体地，涉及包括场效应晶体管的半导体装置。

背景技术

半导体装置包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着半导体装置的尺寸和设计规则逐渐减小，MOSFET的尺寸也愈发缩小。MOSFET的缩小会使半导体装置的操作特性劣化。因此，已经进行了各种研究以开发制造具有优异性能的半导体装置的方法，同时克服与半导体装置的高集成度相关的问题。

发明内容

各种实施例提供了具有增强的电性质的半导体装置。

根据实施例，一种半导体装置可以包括：基底，包括在第一方向上延伸的第一有源图案，第一有源图案被在与第一方向相交的第二方向上延伸的沟槽分成一对第一有源图案；器件隔离层，填充沟槽的下部；多个第一源极/漏极图案，位于第一有源图案上；第一沟道图案，连接到第一源极/漏极图案，第一沟道图案包括堆叠且彼此间隔开的多个半导体图案；第一虚设栅电极，在第二方向上延伸，同时与沟槽的第一侧壁相邻；栅电极，在第一方向上与第一虚设栅电极间隔开，栅电极在第二方向上延伸同时穿过第一沟道图案；栅极覆盖图案，位于栅电极上；栅极接触件，结合到栅电极；以及分离图案，在栅电极与第一虚设栅电极之间在第二方向上延伸。分离图案的顶表面可以与栅极覆盖图案的顶表面处于同一水平。

根据一些实施例，一种半导体装置可以包括：第一逻辑单元和第二逻辑单元，位于基底上，第一逻辑单元和第二逻辑单元在第一方向上彼此间隔开；隔离区域，位于第一逻辑单元与第二逻辑单元之间；第一有源图案，位于第一逻辑单元上，以及第二有源图案，位于第二逻辑单元上；第一沟道图案，位于第一有源图案上，以及第二沟道图案，位于第二有源图案上；沟槽，位于隔离区域上；第一虚设栅电极，与沟槽的第一侧壁相邻并且在与第一方向相交的第二方向上延伸；栅电极，在第一逻辑单元上在第二方向上延伸，并且在第一方向上与第一虚设栅电极间隔开；以及分离图案，位于栅电极与第一虚设栅电极之间，分离图案在第二方向上延伸。第一栅极间隔件可以位于分离图案的上侧壁上。

根据一些实施例，一种半导体装置可以包括：基底，包括第一逻辑单元、第二逻辑单元和位于第一逻辑单元与第二逻辑单元之间的隔离区域，第一逻辑单元和第二逻辑单元在第一方向上彼此相邻；沟槽，位于隔离区域上，沟槽具有与第一逻辑单元相邻的第一侧壁和与第二逻辑单元相邻的第二侧壁；器件隔离层，填充沟槽的下部；第一有源图案和第二有源图案，分别位于第一逻辑单元和第二逻辑单元上；多个第一源极/漏极图案和多个第二源极/漏极图案，分别位于第一有源图案和第二有源图案上；第一沟道图案和第二沟道图案，分别连接到所述多个第一源极/漏极图案和所述多个第二源极/漏极图案，第一沟道图案和第二沟道图案中的每个沟道图案包括顺序堆叠并彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案；第一虚设栅电极，位于沟槽的第一侧壁上，第一虚设栅电极在与第一方向相交的第二方向上延伸；第二虚设栅电极，位于沟槽的第二侧壁上，第二虚设栅电极在第二方向上延伸；第一栅电极和第二栅电极，分别在第二方向上延伸同时分别穿过第一沟道图案和第二沟道图案，第一栅电极和第二栅电极中的每个包括位于基底与第一半导体图案之间的第一部分、位于第一半导体图案与第二半导体图案之间的第二部分、位于第二半导体图案与第三半导体图案之间的第三部分以及位于第三半导体图案上的第四部分；栅极介电层，位于第一沟道图案与第一栅电极之间以及位于第二沟道图案与第二栅电极之间；虚设栅极介电层，位于第一沟道图案与第一虚设栅电极之间以及位于第二沟道图案与第二虚设栅电极之间；第一栅极间隔件，位于第一栅电极的侧壁和第二栅电极的侧壁中的每个侧壁上；虚设栅极间隔件，位于第一虚设栅电极的侧壁和第二虚设栅电极的侧壁中的每个侧壁上；栅极覆盖图案，位于第一栅电极的顶表面和第二栅电极的顶表面中的每个顶表面上；第一分离图案，在第一栅电极与第一虚设栅电极之间在第二方向上延伸；第一层间介电层，位于栅极覆盖图案上；有源接触件，穿透第一层间介电层，并且结合到第一源极/漏极图案和第二源极/漏极图案中的一个源极/漏极图案；以及栅极接触件，穿透第一层间介电层，并且结合到第一栅电极和第二栅电极中的一个栅电极；第二层间介电层，位于第一层间介电层上；第一金属层，位于第二层间介电层中；第三层间介电层，位于第二层间介电层上；以及第二金属层，位于第三层间介电层中。第一分离图案的顶表面可以与栅极覆盖图案的顶表面处于同一水平。

附图说明

图1示出了示出根据实施例的半导体装置的平面图。

图2A、图2B、图2C和图2D分别示出了沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。

图3示出了示出根据对比实施例的半导体装置的沿着图1的线A-A'截取的剖视图。

图4、图6、图8、图10、图12、图14和图16示出了示出根据实施例的制造半导体装置的方法的平面图。

图5、图7A、图9A、图11A、图13A、图15A和图17A分别示出了沿着图4、图6、图8、图10、图12、图14和图16的线A-A'截取的剖视图。

图7B、图9B、图11B、图13B、图15B和图17B分别示出了沿着图6、图8、图10、图12、图14和图16的线B-B'截取的剖视图。

图11C、图13C和图15C分别示出了沿着图10、图12和图14的线C-C'截取的剖视图。

图11D和图13D分别示出了沿着图10和图12的线D-D'截取的剖视图。

图18示出了示出根据实施例的半导体装置的平面图。

图19A和图19B分别示出了沿着图18的线A-A'和线B-B'截取的剖视图。

图20示出了示出根据实施例的半导体装置的沿着图18的线A-A'截取的剖视图。

图21示出了示出根据实施例的半导体装置的沿着图18的线A-A'截取的剖视图。

图22A、图22B、图22C和图22D分别示出了示出根据实施例的半导体装置的沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。

具体实施方式

在此描述的实施例是示例实施例，因此，发明构思不限于此，并且可以以各种其他形式实现。

将理解的是，当元件或层被称为“在”另一元件或层“之上”、“上方”、“上”、“下方”、“下”、“之下”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层之上、上方、上、下方、下、之下、连接或结合到所述另一元件或层，或者可以存在中间元件或中间层。相反，当元件或层被称为“直接在”另一元件或层“之上”、“上方”、“上”、“下方”、“下”、“之下”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。

将理解的是，尽管在此可以使用术语“第一”、“第二”、“第三”、“第四”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分。

如在此所使用的，诸如“……中的至少一个(种/者)”的表述缀于一列元素(元件)之后时，修饰整列元素(元件)，而不修饰该列的个别元素(元件)。例如，表述“a、b和c中的至少一个(种/者)”应理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者或者a、b和c中的全部。

图1示出了示出根据实施例的半导体装置的平面图。图2A、图2B、图2C和图2D分别示出了沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。

参照图1和图2A至图2D，第一逻辑单元LC1和第二逻辑单元LC2可以设置在基底100上。第一逻辑单元LC1和第二逻辑单元LC2可以在第二方向D2上布置。第一逻辑单元LC1和第二逻辑单元LC2中的每个可以构成逻辑电路。例如，第一逻辑单元LC1和第二逻辑单元LC2中的每个可以包括包含在逻辑电路中的逻辑晶体管。在本实施例中，第一逻辑单元LC1和第二逻辑单元LC2可以包括相同或不同的逻辑电路。

基底100可以包括p型MOSFET(PMOS)区域PR和n型MOSFET(NMOS)区域NR。第一逻辑单元LC1和第二逻辑单元LC2中的每个可以包括在第二方向D2上延伸的PMOS区域PR和NMOS区域NR。基底100可以是半导体基底。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。

PMOS区域PR和NMOS区域NR可以由形成在基底100的上部上的第二沟槽TR2限定(图2C和图2D)。例如，第二沟槽TR2可以位于PMOS区域PR与NMOS区域NR之间。PMOS区域PR和NMOS区域NR可以跨第二沟槽TR2在第一方向D1上彼此间隔开。

基底100可以包括在第一逻辑单元LC1与第二逻辑单元LC2之间的隔离区域IR。第二沟槽TR2可以在隔离区域IR上在第一方向D1上延伸。例如，当在平面中观察时，第二沟槽TR2可以包括在第一方向D1上延伸的第一部分和在第二方向D2上延伸的第二部分。第二沟槽TR2可以将第一逻辑单元LC1与第二逻辑单元LC2彼此分离(图2A和图2B)。第二沟槽TR2可以在第二方向D2上将第二逻辑单元LC2与第一逻辑单元LC1分离。

形成在基底100的上部上的第一沟槽TR1可以限定第一有源图案AP1和第二有源图案AP2(图2C和图2D)。第一有源图案AP1和第二有源图案AP2可以分别设置在PMOS区域PR和NMOS区域NR中。第一沟槽TR1可以比第二沟槽TR2浅。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的竖直突出部分。

根据实施例，第二沟槽TR2可以将单个第一有源图案AP1分成在第二方向D2上彼此相邻的一对第一有源图案AP1(图2A)。第二沟槽TR2可以包括与第一逻辑单元LC1相邻的第一侧壁SW1和与第二逻辑单元LC2相邻的第二侧壁SW2。第一侧壁SW1和第二侧壁SW2可以跨第二沟槽TR2在第二方向D2上面向彼此。第二沟槽TR2可以将单个第二有源图案AP2分成在第二方向D2上彼此相邻的一对第二有源图案AP2(图2B)。

器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括氧化硅。第一有源图案AP1和第二有源图案AP2可以各自具有竖直地突出超过器件隔离层ST的上部。器件隔离层ST可以不设置在第一有源图案AP1的上部和第二有源图案AP2的上部中的任一者上。器件隔离层ST可以设置在第一有源图案AP1的下侧壁和第二有源图案AP2的下侧壁上。器件隔离层ST可以填充在第一逻辑单元LC1与第二逻辑单元LC2之间在第一方向D1上延伸的第二沟槽TR2的下部。例如，器件隔离层ST可以直接设置在包括于在第一方向D1上延伸的第二沟槽TR2中的第一侧壁SW1和第二侧壁SW2中的每个的下部上。

第一有源图案AP1可以包括在其上部上的第一沟道图案CH1(图2A)。第二有源图案AP2可以包括在其上部上的第二沟道图案CH2(图2B)。第一沟道图案CH1和第二沟道图案CH2中的每个可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在竖直方向或第三方向D3上彼此间隔开。

第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以包括晶体硅。

多个第一凹槽RS1可以形成在第一有源图案AP1的上部上(图2A)。第一源极/漏极图案SD1可以设置在对应的第一凹槽RS1中。第一源极/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以置于一对第一源极/漏极图案SD1之间。例如，一对第一源极/漏极图案SD1可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。

多个第二凹槽RS2可以形成在第二有源图案AP2的上部上(图2B)。第二源极/漏极图案SD2可以设置在对应的第二凹槽RS2中。第二源极/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以置于一对第二源极/漏极图案SD2之间。例如，一对第二源极/漏极图案SD2可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。

第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个可以具有设置在与第三半导体图案SP3的顶表面的水平基本相同的水平处的顶表面。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个可以具有设置在比第三半导体图案SP3的顶表面的水平高的水平处的顶表面。

第一源极/漏极图案SD1可以包括其晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，SiGe)。因此，一对第一源极/漏极图案SD1可以为第一沟道图案CH1提供压应力。第二源极/漏极图案SD2可以包括与基底100的半导体元素相同的半导体元素(例如，Si)。

虚设栅电极DGE可以设置为与第二沟槽TR2的第一侧壁SW1和第二侧壁SW2相邻(图2A和图2B)。虚设栅电极DGE可以在第一方向D1上延伸的同时穿过第一有源图案AP1和第二有源图案AP2(例如，与第一有源图案AP1和第二有源图案AP2交叉)。虚设栅电极DGE可以设置为与隔离区域IR相邻。虚设栅电极DGE可以不连接到将在下面讨论的栅极接触件GC。

虚设栅电极DGE可以包括主体部分UP、沿着第二沟槽TR2的第一侧壁SW1或第二侧壁SW2从主体部分UP竖直地且向下地延伸的竖直部分VP、以及从竖直部分VP朝向第一源极/漏极图案SD1或第二源极/漏极图案SD2突出的一个或多个突出部分PT。

主体部分UP在第二方向D2上的宽度可以大于竖直部分VP在第二方向D2上的宽度。在PMOS区域PR附近的虚设栅电极DGE的突出部分PT可以与第一源极/漏极图案SD1相邻。在NMOS区域NR附近的虚设栅电极DGE的突出部分PT可以与下面将讨论的内间隔件IP相邻。

虚设栅极间隔件DGS可以设置在虚设栅电极DGE的相对的侧壁上。虚设栅极间隔件DGS可以包括与下面将讨论的栅极间隔件GS的材料相同的材料。在虚设栅电极DGE上的虚设栅极间隔件DGS中的一个虚设栅极间隔件可以沿着第二沟槽TR2的第一侧壁SW1和第二侧壁SW2中的一个侧壁竖直地延伸，以接触器件隔离层ST的顶表面。

虚设栅极介电层DGI可以置于虚设栅电极DGE与第一沟道图案CH1之间以及虚设栅电极DGE与第二沟道图案CH2之间。虚设栅极介电层DGI可以包括与下面将讨论的栅极介电层GI的材料相同的材料。

栅电极GE可以设置为在第一方向D1上延伸，同时穿过第一有源图案AP1和第二有源图案AP2(例如，与第一有源图案AP1和第二有源图案AP2交叉)。栅电极GE中的每个可以与第一沟道图案CH1和第二沟道图案CH2竖直地叠置。栅电极GE可以在第二方向D2上与虚设栅电极DGE间隔开。

栅电极GE可以包括置于基底100与第一半导体图案SP1之间的第一部分PO1、置于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、置于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3、以及在第三半导体图案SP3上的第四部分PO4。

返回参照图2A，在PMOS区域PR上，栅电极GE可以在其第一部分PO1、第二部分PO2和第三部分PO3处具有不同的宽度。例如，第三部分PO3在第二方向D2上的最大宽度可以大于第二部分PO2在第二方向D2上的最大宽度。第一部分PO1在第二方向D2上的最大宽度可以大于第三部分PO3在第二方向D2上的最大宽度。

返回参照图2D，栅电极GE可以设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个的顶表面TS、底表面BS和相对的侧壁SIW上。例如，根据本实施例的晶体管可以是其中栅电极三维地围绕沟道的三维场效应晶体管(例如，多桥沟道场效应晶体管(MBCFET)或环栅场效应晶体管(GAAFET))。

返回参照图1和图2A至图2D，一对栅极间隔件GS可以设置在栅电极GE的第四部分PO4的相对的侧壁上。栅极间隔件GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔件GS可以各自具有比栅电极GE的顶表面高的顶表面。栅极间隔件GS的顶表面可以与将在下面讨论的第一层间介电层110的顶表面处于同一水平。栅极间隔件GS可以包括从SiCN、SiCON和SiN中选择的至少一种。可选择地，栅极间隔件GS可以均包括由从SiCN、SiCON和SiN中选择的至少两种形成的多层。

栅极覆盖图案GP可以设置在栅电极GE和虚设栅电极DGE中的每个上。栅极覆盖图案GP可以沿着栅电极GE或虚设栅电极DGE在第一方向D1上延伸。栅极覆盖图案GP可以包括相对于将在下面讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括从SiON、SiCN、SiCON和SiN中选择的至少一种。

栅极介电层GI可以置于栅电极GE与第一沟道图案CH1之间以及栅电极GE与第二沟道图案CH2之间。栅极介电层GI可以设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个的顶表面TS、底表面BS和相对的侧壁SIW上。栅极介电层GI可以设置在栅电极GE下方的器件隔离层ST的顶表面上(见图2D)。

根据实施例，栅极介电层GI和虚设栅极介电层DGI中的每个可以包括氧化硅层、氮氧化硅层和高k介电层中的一个或多个。高k介电层可以包括其介电常数比氧化硅的介电常数大的高k介电材料。例如，高k介电材料可以包括从氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中选择的至少一种。

可选择地，根据实施例的半导体装置可以包括使用负电容器的负电容场效应晶体管。例如，栅极介电层GI和虚设栅极介电层DGI中的每个可以包括展现铁电性质的铁电材料层和展现顺电性质的顺电材料层。

铁电材料层可具有负电容。顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小到小于每个电容器的电容。相反，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增大到比每个电容器的电容的绝对值大的正值。

当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容可以增大。总电容的增大可以用于允许包括铁电材料层的晶体管在室温下具有小于约60毫伏每十进位(mV/decade)的亚阈值摆幅。

铁电材料层可具有铁电性质。例如，铁电材料层可以包括氧化铪、氧化铪锆、氧化钡锶钛和氧化铅锆钛中的一种或多种。例如，氧化铪锆可以是其中氧化铪掺杂有锆(Zr)的材料。对于另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。

铁电材料层还可以包括掺杂在其中的杂质。例如，杂质可以包括锆(Zr)、铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的一种或多种。包括在铁电材料层中的杂质的类型可以根据何种铁电材料被包括在铁电材料层中而改变。

当铁电材料层包括氧化铪时，铁电材料层可以包括诸如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)的杂质中的至少一种。

当杂质是铝(Al)时，铁电材料层可以包括约3原子百分比至约8原子百分比的铝。在此描述中，杂质的比率可以是铝与铪和铝的总和的比率。

当杂质是硅(Si)时，铁电材料层可以包括约2原子百分比至约10原子百分比的硅。当杂质是钇(Y)时，铁电材料层可以包括约2原子百分比至约10原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可以包括约1原子百分比至约7原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可以包括约50原子百分比至约80原子百分比的锆。

顺电材料层可以具有顺电性质。顺电材料层可以包括例如从氧化硅和高k金属氧化物中选择的至少一种。包括在顺电材料层中的金属氧化物可以包括例如从氧化铪、氧化锆和氧化铝中选择的至少一种，但是公开不限于此。

铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪可以具有与包括在顺电材料层中的氧化铪的晶体结构不同的晶体结构。

铁电材料层可以具有呈铁电性质的厚度。铁电材料层的厚度可以在例如约0.5nm至约10nm的范围内，但公开不限于此。因为铁电材料各自具有自身的展现铁电性质的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。

例如，栅极介电层GI和虚设栅极介电层DGI中的每个可以包括单个铁电材料层。对于另一示例，栅极介电层GI和虚设栅极介电层DGI中的每个可以包括彼此间隔开的多个铁电材料层。栅极介电层GI和虚设栅极介电层DGI中的每个可以具有其中多个铁电材料层与多个顺电材料层交替地堆叠的堆叠结构。

栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅极介电层GI上，并且可以与第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3相邻。第一金属图案可以包括控制晶体管的阈值电压的逸出功金属。可以调节第一金属图案的厚度和组成以实现晶体管的期望阈值电压。例如，栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3可以由第一金属图案或逸出功金属形成。虚设栅电极DGE可以具有与栅电极GE的结构基本相同或相似的结构。

第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)以及从钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中选择的至少一种金属。此外，第一金属图案还可以包括碳(C)。第一金属图案可以包括多个堆叠的逸出功金属层。

第二金属图案可以包括其电阻比第一金属图案的电阻小的金属。例如，第二金属图案可以包括从钨(W)、铝(Al)、钛(Ti)和钽(Ta)中选择的至少一种金属。例如，栅电极GE的第四部分PO4可以包括第一金属图案和在第一金属图案上的第二金属图案。

返回参照图2B，内间隔件IP可以设置在NMOS区域NR中。内间隔件IP可以对应地置于第二源极/漏极图案SD2与栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3之间。内间隔件IP可以与第二源极/漏极图案SD2直接接触。内间隔件IP可以将第二源极/漏极图案SD2与栅电极GE的第一部分PO1、第二部分PO2和第三部分PO3中的每个分离。

内间隔件IP可以包括低k介电材料。低k介电材料可以包括其介电常数比氧化硅或氮化硅的介电常数小的材料。例如，低k介电材料可以包括从氧化硅、掺杂有氟或碳的氧化硅、多孔氧化硅以及有机聚合电介质中选择的至少一种。

第一层间介电层110可以设置在基底100上。第一层间介电层110可以设置在栅极间隔件GS、虚设栅极间隔件DGS、第一源极/漏极图案SD1和第二源极/漏极图案SD2上。第一层间介电层110可以具有与栅极覆盖图案GP的顶表面、虚设栅极间隔件DGS的顶表面和栅极间隔件GS的顶表面基本处于同一水平的顶表面。第一层间介电层110可以在其上设置有设置在栅极覆盖图案GP上的第二层间介电层120。根据实施例，第一层间介电层110和第二层间介电层120可以包括氧化硅层。

分离图案DB可以在虚设栅电极DGE与栅电极GE之间在第一方向D1上延伸。分离图案DB可以置于与隔离区域IR相邻的一对第一源极/漏极图案SD1之间以及与隔离区域IR相邻的一对第二源极/漏极图案SD2之间。分离图案DB可以具有比第一源极/漏极图案SD1的底端和第二源极/漏极图案SD2的底端低的底表面。分离图案DB可以穿过第一有源图案AP1和第二有源图案AP2(例如，与第一有源图案AP1和第二有源图案AP2交叉)。在NMOS区域NR中，分离图案DB可以与内间隔件IP相邻。

栅极间隔件GS可以设置在分离图案DB的上侧壁上。分离图案DB的底表面可以设置在比器件隔离层ST的底表面的水平高的水平处。可选择地，分离图案DB的底表面可以设置在与器件隔离层ST的底表面的水平基本相同的水平处或设置在比器件隔离层ST的底表面的水平低的水平处。分离图案DB可以具有与栅极覆盖图案GP的顶表面、栅极间隔件GS的顶表面和虚设栅极间隔件DGS的顶表面(例如，基本)处于同一水平的顶表面。

分离图案DB可以包括与器件隔离层ST的材料不同的材料。例如，分离图案DB可以包括氮化硅。

有源接触件AC可以设置为穿透第一层间介电层110和第二层间介电层120，并且与第一源极/漏极图案SD1和第二源极/漏极图案SD2中的对应的源极/漏极图案电连接。一对有源接触件AC可以设置在栅电极GE的相对侧上。当在平面图中观察时，有源接触件AC可以具有在第一方向D1上延伸的条形(bar，或“杠形”)形状。有源接触件AC可以是自对准接触件。例如，栅极覆盖图案GP和栅极间隔件GS可以用于以自对准方式形成有源接触件AC。例如，有源接触件AC可以设置在栅极间隔件GS的侧壁的至少一部分上。尽管未示出，但是有源接触件AC可以设置在栅极覆盖图案GP的顶表面的一部分上。有源接触件AC可以不设置在与第二沟槽TR2相邻的第一源极/漏极图案SD1和第二源极/漏极图案SD2中的任何一个上。

硅化物图案SC可以对应地置于有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可以通过硅化物图案SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2中的一个。硅化物图案SC可以包括金属硅化物(例如，从硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中选择的至少一种)。

栅极接触件GC可以设置为穿透第二层间介电层120和栅极覆盖图案GP，并且与栅电极GE电连接。根据实施例，参照图2A和图2B，上介电图案UIP可以形成与栅极接触件GC相邻的每个有源接触件AC的上部(例如，形成在与栅极接触件GC相邻的每个有源接触件AC的上部上)。因此，可以防止诸如由栅极接触件GC与同其相邻的有源接触件AC之间的接触引起的电短路的工艺故障。

有源接触件AC和栅极接触件GC中的每个可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括从铝、铜、钨、钼和钴中选择的至少一种金属。阻挡图案BM可以设置在导电图案FM的侧壁和底表面上。阻挡图案BM可以包括金属层和金属氮化物层。金属层可以包括从钛、钽、钨、镍、钴和铂中选择的至少一种。金属氮化物层可以包括从氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中选择的至少一个。

第一金属层M1可以设置在第三层间介电层130中。第一金属层M1可以包括第一线M1_I和第一过孔VI1。第一线M1_I中的每条可以具有在第二方向D2上延伸的线性形状或条形形状。第一过孔VI1可以设置在第一线M1_I下方。第一过孔VI1可以对应地置于有源接触件AC与第一线M1_I之间。第一过孔VI1可以对应地置于栅极接触件GC与第一线M1_I之间。

可以通过单独的工艺形成第一金属层M1的第一线M1_I和其下面的第一过孔VI1。例如，可以各自通过单镶嵌工艺来形成第一线M1_I和第一过孔VI1。可以采用亚20nm工艺来制造根据本实施例的半导体装置。

第二金属层M2可以设置在第四层间介电层140中。第二金属层M2可以包括第二线M2_I。第二线M2_I中的每条可以具有在第一方向D1上延伸的线性形状或条形形状。

第二金属层M2还可以包括第二过孔VI2。第二过孔VI2可以设置在第二线M2_I下方。第二过孔VI2可以对应地置于第一线M1_I与第二线M2_I之间。

可以在同一工艺中将第二金属层M2的第二线M2_I和其下面的第二过孔VI2形成为单一件。例如，可以采用双镶嵌工艺来同时形成第二金属层M2的第二线M2_I和第二过孔VI2。

第一金属层M1的第一线M1_I和第二金属层M2的第二线M2_I可以包括相同的导电材料或不同的导电材料。例如，第一线M1_I和第二线M2_I可以包括从铝、铜、钨、钼和钴中选择的至少一种金属材料。

根据实施例，尽管未示出，但是堆叠的金属层可以附加地设置在第四层间介电层140上。堆叠的金属层中的每个可以包括布线(routing lines)。

图3示出了示出根据对比实施例的半导体装置的沿着图1的线A-A'截取的剖视图。

参照图1和图3，与第二沟槽TR2相邻的第一源极/漏极图案SD1可以具有比其他第一源极/漏极图案SD1的厚度小的厚度。在MBCFET结构中，半导体装置的尺寸的减小可能增大将在下面讨论的牺牲图案PP的纵横比(或高宽比)，并且这种趋势会导致与第二沟槽TR2相邻的牺牲图案PP的倾斜(见图8、图9A和图9B)。由于当形成第一凹槽RS1时，与第二沟槽TR2相邻的牺牲图案PP的倾斜会减小第一有源图案AP1的暴露面积，因此可能不会实现第一凹槽RS1的期望深度。因此，相邻的栅电极GE可能彼此连接而不彼此分离，并且这种连接会引起半导体装置的失效和故障。结果，半导体装置的可靠性和电性质会劣化。

根据实施例，分离图案DB可以设置在与第二沟槽TR2相邻地形成的栅电极GE和虚设栅电极DGE之间。因此，即使当如上所述，相邻的栅电极GE因第一凹槽RS1形成为具有不足的厚度而彼此连接时，也可以防止半导体装置失效和故障。因此，半导体装置的电性质不会劣化。

图4、图6、图8、图10、图12、图14和图16示出了示出根据实施例的制造半导体装置的方法的平面图。图5、图7A、图9A、图11A、图13A、图15A和图17A分别示出了沿着图4、图6、图8、图10、图12、图14和图16的线A-A'截取的剖视图。图7B、图9B、图11B、图13B、图15B和图17B分别示出了沿着图6、图8、图10、图12、图14和图16的线B-B'截取的剖视图。图11C、图13C和图15C分别示出了沿着图10、图12和图14的线C-C'截取的剖视图。图11D和图13D分别示出了沿着图10和图12的线D-D'截取的剖视图。

参照图4和图5，可以在基底100上交替地堆叠牺牲层SAL和有源层ACL。牺牲层SAL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，并且有源层ACL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。例如，牺牲层SAL可以包括硅锗(SiGe)，并且有源层ACL可以包括硅(Si)。

可以通过其中基底100用作种子层的外延生长工艺形成牺牲层SAL和有源层ACL。可以在基底100的整个表面上共形地形成牺牲层SAL和有源层ACL。

参照图6、图7A和图7B，可以在基底100的PMOS区域PR和NMOS区域NR上形成掩模图案。掩模图案可以各自具有在第二方向D2上延伸的线性形状或条形形状。

可以在掩模图案用作蚀刻掩模的情况下执行第一图案化工艺，以形成限定第一有源图案AP1和第二有源图案AP2的第一沟槽TR1。可以在PMOS区域PR和NMOS区域NR中分别形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2中的每个可以包括交替地堆叠在其上部上的牺牲层SAL和有源层ACL。

基底100可以经历第二图案化工艺以形成限定PMOS区域PR和NMOS区域NR的第二沟槽TR2。第二沟槽TR2可以形成为比第一沟槽TR1深。当在平面图中观察时，第二沟槽TR2可以包括在第一方向D1上延伸的部分和在第二方向D2上延伸的部分。

第二沟槽TR2可以限定第一逻辑单元LC1和第二逻辑单元LC2。第二沟槽TR2可以在第一逻辑单元LC1与第二逻辑单元LC2之间的隔离区域IR上在第一方向D1上延伸。

第二沟槽TR2可以将单个第一有源图案AP1分成在第二方向D2上彼此相邻的一对第一有源图案AP1。第二沟槽TR2可以包括与第一逻辑单元LC1相邻的第一侧壁SW1和与第二逻辑单元LC2相邻的第二侧壁SW2。第二沟槽TR2可以将单个第二有源图案AP2分成在第二方向D2上彼此相邻的一对第二有源图案AP2。

可以在基底100上形成器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括氧化硅。第一有源图案AP1和第二有源图案AP2可以各自具有竖直地突出超过器件隔离层ST的上部。器件隔离层ST可以填充在第一逻辑单元LC1与第二逻辑单元LC2之间在第一方向D1上延伸的第二沟槽TR2的下部。例如，器件隔离层ST可以直接设置在第一方向D1上延伸的第二沟槽TR2的第一侧壁SW1和第二侧壁SW2中的每个的下部上。

参照图8、图9A和图9B，可以在基底100上形成牺牲图案PP以穿过第一有源图案AP1和第二有源图案AP2。牺牲图案PP中的每个可以形成为具有在第一方向D1上延伸的线性形状或条形形状。牺牲图案PP可以沿着第二方向D2以一定间距布置。

例如，牺牲图案PP的形成可以包括在基底100的整个表面上形成牺牲层，在牺牲层上形成硬掩模图案MK，并且使用硬掩模图案MK作为蚀刻掩模来对牺牲层进行图案化。牺牲层可以包括多晶硅。

可以在牺牲图案PP中的每个的相对的侧壁上形成一对栅极间隔件GS。栅极间隔件GS的形成可以包括在基底100的整个表面上共形地形成栅极间隔件层，并且各向异性地蚀刻栅极间隔件层。栅极间隔层可以包括从SiCN、SiCON和SiN中选择的至少一种。可选择地，栅极间隔层可以是包括从SiCN、SiCON和SiN中选择的至少两种的多层。

与第二沟槽TR2相邻的每个牺牲图案PP可以包括主体部分UP和从主体部分UP沿着第二沟槽TR2的第一侧壁SW1或第二侧壁SW2竖直地延伸的竖直部分VP。

参照图10和图11A至图11D，可以在第一有源图案AP1的上部上形成第一凹槽RS1。可以在第二有源图案AP2的上部上形成第二凹槽RS2。在形成第一凹槽RS1和第二凹槽RS2的同时，器件隔离层ST可以在第一有源图案AP1和第二有源图案AP2中的每个的相对侧上凹陷(见图11C)。

例如，第一凹槽RS1的形成可以包括使用硬掩模图案MK和栅极间隔件GS作为蚀刻掩模来蚀刻第一有源图案AP1的上部。可以在一对牺牲图案PP之间形成第一凹槽RS1。可以通过用于形成第一凹槽RS1的方法相同的方法形成在第二有源图案AP2的上部上的第二凹槽RS2。

可以在第一凹槽RS1中对应地形成第一源极/漏极图案SD1。例如，可以在第一凹槽RS1的内壁用作种子层的情况下执行选择性外延生长(SEG)工艺，以形成第一源极/漏极图案SD1。第一源极/漏极图案SD1可以从种子生长，或者从暴露于第一凹槽RS1的基底100和有源层ACL生长。第一源极/漏极图案SD1的形成可以在一对第一源极/漏极图案SD1之间限定第一沟道图案CH1。例如，SEG工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。第一源极/漏极图案SD1可以包括其晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，SiGe)。第一源极/漏极图案SD1中的每个可以由多个半导体层形成。一对第一源极/漏极图案SD1之间的有源层ACL可以被转换为构成第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。

根据实施例，可以在用于形成第一源极/漏极图案SD1的SEG工艺期间原位注入杂质。可选择地，在形成第一源极/漏极图案SD1之后，可以将杂质注入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以掺杂有杂质以具有第一导电类型(例如，p型)。

在NMOS区域中，可以去除暴露于第二凹槽RS2的牺牲层SAL(例如，暴露于第二凹槽RS2的牺牲层SAL的一部分)，然后，可以形成内间隔件IP。可以在第二凹槽RS2中对应地形成第二源极/漏极图案SD2。例如，可以在第二凹槽RS2的内壁用作种子的情况下执行选择性外延生长(SEG)工艺，以形成第二源极/漏极图案SD2。第二源极/漏极图案SD2可以包括例如与基底100的半导体元素相同的半导体元素(例如，Si)。第二源极/漏极图案SD2可以被掺杂为具有第二导电类型(例如，n型)。第二源极/漏极图案SD2的形成可以在一对第二源极/漏极图案SD2之间限定第二沟道图案CH2。一对第二源极/漏极图案SD2之间的有源层ACL可以被转换为构成第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。

参照图12和图13A至图13D，可以将第一层间介电层110形成为设置在第一源极/漏极图案SD1、第二源极/漏极图案SD2、硬掩模图案MK和栅极间隔件GS上。例如，第一层间介电层110可以包括氧化硅层。

可以对第一层间介电层110进行平坦化，直到暴露牺牲图案PP的顶表面。可以采用回蚀工艺或化学机械抛光(CMP)工艺来对第一层间介电层110进行平坦化。可以在平坦化工艺期间将硬掩模图案MK全部去除。结果，第一层间介电层110可以具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面(例如，基本)处于同一水平的顶表面。

牺牲图案PP的去除可以形成暴露第一有源图案AP1和第二有源图案AP2的第一空的空间ET1。当去除牺牲图案PP时，可以通过第一空的空间ET1暴露第一有源图案AP1和第二有源图案AP2。第一空的空间ET1可以暴露第一有源图案AP1和第二有源图案AP2中的每个的牺牲层SAL。

可以选择性地去除通过第一空的空间ET1暴露的牺牲层SAL。例如，可以执行选择性地蚀刻牺牲层SAL的蚀刻工艺，使得可以仅去除牺牲层SAL，并且使得可以保留第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。在该过程中，内间隔件IP可以防止在第二源极/漏极图案SD2中出现缺陷。

仅第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以保留在第一有源图案AP1和第二有源图案AP2中的每个上。可以在去除了牺牲层SAL的对应区域中形成第二空的空间ET2。第二空的空间ET2可以被限定在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3之间。

参照图14和图15A至图15C，可以在第一空的空间ET1和第二空的空间ET2中共形地形成栅极介电层GI。可以在栅极介电层GI上形成栅电极GE。可以将栅电极GE形成为填充第一空的空间ET1和第二空的空间ET2。例如，栅电极GE可以包括填充第二空的空间ET2的第一部分PO1、第二部分PO2和第三部分PO3。栅电极GE还可以包括填充第一空的空间ET1的第四部分PO4。可以在栅电极GE上形成栅极覆盖图案GP。

与第二沟槽TR2相邻的栅电极GE可以被称为虚设栅电极DGE。设置在虚设栅电极DGE的侧壁上的栅极间隔件GS可以被称为虚设栅极间隔件DGS。置于虚设栅电极DGE与第一沟道图案CH1之间以及虚设栅电极DGE与第二沟道图案CH2之间的栅极介电层GI可以被称为虚设栅极介电层DGI。

参照图16、图17A和图17B，可以在虚设栅电极DGE与栅电极GE之间形成分离图案DB。分离图案DB的形成可以包括通过去除与虚设栅电极DGE相邻的栅电极GE来形成孔，并且用介电材料填充该孔。

分离图案DB可以在第一方向D1上延伸的同时穿过第一有源图案AP1和第二有源图案AP2。分离图案DB可以包括与器件隔离层ST的材料不同的材料。例如，分离图案DB可以包括氮化硅。分离图案DB可以置于与隔离区域IR相邻的一对第一源极/漏极图案SD1之间以及与隔离区域IR相邻的一对第二源极/漏极图案SD2之间。分离图案DB可以具有比第一源极/漏极图案SD1的底端和第二源极/漏极图案SD2的底端低的底表面。

分离图案DB可以具有与栅极间隔件GS接触的上侧壁。分离图案DB的底表面可以设置在比器件隔离层ST的底表面的水平高的水平处。可选择地，分离图案DB的底表面可以设置在与器件隔离层ST的底表面的水平基本相同的水平处或设置在比器件隔离层ST的底表面的水平低的水平处。

返回参照图1和图2A至图2D，可以在第一层间介电层110上形成第二层间介电层120。第二层间介电层120可以包括氧化硅层。可以形成有源接触件AC以穿透第二层间介电层120和第一层间介电层110，并且与第一源极/漏极图案SD1和第二源极/漏极图案SD2中的对应的源极/漏极图案电连接。可以形成栅极接触件GC以穿透第二层间介电层120和栅极覆盖图案GP并且与栅电极GE电连接。

可以在有源接触件AC和栅极接触件GC上形成第三层间介电层130。可以在第三层间介电层130中形成第一金属层M1。可以在第三层间介电层130上形成第四层间介电层140。可以在第四层间介电层140中形成第二金属层M2。

图18示出了示出根据实施例的半导体装置的平面图。图19A和图19B分别示出了沿着图18的线A-A'和线B-B'截取的剖视图。在下面的实施例中，将省略与上面参照图1和图2A至图2D讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。

参照图18、图19A和图19B，栅极接触件GC可以不设置在与虚设栅电极DGE相邻的栅电极GE上。根据实施例，可以省略参照图1和图2A至图2D讨论的分离图案DB，并且替代地，可以不向与虚设栅电极DGE相邻的栅电极GE提供电连接。因此，即使当出现参照图3所论述的缺陷时，半导体装置的电性质也可以不减弱。

图20示出了示出根据实施例的半导体装置的沿着图18的线A-A'截取的剖视图。在下面的实施例中，将省略与上面参照图18、图19A和图19B讨论的特征重复的特征的详细描述，并且将详细讨论其差异。

参照图18和图20，栅极接触件GC可以设置在与虚设栅电极DGE相邻的栅电极GE上，并且可以在该栅极接触件GC与第一线M1_I之间省略第一过孔VI1。例如，可以不向与虚设栅电极DGE相邻的栅电极GE提供电连接。栅极接触件GC可以设置在与虚设栅电极DGE相邻的栅电极GE上，因此栅极接触件GC可以在密度上(或在每单位面积的栅极接触件GC的数量上)附加地增大。例如，栅极接触件GC的数量可以增加到等于或类似于其他晶体管的数量。因此，可以减少由负载效应引起的工艺缺陷，并防止在平坦化工艺期间出现台阶差。

图21示出了示出根据实施例的半导体装置的沿着图18的线A-A'截取的剖视图。在下面的实施例中，将省略与上面参照图18、图19A和图19B讨论的特征重复的特征的详细描述，并且将详细讨论其差异。

参照图18和图21，第一过孔VI1可以设置在与虚设栅电极DGE相邻的栅电极GE上，并且可以在该第一过孔VI1与同虚设栅电极DGE相邻的栅电极GE之间省略栅极接触件GC。例如，可以不向与虚设栅电极DGE相邻的栅电极GE提供电连接。第一过孔VI1可以设置为与邻近于虚设栅电极DGE的栅电极GE竖直地叠置，因此第一过孔VI1可以在密度上(或在每单位面积的第一过孔VI1的数量上)附加地增大。例如，第一过孔VI1的数量可以增加到等于或类似于其他晶体管的数量。因此，可以减少由负载效应引起的工艺缺陷，并防止在平坦化工艺期间出现台阶差。

图22A、图22B、图22C和图22D分别示出了示出根据实施例的半导体装置的沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。在下面的实施例中，将省略与上面参照图1和图2A至图2D讨论的技术特征重复的技术特征的详细描述，并且将详细讨论其差异。

参照图1和图22A至图22D，形成在基底100的上部上的第二沟槽TR2可以限定PMOS区域PR和NMOS区域NR。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间以及在相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。

器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。第一有源图案AP1和第二有源图案AP2可以各自具有竖直地突出超过器件隔离层ST的上部。第一有源图案AP1和第二有源图案AP2可以各自在其上部处具有鳍形状。器件隔离层ST可以不设置在第一有源图案AP1的上部和第二有源图案AP2的上部上。器件隔离层ST可以设置在第一有源图案AP1和第二有源图案AP2中的每个的下侧壁上。

第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部上。第一源极/漏极图案SD1可以是各自具有第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以置于一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部上。第二源极/漏极图案SD2可以是各自具有第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以置于一对第二源极/漏极图案SD2之间。

第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以各自具有与第一沟道图案CH1和第二沟道图案CH2的顶表面处于同一水平的顶表面。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以各自具有比第一沟道图案CH1和第二沟道图案CH2的顶表面高的顶表面。

栅电极GE可以设置为在第一方向D1上延伸，同时穿过第一有源图案AP1和第二有源图案AP2。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直地叠置。栅电极GE中的每个可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和相对的侧壁。

参照图22D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1和至少一个第一侧壁SIW1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2和至少一个第二侧壁SIW2上。根据实施例，根据本实施例的晶体管可以是其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维鳍式场效应晶体管(例如，FinFET)。

与参照图1和图2A至图2D讨论的虚设栅电极DGE不同，在本实施例中，虚设栅电极DGE可以不包括突出部分PT。分离图案DB、栅电极GE、有源接触件AC、第一金属层M1和第二金属层M2可以与参照图1和图2A至图2D讨论的那些基本相同。

根据上述实施例，分离图案可以设置在栅电极与同第二沟槽相邻地形成的虚设栅电极之间。因此，即使在其中形成源极/漏极图案的凹槽未被给予足够的厚度时，也可以防止相邻的栅电极彼此连接。结果，可以防止半导体装置的失效并增强半导体装置的可靠性和电性质。

尽管已经结合附图中所示的上述实施例描述了公开，但是本领域普通技术人员将理解，在不脱离公开的精神和必要特征的情况下，可以在其中进行形式和细节上的变化。因此，上面公开的实施例应该被认为是说明性的而不是限制性的。