具有插塞结构的半导体元件及其制备方法

交叉引用

本申请案主张美国第17/497,775号及第17/500,456号专利申请案(优先权日为“2021年10月8日”及“2021年10月13日”)的优先权及益处，该等美国申请案的内容以全文引用的方式并入本文中。

技术领域

本公开提供一种半导体元件及其制备方法，特别涉及一种具有插塞结构的半导体元件及其制备方法。

背景技术

半导体元件被用于各种电子应用，例如个人电脑、移动电话、数码相机和其他电子装置。半导体元件的尺寸正在不断缩小，以满足日益增长的计算能力的需求。然而，在缩小尺寸的工艺中出现了各种问题，而且这种问题在不断增加。因此，在实现提高品质、产量、性能和可以靠性以及降低复杂性方面仍然存在挑战。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应做为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体元件，包括：一基底；一插塞结构，包括设置在该基底上的一底部导电层、设置在该底部导电层上的一中间导电层、设置在该中间导电层上的一顶部导电层、以及覆盖该中间导电层的一侧壁并设置在该底部导电层和该顶部导电层之间的一绝缘覆盖层；以及一第一介电质层，设置在该基底上并围绕该插塞结构。该底部导电层的一宽度大于该中间导电层的一宽度。该顶部导电层的一宽度大于该中间导电层的该宽度。

在一些实施例中，该底部导电层的该宽度和由该中间导电层的该宽度和该绝缘覆盖层的一厚度组成的一总宽度大致相同。

在一些实施例中，该顶部导电层的一侧壁、该绝缘覆盖层的一侧壁和该底部导电层的一侧壁实质上共面。

在一些实施例中，该第一介电质层的一顶部表面位于大约该顶部导电层的一顶部表面和该顶部导电层的一底部表面之间的一垂直水平面上。

在一些实施例中，该半导体元件包括一底部介电质层，设置在该第一介电质层和该基底之间。

在一些实施例中，该半导体元件包括一第二介电质层，设置在该第一介电质层上。该第二介电质层的一顶部表面位在大于该顶部导电层的该顶部表面的一垂直水平面上。

在一些实施例中，该半导体元件包括一触点，设置在该顶部导电层上并与该顶部导电层电连接。

在一些实施例中，该触点包括一下部和一上部，该下部设置在该顶部导电层上，该上部设置在该下部上，且该上部的一宽度大于该下部的一宽度。

在一些实施例中，该半导体元件包括一第三介电质层，设置在该第二介电质层上并围绕该触点。

在一些实施例中，该底部导电层的一厚度和该顶部导电层的一厚度大致相同。

在一些实施例中，该底部导电层的一厚度大于该顶部导电层的一厚度。

在一些实施例中，该第一介电质层包括一多孔介电质材料，该中间导电层包括铝和铜，该底部导电层和该顶部导电层包括钛和氮化钛，以及该绝缘覆盖层包括氧化铝。

在一些实施例中，该绝缘覆盖层的一厚度与该中间导电层的一宽度之比在大约1：20到大约1：2000的范围内。

本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一基底；依次在该基底上形成一第一导电材料的层、一第二导电材料的层、一第三导电材料的层和一抗反射涂层；执行一插塞蚀刻工艺，将该第一导电材料的层转变成该基底上的一底部导电层，将该第二导电材料的层转变成该底部导电层上的一中间导电的层，并将该第三导电材料的层转变成该中间导电层上的一顶部导电层；在该中间导电的层的一侧壁上选择性地形成一绝缘覆盖层；以及在该基底上并围绕一插塞结构形成一第一介电质层。该底部导电层、该中间导电层、该顶部导电层和该绝缘覆盖层共同配置该插塞结构。该底部导电层的一宽度大于该中间导电层的一宽度，该顶部导电层的一宽度大于该中间导电层的该宽度。

在一些实施例中，该第一介电质层包括一多孔介电质材料，该中间导电层包括铝和铜，该底部导电层和该顶部导电层包括钛和氮化钛，以及该绝缘覆盖层包括氧化铝。

在一些实施例中，该半导体元件的制备方法包括在该第一介电质层和该基底之间形成一底部介电质层。

在一些实施例中，该半导体元件的制备方法，还包括执行一回蚀(etch back)工艺，将该第一介电质层的一顶部表面降低到该顶部导电层的一顶部表面和该顶部导电层的一底部表面之间的一垂直水平面上。

在一些实施例中，该半导体元件的制备方法包括：在该第一介电质层上并围绕着该顶部导电层和抗反射涂层形成一第二介电质层；在该第二介电质层和该抗反射涂层上形成一第三介电质层；通过移除该抗反射涂层和该第三介电质层的一部分以形成一接触孔；以及在该接触孔中形成一触点，以与该顶部导电层电连接。该顶部导电层通过该接触孔曝露。

在一些实施例中，该第二介电质层的一硬度可以大于该第一介电质层的一硬度。

在一些实施例中，该底部介电质层包括二氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂式低介电常数(低k)介电质层、化学气相沉积低k介电质层，或其组合。

由于本公开的半导体元件的设计，绝缘覆盖层可以防止中间导电层中的金属离子扩散出来污染相邻的元件(例如，该第一介电质层)，因此可以减少相邻的导电特征之间的短路。因此，半导体元件的可靠性和电气特性性能可得到改善。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。配置本公开的公开权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可以相当容易地利用下文揭示的概念与特定实施例可以做为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离公开权利要求所定义的本公开的构思和范围。

附图说明

参阅实施方式与公开权利要求合并考量附图时，可以得以更全面了解本公开案的揭示内容，附图中相同的元件符号指相同的元件。

图1是流程图，例示本公开一实施例的半导体元件的制备方法。

图2至图11是剖视图，例示本公开一实施例的半导体元件的制备流程。

图12至图15是剖视图，例示本公开另一实施例的半导体元件的制备流程。

附图标记说明：

1A：半导体元件

10：制备方法

101：基底

103：接触孔

103L：下部

103U：上部

105：触点

105L：下部

105U：上部

201：插塞结构

203：底部导电层

203S：侧壁

205：中间导电层

205S：侧壁

207：顶部导电层

207S：侧壁

207TS：顶部表面

209：绝缘覆盖层

209S：侧壁

301：底部介电质层

303：第一介电质层

303TS：顶部表面

305：第二介电质层

307：第三介电质层

401：第一导电材料

403：第二导电材料

405：第三导电材料

407：抗反射涂层

407TS：顶部表面

409：第一遮罩(掩膜)层

411：能量可移除材料

S11：步骤

S13：步骤

S15：步骤

S17：步骤

T1：厚度

T2：厚度

T3：厚度

VL1：垂直水平面

VL2：垂直水平面

W1：宽度

W2：宽度

W3：宽度

W4：总宽度

W5：宽度

W6：宽度

具体实施方式

以下公开内容提供做为实作本公开的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，该些仅为实例且不旨在执行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可以相依于工艺条件及/或元件的所期望性质。此外，以下说明中将第一特征形成于第二特征“上方”或第二特征“上”可以包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可以包括其中第一特征与第二特征之间可以形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可以按不同比例任意绘制各种特征。在附图中，为简化起见，可以省略一些层/特征。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可以同样相应地执行直译。

应当理解，当一元件或层被称为"连接到"或"耦合到"另一元件或层时，它可以直接连接到或耦合到另一元件或层，或者可能存在中间的元件或层。

应当理解，尽管可以用术语第一、第二等来描述各种元素，但这些元素不应受到术语的限制。除非另有说明，术语仅用于区分一个元素和另一个元素。因此，例如，下面讨论的第一要素、第一元件或第一部分可以被称为第二要素、第二元件或第二部分，而不偏离本公开内容的教导。

除非上下文另有说明，本文在提到方向、布局、位置、形状、大小、数量或其他措施时，使用的术语如"相同"、"相等"、"平面”或”共面"，不一定是指完全相同的方向、布局、位置、形状、大小、数量或其他措施，而是指在可能发生的、例如由于制造过程而发生的可接受的变化范围内，包括几乎相同的方向、布局、位置、形状、大小、数量或其他措施。术语”实质上”可以用来反映此含义。例如，被描述为”实质上相同"、"实质上相等”或”实质上平面”的项目可以是完全相同、相等或平面，也可以是在可接受的变化范围内相同、相等或平面，例如由于制造过程而可能发生的变化。

在本公开内容中，半导体元件一般是指利用半导体特性而能发挥作用的元件，电光元件、发光显示元件、半导体电路和电子元件都包括在半导体元件的范围内。

应当理解，在本公开的描述中，上方(或上方)对应于方向Z的箭头方向，下方(或下方)对应于方向Z的箭头的相反方向。

应当理解，在本公开的描述中，术语“以形成(forming)”、“被形成(formed)”和“形成(form)”可以指并包括建立、建构、图案化、植入或沉积元素、掺杂物或材料的任何方法。形成方法的例子可以包括但不限于原子层沉积、化学气相沉积、物理气相沉积、溅镀、共溅镀、旋涂、扩散、沉积、生长、植入、光刻、干蚀刻和湿蚀刻。

应该理解，在本公开内容的描述中，指出的功能或步骤可能以不同于图中指出的顺序发生。例如，连续显示的两个图事实上可能实质上是同时执行的，或者有时可能以相反的循序执行，取决于所涉及的功能或步骤。

图1是流程图，例示本公开一实施例的半导体元件1A的制备方法10。图2至图11是剖视图，例示本公开一实施例的半导体元件1A的制备流程。

参照图1至图5，在步骤S11，可以提供基底101，可以在基底101上形成底部介电质层301，并且可以在底部介电质层301上形成多个插塞结构201。

参照图2，在一些实施例中，基底101可以是完全由至少一种半导体材料组成的块状(bulk)半导体基底；块状半导体基底不包含任何介电质、绝缘层或导电特征。块状半导体基底的制作技术可以是，例如，本质(elementary)半导体，如硅或锗；化合物半导体，如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟，或其他III-V族化合物半导体、或II-VI族化合物半导体；或其组合。

在一些实施例中，基底101可以包括绝缘体上的半导体(semiconductor-on-insulator，SOI)结构，由下到上包括处理基底、绝缘体层和最上面的半导体材料层。处理基底和最上面的半导体材料层的制作技术可以通过上述块状半导体基底相同的材料。绝缘体层可以是结晶或非结晶的介电质材料，如氧化物和/或氮化物。例如，绝缘层可以是一种介电质氧化物，如氧化硅(silicon oxide)。另例如，绝缘体层可以是介电氮化物，如氮化硅(silicon nitride)或氮化硼(boron nitride)。又例如，绝缘体层可以包括介电质氧化物和介电质氮化物的堆叠，如按任何顺序的氧化硅和氮化硅或氮化硼的堆叠。绝缘体层的厚度可以在10纳米(nm)到200纳米的范围内。

应当理解，在本公开内容的描述中，术语"大约"修改本公开的成分、组成或反应物的数量是指可能发生的数值数量的变化，例如，通过用于制造浓缩物或溶液的典型测量和液体处理程序。此外，测量程序中的疏忽错误、用于制造组合物或执行方法的成分的制造、来源或纯度的差异等都可能产生变化。在一实施例中，术语"大约"是指公开数值的10％的范围内。在另一实施例中，术语"大约"是指公开数值的5％的范内。在又一实施例中，术语"大约"是指公开数值的10、9、8、7、6、5、4、3、2或1％的范围内。

在一些实施例中，基底101可以包括多个元件单元(device element)(为清晰起见未显示)、多个介电质层(为清晰起见未显示)和多个导电特征(为清晰起见未显示)。

在一些实施例中，多个元件单元可以形成在块状半导体基底或最上面的半导体材料层上。多个元件单元的某些部分可以形成在块状半导体基底或最上面的半导体材料层中。多个元件单元可以是晶体管，如互补金属氧化物半导体(CMOS)晶体管、金属氧化物半导体场效应晶体管(MOSFETs)、鳍状场效应晶体管(FinFET)等，或其组合。

在一些实施例中，多个介电质层可以形成在块状半导体基底或最上面的半导体材料层上，并覆盖多个元件单元。在一些实施例中，多个介电质层的制作技术可以是，例如，氧化硅(silicon oxide)、硼磷酸盐玻璃(borophosphosilicate glass)、未掺杂的硅酸盐玻璃(undoped silicate glass)、氟化硅酸盐玻璃(fluorinated silicate glass)、低介电常数(低k)材料等，或其组合材料。本公开中使用的术语”(低k)”是指介电常数小于二氧化硅的介电质材料。低k材料的介电常数可以小于3.0或甚至小于2.5。在一些实施例中，低k材料的介电常数可以小于2.0。多个介电质层的制作技术可以通过沉积工艺，如化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或类似工艺。沉积工艺之后可以执行平坦化(planarization)工艺，以移除多余的材料，并为后续的工艺步骤提供实质上平坦的表面。

在一些实施例中，多个导电特征可包括互连层、导电通孔(via)和导电垫(pad)。互连层可以相互分离，并可以沿Z方向水平设置在多个介电质层中。在本实施例中，最顶层的互连层可以被指定为导电垫。导电通孔可以沿Z方向连接相邻的互连层、相邻的元件单元和互连层，以及相邻的导电垫和互连层。在一些实施例中，导电通孔可以改善散热，并可以提供结构支撑。在一些实施例中，多个导电特征的制作技术可以是，例如，钨(W)、钴(Co)、锆(Zr)、钽(Ta)、钛(Ti)、铝(Al)、钌(Ru)、铜(Cu)、金属碳化物(如碳化钽(TaC)、碳化钛(TiC)、碳化钽镁(TaMgC))、金属氮化物(如氮化钛(TiN))、过渡金属铝化物或其组合。多个导电特征可以在形成多个介电质层的工艺中形成。

在一些实施例中，多个元件单元和多个导电特征可以共同配置半导体元件1A的功能单元。在本公开内容的描述中，功能单元一般是指与功能相关的电路，该电路已被划分为一独立的单元。在一些实施例中，功能单元可以是典型的高度复杂的电路，如处理器内核、存储器控制器或加速器单元。在其他一些实施例中，功能单元的复杂性和功能可以更复杂或更不复杂。

参照图2，底部介电质层301可以形成在基底101上。底部介电质层301可以包括，例如，二氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂式(spin-on)低k介电质层、化学气相沉积低k介电质层，或其组合。在一些实施例中，底部介电质层301可以包括自平坦化(self-planarizing)的材料，例如旋涂式玻璃或旋涂式低k介电质材料，如SiLKTM。使用自平坦化的介电质材料可以避免执行后续的平坦化步骤。在一些实施例中，底部介电质层301的制作技术可以通过沉积工艺，包括例如化学气相沉积工艺、等离子体增强化学气相沉积工艺、蒸镀(evaporation)工艺或旋涂(spin-on coating)工艺。

参照图2，第一导电材料层401层可以形成在底部介电质层301上。在一些实施例中，第一导电材料401可以包括，例如，钛、氮化钛、氮化钛硅、钽、氮化钽、氮化钽硅或其组合。在一些实施例中，第一导电材料层401层的制作技可以通过例如原子层沉积(ALD)工艺、化学气相沉积工艺和/或溅镀(sputtering)工艺。在一些实施例中，第一导电材料401层可以选择性地经过氧化、氮化或其他工艺，以在第一导电材料401层中形成氧化物、氮化物和/或其他金属化合物。

参照图2，第二导电材料403层可以形成在第一导电材料层401层上。在一些实施例中，第二导电材料403可以包括，例如，铝，铜，及其组合。

在一些实施例中，第二导电材料403是铝和铜的合金，并且铝的含量大于铜的含量。已发现在铝中加入少量的铜可以提高抗电迁移的能力，同时这种添加可以更减少小山丘(hillock)的出现，小山丘是铝层表面上的小突起。在一些实施例中，第二导电材料403层的制作技术可以是，例如，化学气相沉积工艺和/或溅镀工艺。在一些实施例中，第二导电材料403层的制作技术的工艺温度可以在大约100℃到大约400℃的范围内。在一些实施例中，第二导电材料403层的制作技术的工艺压力可以在大约1毫托(mTorr)到大约100毫托的范围内。在一些实施例中，第二导电材料403层的厚度可以在大约4000埃(angstrom)到大约11000埃的范围内。

参照图2，第三导电材料405层可以形成在第二导电材料403层上。在一些实施例中，第三导电材料405可以包括，例如，钛、氮化钛、氮化钛硅、钽、氮化钽、氮化钽硅或其组合。在一些实施例中，第三导电材料405层的制作技术可以通过原子层沉积工艺、化学气相沉积工艺和/或溅镀工艺。在一些实施例中，第三导电材料405层可以选择性地经过氧化、氮化或其他工艺，以在第三导电材料405层中形成氧化物、氮化物和/或其他金属化合物。

参照图2，可以在第三导电材料405层上形成抗反射涂层407。抗反射涂层407可以在下面的图案化工艺中，抑制下层的反射(如图3和图4所示)，以提供准确的图案复制。在一些实施例中，抗反射涂层407可以包括氮化硅和氮化钛。

在一些实施例中，抗反射涂层407的制作技术可以通过包括硅烷化合物和含氧和碳的化合物(如二氧化碳或有机硅化合物)的工艺气体进行反应。抗反射涂层407可以至少包括硅和氧，并可以还包括碳。抗反射涂层407的制作技术可以通过等离子体增强化学气相沉积工艺。抗反射涂层407可以表现出大约11或更小的介电常数，如大约4或更小。

在一些实施例中，适用于等离子体增强化学气相沉积工艺的硅烷基化合物可以包括无氧硅烷基化合物。无氧硅烷基化合物可以有公式Si

在一些实施例中，适合的含氧和含碳化合物可包括二氧化碳、一氧化碳和含氧的有机硅化合物。适合的含氧有机硅化合物包括四乙氧基硅烷、三乙氧基氟硅烷、1,3,5,7-四甲基环四硅氧烷、二甲基二乙氧基硅烷、二甲基二甲氧基硅烷、1,3-二甲基二硅氧烷、1,1,3,3-四甲基二硅氧烷、六甲基二硅氧烷、1,3-双(硅亚甲基)二硅氧烷。双(1-甲基二硅氧烷)甲烷，2,2-双(1-甲基二硅氧烷)丙烷，六甲氧基二硅氧烷，1,3,5-三硅酮-2,4,6-三甲基，八甲基环四硅氧烷。1,3,5,7,9-五甲基环五硅氧烷，1,3,5,7-四硅氧烷-2,6-二氧-4,8-二甲基，六甲基环三硅氧烷，及其组合。

参照图3，第一遮罩层409可以形成在抗反射涂层407上。第一遮罩层409可以是光刻胶层。第一遮罩层409可以具有多个插塞结构201的图案。

参照图4，可以使用第一遮罩层409做为图案导引(guide)来执行插塞蚀刻工艺，以移除抗反射涂层407的一部分、第三导电材料405的一部分、第二导电材料403的一部分和第一导电材料401的一部分。在插塞蚀刻工艺之后，抗反射涂层407可以被分成多个部分。第一导电材料401层可以转变成多个底部导电层203。第二导电材料403层可以转变成多个中间导电层205。第三导电材料405层可以转变成多个顶部导电层207。

在一些实施例中，插塞蚀刻工艺可以是一多步骤的蚀刻工艺。例如，插塞蚀刻工艺可以包括四个蚀刻阶段，分别蚀刻抗反射涂层407、第三导电材料405、第二导电材料403和第一导电材料401。在一些实施例中，插塞蚀刻工艺可以是非等向性(anisotropic)蚀刻工艺。在一些实施例中，插塞蚀刻工艺可以包括非等向性蚀刻工艺和等向性(isotropic)蚀刻工艺。例如，插塞蚀刻工艺在蚀刻抗反射涂层407时可以是非等向性，而在蚀刻第二导电材料403时可以是等向性。

在一些实施例中，在插塞蚀刻工艺的第二导电材料蚀刻阶段，第二导电材料403与抗反射涂层407的蚀刻速率之比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内、或大约10：1到大约2：1的范围内。在一些实施例中，在插塞蚀刻工艺的第二导电材料蚀刻阶段，第二导电材料403与第三导电材料405的蚀刻速率之比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内、或大约10：1到大约2：1的范围内。在一些实施例中，在插塞蚀刻工艺的第二导电材料蚀刻阶段，第二导电材料403与第一导电材料401的蚀刻速率之比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内、或大约10：1到大约2：1的范围内。在一些实施例中，在插塞蚀刻工艺的第二导电材料蚀刻阶段，第二导电材料403与底部介电质层301的蚀刻速率之比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内、或大约10：1到大约2：1的范围内。

在一些实施例中，插塞蚀刻工艺的第二导电材料蚀刻阶段的蚀刻剂可以是，例如，氯气和氩气。蚀刻剂的流量对于氯来说可以是大约200sccm，对于氩来说是1000sccm。插塞蚀刻工艺的第二导电材料蚀刻阶段的工艺温度可以在大约50℃(摄氏度)到大约200℃的范围内。插塞蚀刻工艺的第二导电材料蚀刻阶段的工艺压力可以在大约50毫托到大约10托(Torr)的范围内。插塞蚀刻工艺的第二导电材料蚀刻阶段的工艺持续时间可以在大约30秒到大约200秒的范围内。在一些实施例中，底部介电质层301可以做为插塞蚀刻工艺的蚀刻停止层。

为了简明、清晰和方便描述，只描述一个底部导电层203，一个中间导电层205和一个顶部导电层207。

参照图4，底部导电层203的宽度W1可以大于中间导电层205的宽度W2。中间导电层205的宽度W2可以小于顶部导电层207的宽度W3。底部导电层203的宽度W1和顶部导电层207的宽度W3可以实质上相同。换言之，底部导电层203、中层导电层205和顶部导电层207可以共同配置一I型剖面轮廓。

在一些实施例中，底部导电层203的厚度T1和顶部导电层207的厚度T2可以实质上相同。在一些实施例中，底部导电层203的厚度T1和顶部导电层207的厚度T2可以不同。例如，底部导电层203的厚度T1可以大于顶部导电层207的厚度T2。

参照图5，多个绝缘覆盖层209可以选择性地分别和相应的形成在多个中间导电层205的侧壁205S上，并完全覆盖侧壁205S。为了简明、清晰和方便描述，只描述一个绝缘覆盖层209。可对图4所示的中间半导体元件执行热氧化工艺，在包括铝的中间导电层205的侧壁205S上可以形成一氧化层(例如，氧化铝)。该氧化层可以称为绝缘覆盖层209。绝缘覆盖层209可以防止中间导电层205在后续的半导体工艺中受到污染或损坏。此外，绝缘覆盖层209可以防止中间导电层205中的金属离子扩散出来污染相邻的元件，因此可以减少相邻导电特征之间的短路。

在一些实施例中，底部导电层203的宽度W1和总宽度W4(由中间导电层205的宽度W2和绝缘覆盖层209的厚度T3组成)可以实质上相同。顶部导电层207的宽度W3和总宽度W4可以实质上相同。换言之，由底部导电层203的侧壁203S、绝缘覆盖层209的侧壁209S和顶部导电层207的侧壁207S组成的表面可以实质上垂直。应当理解，在本公开内容的描述中，如果存在一水平面，而一表面与该水平面的偏差不超过该表面的均方根粗糙度的三倍，则该表面就是"实质上平坦"的。

在一些实施例中，绝缘覆盖层209的厚度T3与中间导电层205的宽度W2之比可以在大约1∶20到大约1∶2000的范围内、大约1∶50到大约1∶1800的范围内、或大约1∶200到大约1∶1600的范围内。

参照图1、图6和图7，在步骤S13，可以在底部介电质层301上形成第一介电质层303。

参照图6，第一介电质层303可以形成在底部介电质层301上，并完全覆盖多个插塞结构201和抗反射涂层407。换言之，第一介电质层303可以完全围绕多个插塞结构201。应当理解，中间导电层205通过绝缘覆盖层209而与第一介电质层303分开。可以执行平面化工艺，如化学机械研磨(CMP)工艺，直到抗反射涂层407的顶部表面曝露，以移除多余的材料，并为后续工艺步骤提供实质上平坦的表面。在一些实施例中，第一介电质层303的制作技术可以是，例如，多孔(porous)介电质材料。在一些实施例中，第一介电质层303的制作技术可以是，例如，多孔低k介电质材料、多孔聚合材料、有机旋涂式玻璃，或其组合，但不限于此。在一些实施例中，根据第一介电质层303的材料类型，第一介电质层303的孔隙(为清晰起见未显示)的平均直径范围在大约10埃到大约200埃的范围内。

参照图7，可以执行回蚀(etch back)工艺，将第一介电质层303的顶部表面303TS降低到顶部导电层207的顶部表面207TS和顶部导电层207的底部表面207BS之间的的垂直水平面VL1上。在回蚀工艺中，抗反射涂层407可以做为保护层，防止底下的顶部导电层207受损坏。在一些实施例中，回蚀工艺可以是一非等向性干蚀刻工艺。在一些实施例中，在回蚀工艺中，第一介电质层303与抗反射涂层407的蚀刻速率之比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内、或大约10：1到大约2：1的范围内。在一些实施例中，在回蚀工艺中，第一介电质层303与顶部导电层207的蚀刻速率之比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内、或大约10：1到大约2：1的范围内。

参照图1、图8、图9，在步骤S15，可以在第一介电质层303上形成第二介电质层305，并在第二介电质层305上形成第三介电质层307。

参照图8，第二介电质层305可以形成在第一介电质层303上，并完全覆盖多个插塞结构201和抗反射涂层407。在一些实施例中，第二介电质层305与第一介电质层303的制作材料可以不同。例如，第二介电质层305可以具有比第一介电质层303更大硬度的制作材料。在一些实施例中，第二介电质层305的制作技术可以是，例如，氧化硅、硼磷酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃等或其组合。第二介电质层305的制作技术可以通过沉积工艺，如化学气相沉积工艺、等离子体增强化学气相沉积工艺或类似工艺。可以执行平坦化工艺，如化学机械研磨工艺，直到抗反射涂层407的顶部表面407TS曝露，以移除多余的材料，并为后续工艺步骤提供实质上平坦的表面。在平坦化工艺之后，第二介电质层305的顶部表面305TS位于垂直水平面VL2上，大于顶部导电层207的顶部表面207TS。

参照图9，第三介电质层307可以形成在第二介电质层305上并覆盖抗反射涂层407。第三介电质层307的制作技术可以是，例如，二氧化硅、未掺杂的硅酸盐玻璃、氟硅酸盐玻璃、硼磷硅酸盐玻璃、旋涂式低k介电质层、化学气相沉积低k介电质层或其组合。在一些实施例中，第三介电质层307可以包括自平坦化的材料，如旋涂式玻璃或旋涂式低k介电质材料，如SiLK

参照图1、图10和图11，在步骤S17，可以在第三介电质层307中形成多个触点105并与多个插塞结构201电连接。

参照图10，可以执行开口蚀刻工艺，以移除第三介电质层307的一部分，并完全移除抗反射涂层407。在开口蚀刻工艺之后，可以形成多个接触孔103，多个顶部导电层207可以通过多个接触孔103曝露。在开口蚀刻工艺中，第三介电质层307与顶部导电层207的蚀刻速率之比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内、或大约10：1到大约2：1的范围内。在开口蚀刻工艺中，抗反射涂层407与顶部导电层207的蚀刻速率之比可以在大约100：1到大约1.05：1的范围内、大约15：1到大约2：1的范围内、或大约10：1到大约2：1的范围内。

为了简明、清晰和方便描述，只描述一个接触孔103。

参照图10，接触孔103可以包括下部103L和上部103U。接触孔103的下部103L可以位于抗反射涂层407被占用的位置。上部103U可以沿第三介电质层307设置并与下部103L连通。下部103L的宽度W5可与顶部导电层207的宽度W3大致相同。上部103U的宽度W6可以大于下部103L的宽度W5。

参照图11，多个触点105可以分别和相应地形成在多个接触孔103中。多个触点105可以与多个插塞结构201电连接。多个触点105的制作技术可以是，例如，多晶硅、多晶锗、多晶硅锗、钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如，氮化钛)、过渡金属铝化物或其组合。多个触点105的制作技术可以通过，例如，化学气相沉积工艺、物理气相沉积工艺、溅镀工艺或类似工艺。可以执行平面化工艺，如化学机械研磨工艺，直到第三介电质层307的顶部表面曝露，以移除多余的材料，并为后续工艺步骤提供实质上平坦的表面。

为了简明、清晰和方便描述，只描述一个触点105。触点105可以包括下部105L和上部105U。触点105的下部105L可以形成在顶部导电层207上，并由第二介电质层305围绕。触点105的上部105U可以形成在触点105的下部105L上，并由第三介电质层307围绕。由于触点105的轮廓由接触孔103决定，触点105的下部105L可以具有与接触孔103的下部103L相同的宽度W5，而触点105的上部105U可以具有与接触孔103的上部103U相同的宽度W6。在一些实施例中，下部105L的宽度W5可与顶部导电层207的宽度W3大致相同。上部105U的宽度W6可以大于下部105L的宽度W5。

图12至图15是剖视图，例示本公开另一实施例的半导体元件1B的制备流程。

参照图12，可以用类似于图2至图5中说明的程序来制备一中间半导体元件，其描述在此不再重复。能量可移除材料411层可以形成在底部介电质层301上并围绕多个插塞结构201。能量可移除材料411可以包括，例如，热分解材料、光子分解材料、电子束分解材料或其组合的材料。例如，能量可移除材料411可以包括基础材料和可分解的致孔材料，且在曝露于能量源时可以被牺牲掉。基础材料可以包括基于甲硅烷基的材料。可分解的致孔材料可包括致孔有机化合物，其为能量可移除材料411的基础材料提供孔隙率。

参照图13，能量可移除材料层411可以用类似于图7所示的程序来进行凹陷，其描述在此不再重复。第二介电质层305可以用类似于图8所示的程序在能量可移除材料层411上形成，其描述在此不再重复。第二介电质层305可以做为能量可移除材料层411的封盖层。

参照图14，可通过对其施加能量源，对图13中的中间半导体元件进行能量处理。能量源可以包括热、光，或其组合。当热做为能量源时，能量处理的温度可以在大约800℃到大约900℃的范围内。当光做为能量源时，可以使用紫外线。能量处理可以将可分解的致孔材料从能量可移除材料中移除，以产生空隙(孔隙)，而基础材料仍留在原处。在能量处理之后，能量可移除材料层411可以转变成第一介电质层303。

在一些实施例中，第一介电质层303可以包括一骨架和多个设置在骨架之间的空位。多个空位可以相互连接，并可以填充空气。骨架可以包括，例如，氧化硅、低k材料或甲硅烷基醚。第一介电质层303可以有25％到100％的孔隙率。应当理解，当孔隙率为100％时，意思是第一多孔层415只包括一空的空间，第一介电质层303可以视为一气隙。在一些实施例中，第一介电质层303的孔隙率可以在45％和95％的范围内。第一介电质层303的多个空隙可以用空气填充。因此，第一介电质层303的介电常数可以明显低于制作技术是，例如，氧化硅的层。因此，第一介电质层303可以显著地减少多个插塞结构201之间的寄生电容。亦即，第一介电质层303可以显著地减轻感应或施加到多个插塞结构201的电信号之间的干扰效应。

参照图15，第三介电质层307和多个触点105可以用类似于图9至图11所示的程序形成，其描述在此不再重复。

本公开的一实施例提供一种半导体元件，包括：一基底；一插塞结构，包括设置在该基底上的一底部导电层、设置在该底部导电层上的一中间导电层、设置在该中间导电层上的一顶部导电层、以及覆盖该中间导电层的一侧壁并设置在该底部导电层和该顶部导电层之间的一绝缘覆盖层；以及一第一介电质层，设置在该基底上并围绕该插塞结构。该底部导电层的一宽度大于该中间导电层的一宽度。该顶部导电层的一宽度大于该中间导电层的该宽度。

本公开的另一实施例提供一种半导体元件的制备方法，包括：提供一基底；依次在该基底上形成一第一导电材料的层、一第二导电材料的层、一第三导电材料的层和一抗反射涂层；执行一插塞蚀刻工艺，将该第一导电材料的层转变成该基底上的一底部导电层，将该第二导电材料的层转变成该底部导电层上的一中间导电的层，并将该第三导电材料的层转变成该中间导电层上的一顶部导电层；在该中间导电的层的一侧壁上选择性地形成一绝缘覆盖层；以及在该基底上并围绕一插塞结构形成一第一介电质层。该底部导电层、该中间导电层、该顶部导电层和该绝缘覆盖层共同配置该插塞结构。该底部导电层的一宽度大于该中间导电层的一宽度，该顶部导电层的一宽度大于该中间导电层的该宽度。

由于本公开的半导体元件的设计，绝缘覆盖层209可以防止中间导电层205中的金属离子扩散出来污染相邻的元件(例如，第一介电质层303)，因此可以减少相邻的导电特征之间的短路。因此，半导体元件1A的可靠性和电气特性性能可以得到改善。

虽然已详述本公开及其优点，然而应理解可以执行各种变化、取代与替代而不脱离公开权利要求所定义的本公开的构思与范围。例如，可以用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可以自本公开的揭示内容理解可以根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包括于本公开案的公开权利要求内。