半导体存储器器件及其测试方法

相关申请的交叉引用

于2021年10月8日提交的日本专利申请第2021-165848号的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。

技术领域

本发明涉及一种半导体存储器器件及其测试方法，并且例如涉及一种适合于执行高可靠性测试的半导体存储器器件及其测试方法。

背景技术

发明背景

在半导体存储器器件中，在作为产品出厂之前，例如在晶片阶段，通过对内部电路施加高温或高电位的应力来执行老化测试。顺便提及，在晶片阶段执行的老化测试也称为晶片级老化测试。

下面列出了一种公开的技术。

[专利文献1]日本未审查专利申请公开第2003-249099号

例如，专利文献1中公开了与半导体存储器器件的老化测试相关的文献。

专利文献1中公开的半导体存储器器件包括存储器单元阵列和测试电路，测试电路响应于转移到老化测试模式的请求而对存储器单元阵列连续施加多个应力。这里，在该半导体存储器器件中，在老化测试期间，多个行的字线被同时激活并且应力被同时施加到多个行的存储器单元，从而缩短了测试时间。

发明内容

这里，在专利文献1所示的静态随机存取存储器(SRAM)的配置中，为了防止直通电流的流动，必须在老化测试期间在同时访问的多个存储器单元中预先写入相同值的数据。

但是，在专利文献1的配置中，在老化测试时，通过同时访问多个存储器单元，会发生电源电位线的电压下降和参考电位线的电压上升(浮置)，并且因此，存储在某些存储器单元中的数据的值可能会无意中反转。在这种情况下，由于在写入具有不同值的数据的多个存储器单元之间有直通电流流过，因此有可能没有对要测试的多个存储器单元施加期望应力。换言之，在专利文献1的配置中，存在不能执行高可靠性测试的问题。从本说明书和附图的描述中，其他目的和新颖特征将是很清楚的。

根据一个实施例的一种在包括正常操作模式和测试模式的操作模式下操作的半导体存储器器件。该半导体器件包括布置成矩阵的多个存储器单元、耦合到多个存储器单元的多个字线、输出多个译码信号的行地址记录器、响应于多个译码信号而驱动多个字线的多个字线驱动器、被提供有电源电位的电源电位端子、被提供有参考电位的参考电位端子、设置在多个字线驱动器与电源电位端子之间并且其传导状态根据操作模式而被控制的第一开关晶体管、以及其传导状态根据操作模式而被控制的多个第二开关晶体管。多个字线中的每个字线被布线用于多个存储器单元中的每行存储器单元。多个译码信号中的每个译码信号与多个字线中的每个字线相对应地被输出。多个字线驱动器中的每个字线驱动器耦合到多个字线中的每个字线，响应于多个译码信号中的每个译码信号而驱动多个字线中的每个字线，并且包括由P沟道金属氧化物半导体(MOS)晶体管和N沟道MOS晶体管构成的反相器。第一开关晶体管是P沟道MOS晶体管。多个第二开关晶体管中的每个第二开关晶体管设置在多个字线中的每个字线与参考电位端子之间，并且是N沟道MOS晶体管。在测试模式下，行地址译码器激活与共同执行老化测试的多个存储器单元相对应的所有译码信号。第一开关晶体管的驱动能力低于被包括在多个字线驱动器中的两个字线驱动器的反相器中的两个P沟道MOS晶体管的总驱动能力。多个第二开关晶体管中的每个第二开关晶体管的驱动能力低于被包括在多个字线驱动器中的每个字线驱动器的反相器中的N沟道MOS晶体管的驱动能力。

本公开可以提供一种适合于执行高可靠性测试的半导体存储器器件。

附图说明

图1是示出根据第一实施例的半导体存储器器件的配置示例的框图；

图2是示出图1所示的半导体存储器器件中的奇数行的多个存储器单元的一部分及其外围电路的具体配置示例的电路图；

图3是示出图1所示的半导体存储器器件中的偶数行的多个存储器单元的一部分及其外围电路的具体配置示例的电路图；

图4是示出图2所示的半导体存储器器件在正常操作模式下的操作的时序图；

图5是示出图2所示的半导体存储器器件在测试模式下的操作的时序图；

图6是示出根据第二实施例的半导体存储器器件的一部分的具体配置示例的电路图；

图7是示出图6所示的半导体存储器器件在正常操作模式下的操作的时序图；

图8是示出图6所示的半导体存储器器件在测试模式下的操作的时序图；

图9是示出图6所示的半导体存储器器件的修改的电路图；

图10是示出根据第三实施例的半导体存储器器件的一部分的具体配置示例的电路图；

图11是示出图8所示的半导体存储器器件在正常操作模式下的操作的时序图；

图12是示出图10所示的半导体存储器器件在测试模式下的操作的时序图；

图13是示出根据第四实施例的半导体存储器器件的一部分的具体配置示例的电路图；

图14是示出图13所示的半导体存储器器件在正常操作模式下的操作的时序图；以及

图15是示出图13所示的半导体存储器器件在测试模式下的操作的时序图。

具体实施方式

下面将参考附图描述实施例。由于附图被简化，实施例的技术范围不应当基于附图的描述来狭义地解释。相同的元素由相同的附图标记表示，并且省略其重复描述。

在以下实施例中，为了方便，如果需要，将描述划分为多个部分或实施例。然而，除非有明确说明，否则它们不是彼此独立的，而是一个实施例涉及部分或全部其他实施例的修改示例、详细描述、补充描述等。另外，在以下实施例中，当提及元素的数目等(包括个数、数值、数量、范围等)时，除了特别规定的情况或原则上明显限于特定数目的情况以外，数目不限于具体数目，而是可以大于或小于具体数目。

此外，在以下实施例中，除了特别规定的情况和原则上认为明显必要的情况以外，构成要素(包括要素步骤等)不言而喻不是必须的。类似地，在以下实施例中，当提及组件等的形状、位置关系等时，除了特别规定的情况和原则上认为是很清楚的情况等以外，假定这些形状等与这些形状等基本近似或相似。这同样适用于上述数目等(包括数字、数值、数量和范围)。

第一实施例

图1是示出根据第一实施例的半导体存储器器件1的配置示例的框图。半导体存储器器件1是SRAM，并且当半导体存储器器件1的老化测试被执行时，多个行的字线被同时激活，并且期望应力被同时施加到多个行的存储器单元，从而缩短测试时间。此外，在半导体存储器器件1中，通过以低于正常操作下的转换速率同时激活或停用多个行的字线，电源电位线的电压下降和参考电位线的电压上升(浮置)得到抑制，并且老化测试可以以高可靠性被执行。在下文中，将给出具体描述。

如图1所示，半导体存储器器件1至少包括存储器单元阵列10、行地址译码器11、字线驱动器组12、选择电路13、读出放大器14、模式切换电路15、切换电路16和开关电路组17。存储器单元阵列10由布置成m(m是大于等于2的整数)行×n(n是大于等于2的整数)列的矩阵的多个存储器单元MC11至MCmn构成。

模式切换电路15切换半导体存储器器件1的操作模式。具体地，通过分别控制开关电路16和构成开关电路组17的m个开关电路的导通/截止状态，模式切换电路15将半导体存储器器件1的操作模式切换为其中在半导体存储器器件中执行正常操作的正常操作模式或其中在半导体存储器器件1中执行老化测试的测试模式。

在图1的示例中，将描述其中半导体存储器器件1的操作模式设置为正常操作模式的情况。虽然稍后将详细描述，但在正常操作模式下，开关电路16被控制为处于导通状态，并且构成开关电路组17的所有m个开关电路被控制为处于截止状态。

行地址译码器11对地址信号ADD进行译码并且输出m个译码信号D1至Dm。字线驱动器组12由m个字线驱动器(也称为字线驱动器12_1至12_m)构成，驱动译码信号D1至Dm，并且将译码信号D1至Dm输出到字线WL1至WLm。在下文中，传播到字线WL1至WLm的信号也称为字线信号WL1至WLm。

在正常操作模式下，行地址译码器11与时钟信号CLK的上升沿同步地激活由地址信号ADD指定的第i行的译码信号Di(i是从1至m的整数)。这里，行地址译码器11对译码信号Di的激活表示将译码信号Di设置为L电平，并且行地址译码器11对译码信号Di的停用表示将译码信号Di设置为H电平。因此，由地址信号ADD指定的第i行的字线WLi被激活，即，指示H电平。结果，与激活的字线WLi相对应地设置的第i行中的n个存储器单元MCi1至MCin分别连接到m组位线BT1和BB1至BTn和BBn。选择电路13从m组位线BT1和BB1至BTn和BBn中选择由地址信号ADD指定的第j列的位线BTj和BBj(j是1至n的整数)。

在数据读取时，存储在与激活的字线WLi相对应地设置的第i行的n个存储器单元MCi1至MCin中的数据传播到m组位线BT1和BB1至BTn和BBn。选择电路13从m组位线BT1和BB1至BTn和BBn的数据中选择由地址信号ADD指定的第j列的位线BTj和BBj的数据。然后，读出放大器14对由选择电路13选择的位线BTj和BBj的数据进行放大，并且将其作为读出数据Dout输出到外部。

另一方面，在数据写入时，来自外部的写入数据Din被输入到选择电路13。此时，写入数据Din传播到m组位线BT1和BB1至BTn和BBn中由地址信号ADD指定的第j列的位线BTj和BBj，并且然后写入数据Din被写入由地址信号ADD指定的第i行的存储器单元MCij。

接下来，将参考图2和图3描述半导体存储器器件1的更具体的配置。这里，在半导体存储器器件1中，在老化测试期间，多个行的字线被同时激活，并且期望应力被同时施加到多个行的存储器单元，从而测试可以被缩短。在本实施例中，首先，半导体存储器器件1通过同时激活奇数行的多个字线并且向奇数行的多个存储器单元同时施加应力来对奇数行的多个存储器单元共同执行老化测试。随后，半导体存储器器件1通过同时激活偶数行的多个字线并且向偶数行的多个存储器单元同时施加应力来对偶数行的多个存储器单元共同执行老化测试。因此，在下文中，奇数行的多个存储器单元及其外围电路将与偶数行的多个存储器单元及其外围电路分开描述。

图2是示出半导体存储器器件1中的奇数行的多个存储器单元的一部分及其外围电路的具体配置示例的电路图。注意，图2仅示出了存储器单元阵列10的多个存储器单元中作为奇数行的存储器单元的一部分的第一行的存储器单元MC11、第三行的存储器单元MC31和第五行的存储器单元MC51。

如图2所示，在半导体存储器器件1中，模式切换电路15至少包括反相器151和AND电路152。

在模式切换电路15中，反相器151输出经由端子W1S从外部提供的设置信号(下文中称为设置信号W1S)的反相信号。AND电路152将经由端子WBI从外部提供的设置信号(下文中称为设置信号WBI)与反相器151的输出信号之间的AND运算结果作为控制信号S1输出到节点N11。

设置信号WBI是用于设置半导体存储器器件1的操作模式的信号。例如，通过从外部提供具有L电平的设置信号WBI，半导体存储器器件1的操作模式设置为正常操作模式，并且通过从外部提供具有H电平的设置信号WBI，半导体存储器器件1的操作模式设置为测试模式。

此外，当操作模式为测试模式时，设置信号W1S是用于控制奇数行的多个字线(即，图2中的字线WL1、WL3、WL5)的信号。如稍后将详细描述的，当奇数行的多个字线由设置信号W1S控制时，设置信号W0S固定为L电平。

例如，当半导体存储器器件1的操作模式设置为正常操作模式时，由于具有L电平的设置信号WBI从外部被提供，因此模式切换电路15输出具有L电平的控制信号S1。相反，当半导体存储器器件1的操作模式被设置为测试模式时，由于具有H电平的设置信号WBI从外部被提供，因此模式切换电路15输出与设置信号W1S相对应的控制信号S1。

开关电路16至少包括P沟道MOS晶体管(下文中简称为晶体管)MP11。

在开关电路16中，晶体管MP11设置在提供有电源电位VDD的电源电位端子(下文中称为电源电位端子VDD)与节点N12之间，并且晶体管MP11的传导状态基于从模式切换电路15输出的控制信号S1(节点N11的电位)而被控制。例如，当控制信号S1为L电平时，晶体管MP11被控制为处于导通状态，而当控制信号S1为H电平时，晶体管MP11被控制为处于截止状态。

晶体管MP11被配置为具有比设置在字线驱动器12_1至12_m的奇数行中的两个或更多个字线驱动器中的两个或更多个P沟道MOS晶体管(晶体管MP2_1、MP2_3等)的总驱动能力低的驱动能力。例如，晶体管MP11被配置为具有与设置在字线驱动器12_1至12_m中的每个中的P沟道MOS晶体管基本相同的驱动能力。

开关电路组17包括N沟道MOS晶体管(下文中简称为晶体管)MN1_1至MN1_m作为m个开关电路。

在开关电路组17中，晶体管MN1_1至MN1_m中的每个设置在字线WL1至WLm中的每个与提供有参考电位GND的参考电位端子(下文中称为参考电位端子GND)之间。

这里，晶体管MN1_1至MN1_m中的奇数行的多个晶体管基于控制信号S1(节点N11的电位)被控制为处于导通状态或截止状态。例如，晶体管MN1_1至MN1_m中的奇数行的多个晶体管在控制信号S1为L电平时截止，而在控制信号S1为H电平时导通。

在图2的示例中，晶体管MN1_1、MN1_3和MN1_5中的每个设置在字线WL1、WL3和WL5中的每个与参考电位端子GND之间，并且基于控制信号S1被控制为处于导通状态或截止状态。

晶体管MN1_1至MN1_m中的每个被配置为具有比设置在字线驱动器12_1至12_m中的晶体管MN2_1至MN2_m中的每个低的驱动能力。

字线驱动器12_1至12_m中的每个包括由一对P沟道MOS和N沟道MOS晶体管构成的反相器。具体地，字线驱动器12_1至12_m中的任何字线驱动器12_i包括P沟道MOS晶体管(下文中简称为晶体管)MP 2_i和N沟道MOS晶体管(下文中简称为晶体管)MN2_i。

这里，在字线驱动器12_1至12_m中的奇数行的任何字线驱动器12_p(p是1至m的任何奇数值)中，在节点N12与字线WLp之间设置有晶体管MP2_p，并且在字线WLp与参考电位端子GND之间设置有晶体管MN2_p。晶体管MP2_p和MN2_p中的每个基于译码信号Dp被控制为处于导通状态或截止状态。

在图2的示例中，字线驱动器12_1包括构成反相器的晶体管MP2_1和MN2_1，字线驱动器12_3包括构成反相器的晶体管MP2_3和MN2_3，字线驱动器12_5包括构成反相器的晶体管MP2_5和MN2_5。

在字线驱动器12_1中，晶体管MP2_1设置在节点N12与字线WL1之间，并且基于译码信号D1被控制为处于导通状态或截止状态。此外，在字线驱动器12_1中，晶体管MN2_1设置在字线WL1与参考电位端子GND之间，并且基于译码信号D1与晶体管MP2_1互补地被控制为处于导通状态或截止状态。

在字线驱动器12_3中，晶体管MP2_3设置在节点N12与字线WL3之间，并且基于译码信号D3被控制为处于导通状态或截止状态。此外，在字线驱动器12_3中，晶体管MN2_3设置在字线WL3与参考电位端子GND之间，并且基于译码信号D3与晶体管MP2_3互补地被控制为处于导通状态或截止状态。

在字线驱动器12_5中，晶体管MP2_5设置在节点N12与字线WL5之间，并且基于译码信号D5被控制为处于导通状态或截止状态。此外，在字线驱动器12_5中，晶体管MN2_5设置在字线WL5与参考电位端子GND之间，并且基于译码信号D5与晶体管MP2_5互补地被控制为处于导通状态或截止状态。

在m行×n列的存储器单元MC11至MCmn中，第i行第j列的存储器单元MCij包括反相器INVaij和INVbij、以及N沟道MOS晶体管(下文中简称为晶体管)STij和SBij。在存储器单元MCij中，晶体管STij设置在位线BTj与节点NTij之间，并且基于字线信号WLi被控制为处于导通状态或截止状态。晶体管SBij设置在位线BBj与节点NBij之间，并且基于字线信号WLi被控制为处于导通状态或截止状态。反相器INVaij设置在节点NTij与NBij之间，对存储在节点NTij中的数据的逻辑值进行反相，并且将反相数据输出到节点NBij。反相器INVbij设置在节点NTij与NBij之间，对存储在节点NBij中的数据的逻辑值进行反相，并且将反相数据输出到节点NTij。

在图2的示例中，第一行第一列的存储器单元MC11包括反相器INVa11和INVb11、以及晶体管ST11和SB11。此外，第三行第一列的存储器单元MC31包括反相器INVa31和INVb31、以及晶体管ST31和SB31。此外，第五行第一列的存储器单元MC51包括反相器INVa51和INVb51、以及晶体管ST51和SB51。

在存储器单元MC11中，晶体管ST11设置在位线BT1与节点NT11之间，并且基于字线信号WL1被控制为处于导通状态或截止状态。晶体管SB11设置在位线BB1与节点NB11之间，并且基于字线信号WL1被控制为处于导通状态或截止状态。反相器INVa11设置在节点NT11与NB11之间，对存储在节点NT11中的数据的逻辑值进行反相，并且将反相数据输出到节点NB11。反相器INVb11设置在节点NT11与NB11之间，对存储在节点NB11中的数据的逻辑值进行反相，并且将反相数据输出到节点NT11。

在存储器单元MC31中，晶体管ST31设置在位线BT1与节点NT31之间，并且基于字线信号WL3被控制为处于导通状态或截止状态。晶体管SB31设置在位线BB1与节点NB31之间，并且基于字线信号WL3被控制为处于导通状态或截止状态。反相器INVa31设置在节点NT31与NB31之间，对存储在节点NT31中的数据的逻辑值进行反相，并且将反相数据输出到节点NB31。反相器INVb31设置在节点NT31与NB31之间，对存储在节点NB31中的数据的逻辑值进行反相，并且将反相数据输出到节点NT31。

在存储器单元MC51中，晶体管ST51设置在位线BT1与节点NT51之间，并且基于字线信号WL5被控制为处于导通状态或截止状态。晶体管SB51设置在位线BB1与节点NB51之间，并且基于字线信号WL5被控制为处于导通状态或截止状态。反相器INVa51设置在节点NT51与NB51之间，对存储在节点NT51中的数据的逻辑值进行反相，并且将反相数据输出到节点NB51。反相器INVb51设置在节点NT51与NB51之间，对存储在节点NB51中的数据的逻辑值进行反相，并且将反相数据输出到节点NT51。

图3是示出半导体存储器器件1中的偶数行的多个存储器单元的一部分及其外围电路的具体配置示例的电路图。注意，图3仅示出了存储器单元阵列10的多个存储器单元中作为偶数行的存储器单元的一部分的第二行的存储器单元MC21、第四行的存储器单元MC41和第六行的存储器单元MC61。

如图3所示，除了用于控制是否对奇数行的多个存储器单元执行老化测试的反相器151和AND电路152之外，模式切换电路15还包括用于控制是否对偶数行的多个存储器单元执行老化测试的反相器153和AND电路152。顺便提及，在图3中，仅示出了模式切换电路15的组件的反相器153和AND电路154。

反相器153输出经由端子W0S从外部提供的设置信号(下文中称为设置信号W0S)的反相信号。AND电路154将经由端子WBI从外部提供的设置信号WBI与反相器153的输出信号之间的AND运算结果作为设置信号S2输出到节点N21。

注意，当操作模式为测试模式时，设置信号W0S是用于控制偶数行的多个字线(即，图3的示例中的字线WL2、WL4和WL6)的信号。当偶数行的多个字线由设置信号W0S控制时，设置信号W1S固定为L电平。

例如，当半导体存储器器件1的操作模式设置为正常操作模式时，由于具有L电平的设置信号WBI从外部被提供，因此模式切换电路15输出具有L电平的控制信号S2。相反，当半导体存储器器件1的操作模式被设置为测试模式时，由于具有H电平的设置信号WBI从外部被提供，因此模式切换电路15输出与设置信号W0S相对应的控制信号S2。

除了与奇数行的多个字线相对应地设置的晶体管MP11之外，开关电路16还包括与偶数行的多个字线相对应地设置的晶体管MP12。顺便提及，在图3中，仅示出了开关电路16的组件的晶体管MP12。

在开关电路16中，晶体管MP12设置在电源电位端子VDD与节点N22之间，并且其传导状态基于从模式切换电路15输出的控制信号S2(节点N22的电位)而被控制。例如，当控制信号S2为L电平时，晶体管MP12被控制为处于导通状态，而当控制信号S2为H电平时，晶体管MP12被控制为处于截止状态。

晶体管MP12被配置为具有比设置在字线驱动器12_1至12_m的偶数行中的两个或更多个字线驱动器中的两个或更多个P沟道MOS晶体管(晶体管MP2_2、MP2_4等)的总驱动能力低的驱动能力。例如，晶体管MP12被配置为具有与设置在字线驱动器12_1至12_m中的每个中的P沟道MOS晶体管基本相同的驱动能力。

在开关电路组17中，晶体管MN1_1至MN1_m中的偶数行的多个晶体管基于控制信号S2(节点N21的电位)被控制为处于导通状态或截止状态。例如，晶体管MN1_1至MN1_m中的偶数行的多个晶体管在控制信号S2为L电平时截止，而在控制信号S2为H电平时导通。

在图3的示例中，晶体管MN1_2、MN1_4和MN1_6中的每个设置在字线WL2、WL4和WL6中的每个与参考电位端子GND之间，并且基于控制信号S2被控制为处于导通状态或截止状态。

如上所述，晶体管MN1_1至MN1_m中的每个被配置为具有比设置在字线驱动器12_1至12_m中的晶体管MN2_1至MN2_m中的每个低的驱动能力。

在字线驱动器12_1至12_m中的偶数行的任何字线驱动器12_q(q是1至m的任何偶数值)中，在节点N22与字线WLq之间设置有晶体管MP2_q，并且在字线WLq与参考电位端子GND之间设置有晶体管MN2_q。晶体管MP2_q和MN2_q基于译码信号Dq被控制为处于导通状态或截止状态。

在图3的示例中，字线驱动器12_2包括构成反相器的晶体管MP2_2和MN2_2，字线驱动器12_4包括构成反相器的晶体管MP2_4和MN2_4，字线驱动器12_6包括构成反相器的晶体管MP2_6和MN2_6。

在字线驱动器12_2中，晶体管MP2_2设置在节点N22与字线WL2之间，并且基于译码信号D2被控制为处于导通状态或截止状态。此外，在字线驱动器12_2中，晶体管MN2_2设置在字线WL2与参考电位端子GND之间，并且基于译码信号D2与晶体管MP2_2互补地被控制为处于导通状态或截止状态。

在字线驱动器12_4中，晶体管MP2_4设置在节点N22与字线WL4之间，并且基于译码信号D4被控制为处于导通状态或截止状态。此外，在字线驱动器12_4中，晶体管MN2_4设置在字线WL4与参考电位端子GND之间，并且基于译码信号D4与晶体管MP2_4互补地被控制为处于导通状态或截止状态。

在字线驱动器12_6中，晶体管MP2_6设置在节点N22与字线WL6之间，并且基于译码信号D6被控制为处于导通状态或截止状态。此外，在字线驱动器12_6中，晶体管MN2_6设置在字线WL6与参考电位端子GND之间，并且基于译码信号D6与晶体管MP2_6互补地被控制为处于导通状态或截止状态。

此外，在图3的示例中，第二行第一列的存储器单元MC21包括反相器INVa21和INVb21、以及晶体管ST21和SB21。此外，第四行第一列的存储器单元MC41包括反相器INVa41和INVb41、以及晶体管ST41和SB41。此外，第六行第一列的存储器单元MC61包括反相器INVa61和INVb61、以及晶体管ST61和SB61。

在存储器单元MC21中，晶体管ST21设置在位线BT1与节点NT21之间，并且基于字线信号WL2被控制为处于导通状态或截止状态。晶体管SB21设置在位线BB1与节点NB21之间，并且基于字线信号WL2被控制为处于导通状态或截止状态。反相器INVa21设置在节点NT21与NB21之间，对存储在节点NT21中的数据的逻辑值进行反相，并且将反相数据输出到节点NB21。反相器INVb21设置在节点NT21与NB21之间，对存储在节点NB21中的数据的逻辑值进行反相，并且将反相数据输出到节点NT21。

在存储器单元MC41中，晶体管ST41设置在位线BT1与节点NT41之间，并且基于字线信号WL4被控制为处于导通状态或截止状态。晶体管SB41设置在位线BB1与节点NB41之间，并且基于字线信号WL4被控制为处于导通状态或截止状态。反相器INVa41设置在节点NT41与NB41之间，对存储在节点NT41中的数据的逻辑值进行反相，并且将反相数据输出到节点NB41。反相器INVb41设置在节点NT41与NB41之间，对存储在节点NB41中的数据的逻辑值进行反相，并且将反相数据输出到节点NT41。

在存储器单元MC61中，晶体管ST61设置在位线BT1与节点NT61之间，并且基于字线信号WL6被控制为处于导通状态或截止状态。晶体管SB61设置在位线BB1与节点NB61之间，并且基于字线信号WL6被控制为处于导通状态或截止状态。反相器INVa61设置在节点NT61与NB61之间，对存储在节点NT61中的数据的逻辑值进行反相，并且将反相数据输出到节点NB61。反相器INVb61设置在节点NT61与NB61之间，对存储在节点NB61中的数据的逻辑值进行反相，并且将反相数据输出到节点NT61。

(半导体存储器器件1的操作)

接下来，将参考图4和图5以及图1至图3描述半导体存储器器件1的操作。图4是示出半导体存储器器件1在正常操作模式下的操作的时序。图5是示出半导体存储器器件1在测试模式下的操作的时序图。

(半导体存储器器件1在正常操作模式下的操作)

首先，主要参考图4描述半导体存储器器件1在正常操作模式下的操作。

在正常操作模式下，设置信号WBI固定为L电平。因此，模式切换电路15继续输出具有L电平的控制信号S1和具有L电平的控制信号S2。晶体管MP11和MP12始终导通，并且晶体管MN1_1至MN1_m始终截止。因此，节点N12、N22的电位LCVDD始终指示电源电位VDD电平。

与时钟信号CLK的上升沿(在时间t51)同步地，行地址译码器11将m个译码信号D1至Dm中与由地址信号ADD指定的地址相对应的译码信号Di(i是从1至m的整数)暂时降低为L电平(从时间t52到时间t54)。响应于此，字线驱动器12_i将字线信号WLi暂时升高到H电平(从时间t53到时间t55)。然后访问连接到字线WLi的存储器单元MCi1至MCin。访问存储器单元MCi1至MCin，即，向存储器单元MCi1至MCin中的任何一个读取或写入数据，如前所述。

(半导体存储器器件1在测试模式下的操作)

接着，主要参考图2和图5描述半导体存储器器件1在测试模式下的操作。

在对奇数行的多个存储器单元执行的老化测试和对偶数行的多个存储器单元执行的老化测试中，除了设置信号W0S和W1S的控制相反之外，基本处理流程是相同的。因此，在下面的描述中，将仅描述对设置在存储器单元阵列10中的多个存储器单元执行的老化测试中对奇数行的多个存储器单元执行的老化测试。

此外，为了防止直通电流流动，假定相同值的数据预先写入在老化测试期间同时访问的多个存储器单元中。在该示例中，存储器单元MC11至MCmn中的每个的True侧(节点NT11至NTmn中的每个)指示H电平，并且存储器单元MC11至MCmn中的每个的Bar侧(节点NB11至NBmn中的每个)指示L电平。

在设置信号WBI固定为H电平的状态下，测试模式包括其中设置信号W1S指示L电平的第一时段(从时间t11到时间t12)、其中设置信号W1S指示H电平的第二时段(从时间t12到时间t15)、以及其中设置信号W1S指示L电平的第三时段(从时间t15到时间t18)。

首先，在设置信号W1S指示L电平时，设置信号WBI从L电平转变为H电平(在时间t11)。结果，由于控制信号S1从L电平转变为H电平，晶体管MP11截止，并且晶体管MN1_1至MN1_m中的奇数行的多个晶体管(在图2的示例中为MN1_1、MN1_3和MN1_5)导通。因此，由于节点N12处于HiZ状态，字线不被字线驱动器12_1至12_m中的奇数行的多个字线驱动器驱动。此时，字线信号WL1至WLm中的奇数行的多个字线信号指示L电平。

顺便提及，设置信号W0S固定为L电平。因此，随着设置信号WBI从L电平转变为H电平，由于控制信号S2从L电平转变为H电平，所以晶体管MP12截止，并且晶体管MN1_1至MN1_m中的偶数行的多个晶体管导通。也就是说，所有晶体管MP11和MP12都截止，并且所有晶体管MN1_1至MN 1_m都导通。结果，字线不被字线驱动器12_1至12_m中的每个驱动，因为所有节点N12和N22都处于HiZ状态。此时，所有字线信号WL1至WLm都指示L电平。

另外，随着设置信号WBI从L电平转变为H电平，行地址译码器11引起译码信号D1至Dm从H电平转变为L电平。

此后，设置信号W1S从L电平转变为H电平(在时间t12)。结果，由于控制信号S1从H电平转变为L电平，晶体管MP11从截止状态切换为导通状态，并且晶体管MN1_1至MN1_m中的奇数行的多个晶体管(在图2的示例中为MN1_1、MN1_3和MN1_5)从导通状态切换为截止状态。结果，由于节点N12的电位LCVDD指示电源电位VDD电平，所以字线驱动器12_1至12_m中的奇数行的多个字线驱动器引起字线信号WL1至WLm中的奇数行的多个字线信号从L电平转变为H电平(从时间t13到时间t14)。

这里，晶体管MP11被配置为具有比设置在奇数行的多个(至少两个)字线驱动器中的多个(至少两个)P沟道MOS晶体管的总驱动能力低的驱动能力。例如，晶体管MP11被配置为具有与设置在每个字线驱动器中的P沟道MOS晶体管基本相同的驱动能力。顺便提及，晶体管的驱动能力例如是晶体管的导通电阻(当晶体管导通时电流流动的容易程度)，并且可以说，导通电阻越小，驱动能力越高。

因此，在测试模式下奇数行的多个字线信号从L电平到H电平的转变所需要的时间(实线)变得比在正常操作模式下任何字线信号从L电平到H电平的转变所需要的时间(虚线)长(从时间t13到时间t14)。换言之，在测试模式下奇数行的多个字线信号的上升沿的转换速率慢于在正常操作模式下任何字线信号的上升沿的转换速率。因此，抑制了作为流过半导体存储器器件1的电流的峰值的峰值电流IDD，并且由于抑制了电源电位线的电压下降，所以可以防止单元数据的破坏。结果，半导体存储器器件1能够在测试模式下对要测试的多个存储器单元施加期望应力，并且因此高可靠性测试能够被执行。

此后，设置信号W1S从H电平转变为L电平(在时间t15)。结果，由于控制信号S1从L电平转变为H电平，晶体管MP11从导通状态切换为截止状态，并且晶体管MN1_1至MN1_m中的奇数行的多个晶体管(在图2的示例中为MN1_1、MN1_3和MN1_5)从截止状态切换为导通状态。因此，由于节点N12处于HiZ状态，所以字线不被字线驱动器12_1至12_m中的奇数行的多个字线驱动器驱动。此时，字线信号WL1至WLm中的奇数行的多个字线信号从H电平转变为L电平(从时间t16到时间t17)。

这里，晶体管MN1_1至MN1_m中的每个被配置为具有比设置在字线驱动器12_1至12_m中的晶体管MN2_1至MN2_m中的每个低的驱动能力。

因此，在测试模式下奇数行的多个字线信号从H电平到L电平的转变所需要的时间(实线)变得比在正常操作模式下任何字线信号从H电平转变为L电平所需要的时间(虚线)长(从时间t16到时间t17)。换言之，奇数行的多个字线信号的下降沿的转换速率慢于在正常操作模式下任何字线信号的下降沿的转换速率。因此，由于抑制了峰值电流IDD并且抑制了参考电位线的电压上升(浮置)，所以可以防止单元数据的破坏。结果，半导体存储器器件1能够在测试模式下对要测试的多个存储器单元施加期望应力，并且因此高可靠性测试能够被执行。

如上所述，在根据本实施例的半导体存储器器件1中，在老化测试期间，多个行的字线被同时激活，并且期望应力被同时施加到多个行的存储器单元，从而缩短测试时间。此外，根据本实施例的半导体存储器件1通过以比正常操作期间的转换速率慢的转换速率同时激活或停用多个行的字线来抑制电源电位线的电压下降和参考电位线的电压上升(浮置)，并且因此，可以以高可靠性执行老化测试。

在本实施例中，描述其中奇数行的多个存储器单元的老化测试和偶数行的多个存储器单元的老化测试分开执行的情况作为一个示例，但本公开不限于此。例如，可以对设置在存储器单元阵列10中的所有存储器单元同时执行老化测试。

第二实施例

图6是示出根据第二实施例的半导体存储器器件2中的奇数行的多个存储器单元的一部分及其外围电路的具体配置示例的电路图。与半导体存储器器件1相比，半导体存储器器件2还包括辅助电路组18。半导体存储器器件2的其他配置与半导体存储器器件1的相同。

辅助电路组18包括与m个字线WL1至WLm相对应的m个辅助电路18_1至18_m。辅助电路18_1至18_m中的每个连接到字线WL1至WLm中的每个的另一端(下文中也称为远端)，其不同于连接到字线驱动器12_1至12_m的字线WL1至WLm中的每个的一端(下文中也称为近端)。

辅助电路18_1至18_m中的每个包括一组反相器和P沟道MOS晶体管。

具体地，辅助电路18_1至18_m中的任何辅助电路18_i包括反相器INV3_i和P沟道MOS晶体管(下文中简称为晶体管)MP3_i。反相器INV3_i的输入端子连接到字线WLi的另一端，并且反相器INV3_i的输出端子连接到晶体管MP3_i的栅极。晶体管MP3_i设置在电源电位端子VDD与字线WLi的另一端(远端)之间，并且基于反相器INV3_i的输出信号被控制为处于导通状态或截止状态。

在图6的示例中，辅助电路18_1包括反相器INV3_1和晶体管MP3_1。此外，辅助电路18_3包括反相器INV3_3和晶体管MP3_3。此外，辅助电路18_5包括反相器INV3_5和晶体管MP3_5。

在辅助电路18_1中，反相器INV3_1的输出端子连接到晶体管MP3_1的栅极。晶体管MP3_1设置在电源电位端子VDD与字线WL1的另一端之间，并且基于反相器INV3_1的输出信号被控制为处于导通状态或截止状态。在辅助电路18_3中，反相器INV3_3的输出端子连接到晶体管MP3_3的栅极。晶体管MP3_3设置在电源电位端子VDD与字线WL3的另一端之间，并且基于反相器INV3_3的输出信号被控制为处于导通状态或截止状态。在辅助电路18_5中，反相器INV3_5的输出端子连接到晶体管MP3_5的栅极。晶体管MP3_5设置在电源电位端子VDD与字线WL5的另一端之间，并且基于反相器INV3_5的输出信号被控制为处于导通状态或截止状态。

(半导体存储器器件2的操作)

接下来，将参考图7和图8以及图6描述半导体存储器器件2的操作。图7是示出半导体存储器器件2在正常操作模式下的操作的时序图。图8是示出半导体存储器器件2在测试模式下的操作的时序图。

(半导体存储器器件2在正常操作模式下的操作)

首先，主要参考图7描述半导体存储器器件2在正常操作模式下的操作。

在正常操作模式下，设置信号WBI固定为L电平。因此，模式切换电路15继续输出具有L电平的控制信号S1和具有L电平的控制信号S2。因此，晶体管MP11和MP12始终导通，并且晶体管MN1_1至MN1_m始终截止。因此，节点N12、N22的电位LCVDD始终指示电源电位VDD电平。

与时钟信号CLK的上升沿(在时间t51)同步地，行地址译码器11将m个译码信号D1至Dm中与由地址信号ADD指定的地址相对应的译码信号Di(i是从1至m的整数)暂时降低为L电平(从时间t52到时间t54)。响应于此，字线驱动器12_i将字线信号WLi暂时升高到H电平(从时间t53到时间t55)。然后访问连接到字线WLi的存储器单元MCi1至MCin。访问存储器单元MCi1至MCin，即，向存储器单元MCi1至MCin中的任何一个读取或写入数据，如前所述。

这里，在其中没有设置辅助电路18_1至18_m的配置中，例如，当字线WLi被字线驱动器12_i激活时，字线WLi的近端侧的电压电平从L电平到H电平的转变(实线)所需要的时间(从时间t53a到时间t53b)与字线WLi的远端侧的电压电平从L电平到H电平的转变(虚线)所需要的时间(从时间t53a到时间53d)之间的差值变大。换言之，字线WLi的近端侧的电压电平从L电平到H电平的切换定时与字线WLi的远端侧的电压电平从L电平到H电平的切换定时之间的差值变大。

因此，在本实施例中，辅助电路18_1至18_m分别设置在字线WL1至WLm的远端处。因此，例如，在字线WLi被字线驱动器12_i激活的情况下，当字线WLi的远端侧的电位从参考电位上升并且达到反相器INV 3_i的阈值电位(第一阈值电位)时，反相器INV 3_i的输出信号从H电平切换为L电平。因此，由于晶体管MP3_i从截止状态切换为导通状态，所以字线WLi的远端侧的电位被快速上拉。

因此，字线WLi的近端侧的电压电平从L电平到H电平的转变(实线)所需要的时间(从时间t53a到时间t53b)与字线WLi的远端侧的电压电平从L电平到H电平的转变(虚线)所需要的时间(从时间t53a到时间t53c)之间的差值变小。换言之，字线WLi的近端侧的电压电平从L电平到H电平的切换定时与字线WLi的远端侧的电压电平从L电平到H电平的切换定时之间的差值变小。由此，半导体存储器器件2能够实现高速正常操作。

顺便提及，辅助电路18_1至18_m中的每个不仅可以包括用于帮助提高字线WL1至WLm中的每个的远端处的电位的上拉电路，还可以包括用于帮助降低字线WL1至WLm中的每个的远端处的电位的下拉电路。具体地，例如，辅助电路18_i还可以包括N沟道MOS晶体管，该N沟道MOS晶体管设置在字线WLi的远端与参考电位端子GND之间，并且基于反相器INV3_i的输出信号被控制为处于导通状态或截止状态。因此，例如，在字线WLi被字线驱动器12_i停用的情况下，当字线WLi的远端侧的电位从电源电位下降并且达到反相器INV 3_i的阈值电位(第二阈值电位)时，反相器INV 3_i的输出信号从L电平切换为H电平。因此，由于晶体管MP3_i从导通状态切换为截止状态并且晶体管MN3_i从截止状态切换为导通状态，所以字线WLi的远端侧的电位被快速下拉。

因此，例如，与没有设置下拉电路时(从时间t55a到时间t55d)相比，当字线WLi被字线驱动器12_i停用时，字线WLi的近端侧的电压电平从H电平到L电平的转变(实线)所需要的时间(从时间t55a到时间t55b)与字线WLi的远端侧的电压电平从H电平到L电平的转变(虚线)所需要的时间(从时间t55a到时间t55c)之间的差值变小。由此，半导体存储器器件2能够实现更高速度的正常操作。

(半导体存储器器件2在测试模式下的操作)

接着，主要参考图6和图8描述半导体存储器器件2在测试模式下的操作。

首先，在设置信号W1S指示L电平时，设置信号WBI从L电平转变为H电平(在时间t11)。结果，由于控制信号S1从L电平转变为H电平，晶体管MP11截止，并且晶体管MN1_1至MN1_m中的奇数行的多个晶体管(在图6的示例中为MN1_1、MN1_3和MN1_5)导通。因此，由于节点N12处于HiZ状态，字线不被字线驱动器12_1至12_m中的奇数行的多个字线驱动器驱动。此时，字线信号WL1至WLm中的奇数行的多个字线信号指示L电平。

顺便提及，设置信号W0S固定为L电平。因此，随着设置信号WBI从L电平转变为H电平，由于控制信号S2从L电平转变为H电平，所以晶体管MP12截止，并且晶体管MN1_1至MN1_m中的偶数行的多个晶体管导通。也就是说，所有晶体管MP11和MP12都截止，并且所有晶体管MN1_1至MN 1_m都导通。结果，字线不被字线驱动器12_1至12_m中的每个驱动，因为所有节点N12和N22都处于HiZ状态。此时，所有字线信号WL1至WLm都指示L电平。

另外，随着设置信号WBI从L电平转变为H电平，行地址译码器11引起译码信号D1至Dm从H电平转变为L电平。

此后，设置信号W1S从L电平转变为H电平(在时间t12)。结果，由于控制信号S1从H电平转变为L电平，晶体管MP11从截止状态切换为导通状态，并且晶体管MN1_1至MN1_m中的奇数行的多个晶体管(在图6的示例中为MN1_1、MN1_3和MN1_5)从导通状态切换为截止状态。结果，由于节点N12的电位LCVDD指示电源电位VDD电平，所以字线驱动器12_1至12_m中的奇数行的多个字线驱动器引起字线信号WL1至WLm中的奇数行的多个字线信号从L电平转变为H电平(从时间t13到时间t14)。

这里，晶体管MP11被配置为具有比设置在奇数行的多个(至少两个)字线驱动器中的多个(至少两个)P沟道MOS晶体管的总驱动能力低的驱动能力。例如，晶体管MP11被配置为具有与设置在每个字线驱动器中的P沟道MOS晶体管基本相同的驱动能力。

因此，在测试模式下奇数行的多个字线信号从L电平到H电平的转变所需要的时间变得比在正常操作模式下任何字线信号从L电平到H电平的转变所需要的时间长(从时间t13到时间t14)。换言之，在测试模式下奇数行的多个字线信号的上升沿的转换速率慢于在正常操作模式下任何字线信号的上升沿的转换速率。因此，由于抑制了峰值电流IDD并且抑制了电源电位线的电压下降，所以可以防止单元数据的破坏。结果，半导体存储器器件2能够在测试模式下对要测试的多个存储器单元施加期望应力，并且因此高可靠性测试能够被执行。

这里，在其中没有设置辅助电路18_1至18_m的配置中，当字线WL1至WLm中的奇数行的多个字线被激活时，奇数行的多个字线的近端侧的电压电平从L电平到H电平的转变(实线)所需要的时间(从时间t13到时间t14a)与奇数行的多个字线的远端侧的电压电平从L电平到H电平的转变(虚线)所需要的时间(从时间t13到时间t14c)之间的时间差变大。换言之，奇数行的多个字线的近端侧的电压电平从L电平到H电平的切换定时与奇数行的多个字线的远端侧的电压电平从L电平到H电平的切换定时之间的差值变大。

因此，在本实施例中，辅助电路18_1至18_m分别设置在字线WL1至WLm的远端处。因此，当字线WL1至WLm的奇数行中的多个字线被激活时，奇数行中的每个字线的远端处的电位从参考电位上升并且达到辅助电路中的反相器的阈值电位(第一阈值电位)，反相器的输出信号从H电平切换为L电平。结果，辅助电路中的晶体管从截止状态切换为导通状态，使得奇数行的多个字线的远端处的电位迅速上拉。

因此，奇数行的多个字线的近端侧的电压电平从L电平到H电平的转变(实线)所需要的时间(从时间t13到时间t14a)与奇数行的多个字线的远端侧的电压电平从L电平到H电平的转变(虚线)所需要的时间(从时间t13到时间t14b)之间的差值变小。换言之，奇数行的多个字线的近端侧的电压电平从L电平到H电平的切换定时与奇数行的多个字线的远端侧的电压电平从L电平到H电平的切换定时之间的差值变小。由此，在测试模式下，半导体存储器器件2能够减小对多个存储器单元施加应力的时间差，并且能够对多个存储器单元施加适当应力。

半导体存储器器件2在测试模式下的后续操作与半导体存储器器件1的相同，并且因此省略其描述。

顺便提及，辅助电路18_1至18_m中的每个不仅可以包括用于帮助提高字线WL1至WLm中的每个的远端处的电位的上拉电路，还可以包括用于帮助降低字线WL1至WLm中的每个的远端处的电位的下拉电路。具体地，例如，辅助电路18_i还可以包括N沟道MOS晶体管，该N沟道MOS晶体管设置在字线WLi的远端与参考电位端子GND之间，并且基于反相器INV3_i的输出信号被控制为处于导通状态或截止状态。因此，例如，在奇数行的多个字线被停用的情况下，当奇数行的多个字线的远端侧的电位从电源电位下降并且达到辅助电路中的反相器的阈值电位(第二阈值电位)时，反相器的输出信号从L电平切换为H电平。因此，辅助电路中的P沟道MOS晶体管从导通状态切换为截止状态，并且N沟道MOS晶体管从截止状态切换为导通状态，使得奇数行的多个字线的远端处的电位被快速下拉。

结果，与没有设置下拉电路时(从时间t16到时间t17c)相比，当奇数行的多个字线被激活时，奇数行的多个字线的近端侧的电压电平从H电平到L电平的转变(实线)所需要的时间(从时间t16到时间t17a)与奇数行的多个字线的远端侧的电压电平从H电平到L电平的转变(虚线)所需要的时间(从时间t16到时间t17c)之间的差值变小。由此，半导体存储器器件2能够进一步减小对多个存储器单元施加应力的时间差，并且能够对多个存储器单元施加更适当的应力。在下文中，将参考图9简要描述其中辅助电路18_1至18_m中的每个不仅包括上拉电路而且还包括下拉电路的配置。

图9是示出作为半导体存储器器件2a的图6所示的半导体存储器器件2的修改的电路图。注意，图9示出了奇数行的多个存储器单元的一部分及其外围电路，与图6的情况相同。与半导体存储器器件2相比，半导体存储器器件2a包括辅助电路组18a而不是辅助电路组18。

辅助电路组18a包括与m个字线WL1至WLm相对应的m个辅助电路18a_1至18a_m。辅助电路18a_1至18a_m中的每个包括反相器、P沟道MOS晶体管和N沟道MOS晶体管。

具体地，辅助电路18a_1至18a_m中的任何辅助电路18a_i包括反相器INV3_i、P沟道MOS晶体管(下文中简称为晶体管)MP3_i和N沟道MOS晶体管(下文中简称为晶体管)MN3_i。反相器INV3_i的输入端子连接到字线WLi的另一端(远端)，并且反相器INV3_i的输出端子连接到晶体管MP3_i和MN3_i的相应栅极。晶体管MP3_i设置在电源电位端子VDD与字线WLi的另一端(远端)之间，并且基于反相器INV3_i的输出信号被控制为处于导通状态或截止状态。晶体管MN3_i设置在参考电位端子GND与字线WLi的另一端(远端)之间，并且基于反相器INV3_i的输出信号被控制为处于导通状态或截止状态。

在图9的示例中，辅助电路18a_1包括反相器INV3_1、晶体管MP3_1和晶体管MN3_1。此外，辅助电路18a_3包括反相器INV3_3、晶体管MP3_3和晶体管MN3_3。此外，辅助电路18_5包括反相器INV3_5、晶体管MP3_5和晶体管MN3_5。

在辅助电路18a_1中，反相器INV3_1的输出端子连接到晶体管MP3_1和MN3_1的相应栅极。晶体管MP3_1设置在电源电位端子VDD与字线WL1的另一端之间，并且基于反相器INV3_1的输出信号被控制为处于导通状态或截止状态。晶体管MN3_1设置在参考电位端子GND与字线WL1的另一端之间，并且基于反相器INV3_1的输出信号被控制为处于导通状态或截止状态。在辅助电路18a_3中，反相器INV3_3的输出端子连接到晶体管MP3_3和MN3_3的相应栅极。晶体管MP3_3设置在电源电位端子VDD与字线WL3的另一端之间，并且基于反相器INV3_3的输出信号被控制为处于导通状态或截止状态。晶体管MN3_3设置在参考电位端子GND与字线WL3的另一端之间，并且基于反相器INV3_3的输出信号被控制为处于导通状态或截止状态。在辅助电路18a_5中，反相器INV3_5的输出端子连接到晶体管MP3_5和MN3_5的相应栅极。晶体管MP3_5设置在电源电位端子VDD与字线WL5的另一端之间，并且基于反相器INV3_5的输出信号被控制为处于导通状态或截止状态。晶体管MN3_5设置在参考电位端子GND与字线WL5的另一端之间，并且基于反相器INV3_5的输出信号被控制为处于导通状态或截止状态。

由于半导体存储器器件2a的其他配置与半导体存储器器件2的配置相同，因此省略其描述。

如上所述，根据本实施例的半导体存储器器件2可以获取与半导体存储器器件1相同的效果。此外，根据本实施例的半导体存储器器件2使用辅助电路18_1至18_m来减小每个字线的近端侧和远端侧的相应电压电平的转变时间之间的差值，并且结果，可以实现高速正常操作，并且可以在老化测试时对多个存储器单元施加适当应力。

在本实施例中，描述其中辅助电路18_1至18_m分别连接到字线WL1至WLm的远端的情况作为示例，但本公开不限于此。例如，辅助电路18_1至18_m可以分别设置在字线WL1至WLm的中央部分(端部除外)附近。此外，除了分别设置在字线WL1至WLm的远端之外，辅助电路18_1至18_m还可以进一步设置在中央部分附近(端部除外)。

第三实施例

图10是示出根据第三实施例的半导体存储器器件3中的奇数行的多个存储器单元的一部分及其外围电路的具体配置示例的电路图。与半导体存储器器件2相比，半导体存储器器件3包括辅助电路组19来代替辅助电路组18。半导体存储器器件3的其他配置与半导体存储器器件2的相同。

辅助电路组19包括与m个字线WL1至WLm相对应的m个辅助电路19_1至19_m。辅助电路19_1至19_m分别连接到字线WL1至WLm的远端。

辅助电路19_1至19_m中的任何辅助电路19_i包括逻辑电路AN4_i和反相器4_i。反相器4_i被配置为具有比对应字线驱动器12_i的驱动能力低的驱动能力。逻辑电路AN4_i输出在字线WLi的远端处的信号与设置信号WLPUE之间的AND运算结果与设置信号W1S之间的NOR运算结果。反相器INV4_i将逻辑电路AN4_i的输出信号的反相信号输出到字线WLi的远端。

在图10的示例中，辅助电路19_1包括逻辑电路AN4_1和反相器INV4_1。此外，辅助电路19_3包括逻辑电路AN4_3和反相器INV4_3。此外，辅助电路19_5包括逻辑电路AN4_5和反相器INV4_5。

在辅助电路19_1中，逻辑电路AN4_1输出在字线WL1的远端处的信号与设置信号WLPUE之间的AND运算结果与设置信号W1S之间的NOR运算结果。反相器INV4_1将逻辑电路AN4_1的输出信号的反相信号输出到字线WL1的远端。在辅助电路19_3中，逻辑电路AN4_3输出在字线WL3的远端的信号与设置信号(第一设置信号)WLPUE之间的AND运算结果与设置信号(第二设置信号)W1S之间的NOR运算结果。反相器INV4_3将逻辑电路AN4_3的输出信号的反相信号输出到字线WL3的远端。在辅助电路19_5中，逻辑电路AN4_5输出在字线WL5的远端的信号与设置信号WLPUE之间的AND运算结果与设置信号W1S之间的NOR运算结果。反相器INV4_5将逻辑电路AN4_5的输出信号的反相信号输出到字线WL5的远端。

(半导体存储器器件3的操作)

接下来，将参考图11和图12以及图10描述半导体存储器器件3的操作。图11是示出半导体存储器器件3在正常操作模式下的操作的时序图。图12是示出半导体存储器器件3在测试模式下的操作的时序图。

(半导体存储器器件3在正常操作模式下的操作)

首先，主要参考图11描述半导体存储器器件3在正常操作模式下的操作。在下文中，描述半导体存储器器件3在正常操作模式下的操作中与半导体存储器器件2的操作不同的内容。

在半导体存储器器件3中，与时钟信号CLK的上升沿同步地，与由地址信号ADD指定的地址相对应的译码信号Di下降，并且设置信号WLPUE上升(在时间t52)。因此，在字线WLi中，不仅近端侧被字线驱动器12_i激活，而且远端侧也被辅助电路19_i激活。

因此，与没有设置辅助电路19_i时的转变(虚线)所需要的时间(从时间t53a到时间t53d)相比，字线WLi的远端侧的电压电平从L电平到H电平的转变(实线)所需要的时间(从时间t53a到时间53b)接近(基本相同)字线WLi的近端侧的电压电平从L电平到H电平的转变所需要的时间(从时间t53a到时间t53b)。此时，字线WLi的近端侧和远端侧的电压电平中的每个从L电平到H电平的转变(实线)所需要的时间(从时间t53a到时间t53b)与字线WLi的中央部分的电压电平从L电平到H电平的转变(虚线)所需要的时间(从时间t53a到时间t53c)之间的差值也变小。因此，例如，即使在存储器单元的数目很大并且字线长度很长的情况下，半导体存储器器件3也可以减小字线的近端侧和远端侧的电压电平的转变时间之间的差值，从而实现高速正常操作。

类似地，在半导体存储器器件3中，译码信号Di上升，并且设置信号WLPUE下降(在时间t54)。因此，在字线WLi中，不仅近端侧被字线驱动器12_i停用，而且远端侧也被辅助电路19_i停用。

因此，与没有设置辅助电路19_i时的转变(虚线)所需要的时间(从时间t55a到时间t55d)相比，字线WLi的远端侧的电压电平从H电平到L电平的转变(实线)所需要的时间(从时间t55a到时间t55b)接近(基本相同)字线WLi的近端侧的电压电平从H电平到L电平的转变(从时间t55a到时间t55d)所需要的时间(从时间t55a到时间t55b)。此时，字线WLi的近端侧和远端侧的电压电平中的每个从H电平到L电平的转变(实线)所需要的时间(从时间t55a到时间t55b)与字线WLi的中央部分的电压电平从H电平到L电平的转变(虚线)所需要的时间(从时间t55a到时间t55c)之间的差值也变小。因此，例如，即使在存储器单元的数目很大并且字线长度很长的情况下，半导体存储器器件3也可以减小字线的近端侧和远端侧的电压电平的转变时间之间的差值，从而实现高速正常操作。

(半导体存储器器件3在测试模式下的操作)

接着，主要参考图10和图12描述半导体存储器器件3在测试模式下的操作。在下文中，描述半导体存储器器件3在测试模式下的操作中与半导体存储器器件2的操作不同的内容。

在测试模式下，设置信号WLPUE固定为L电平。因此，当字线WL1至WLm中的奇数行的多个字线与设置信号W1S的上升沿(在时间t12)同步地被激活时，在奇数行的多个字线中，不仅近端侧被字线驱动器12_1至12_m中的奇数行的多个字线驱动器激活，而且远端侧也被辅助电路19_1至19_m中的奇数行的多个辅助电路激活。

因此，与没有设置辅助电路时的转变(虚线)所需要的时间(从时间t13到时间t14c)相比，奇数行的多个字线的远端侧的电压电平从L电平到H电平的转变(实线)所需要的时间(从时间t13到时间t14a)接近(基本相同)奇数行的多个字线的近端侧的电压电平从L电平到H电平的转变(从时间t13到时间t14c)所需要的时间(从时间t13到时间t14a)。此时，奇数行的多个字线的近端侧和远端侧的电压电平中的每个从L电平到H电平的转变(实线)所需要的时间(从时间t13到时间t14a)与奇数行的多个字线的中央部分的电压电平从L电平到H电平的转变(虚线)所需要的时间(从时间t13到时间t14b)之间的差值也变小。结果，例如，即使在存储器单元的数目很大并且字线长度很长的情况下，半导体存储器器件3也可以减小对多个存储器单元施加应力的时间差，并且因此可以对多个存储器单元施加更适当的应力。

类似地，在测试模式下，当字线WL1至WLm中的奇数行的多个字线与设置信号W1S的下降沿(在时间t15)同步地被停用时，在奇数行的多个字线中，不仅近端侧被字线驱动器12_1至12_m中的奇数行的多个字线驱动器停用，而且远端侧也被辅助电路19_1至19_m中的奇数行的多个辅助电路停用。

因此，与没有设置辅助电路时的转变(虚线)所需要的时间(从时间t16到时间t17c)相比，奇数行的多个字线的远端侧的电压电平从H电平到L电平的转变(实线)所需要的时间(从时间t16到时间t17a)接近(基本相同)奇数行的多个字线的近端侧的电压电平从H电平到L电平的转变所需要的时间(从时间t16到时间t17a)。此时，奇数行的多个字线的近端侧和远端侧的电压电平中的每个从H电平到L电平的转变(实线)所需要的时间(从时间t16到时间t17a)与奇数行的多个字线的中央部分的电压电平从H电平到L电平的转变(虚线)所需要的时间(从时间t16到时间t17b)之间的差值也变小。结果，例如，即使在存储器单元的数目很大并且字线长度很长的情况下，半导体存储器器件3也可以减小对多个存储器单元施加应力的时间差，并且因此可以对多个存储器单元施加更适当的应力。

如上所述，即使在存储器单元的数目很大并且字线长度很长的情况下，根据本实施例的半导体存储器器件3也可以获取与半导体存储器器件2相同的效果。

在本实施例中，描述其中辅助电路19_1至19_m分别连接到字线WL1至WLm的远端的情况作为示例，但本公开不限于此。例如，辅助电路19_1至19_m可以分别设置在字线WL1至WLm的中央部分(端部除外)附近。此外，除了分别设置在字线WL1至WLm的远端之外，辅助电路19_1至19_m还可以进一步设置在中央部分附近(端部除外)。

第四实施例

图13是示出根据第四实施例的半导体存储器器件4中的奇数行的多个存储器单元的一部分及其外围电路的具体配置示例的电路图。与半导体存储器器件3相比，半导体存储器器件4不包括模式切换电路15和开关电路组17(晶体管MN1_1至MN1_m)。

这里，晶体管MP11基于设置信号WBI而不是从模式切换电路15输出的控制信号S1来被控制为处于导通状态或截止状态。具体地，晶体管MP11在正常操作模式下通过具有L电平的设置信号WBI固定为导通状态，而在测试模式下通过具有H电平的设置信号WBI固定为截止状态。由此，半导体存储器器件4在正常操作模式下使用字线驱动器组12和辅助电路组19来驱动字线WL1至WLm，而在测试模式下仅使用辅助电路组19来驱动字线WL1至WLm。设置在多个辅助电路19_1至19_m中的反相器INV4_1至INV4_m中的每个被配置为具有比字线驱动器12_1至12_m中的每个的驱动能力低的驱动能力。半导体存储器器件4的其他配置与半导体存储器器件3相同。

(半导体存储器器件4的操作)

接下来，将参考图14和图15以及图13描述半导体存储器器件4的操作。图14是示出半导体存储器器件4在正常操作模式下的操作的时序图。图15是示出半导体存储器器件4在测试模式下的操作的时序图。

(半导体存储器器件4在正常操作模式下的操作)

首先，主要参考图14描述半导体存储器器件4在正常操作模式下的操作。半导体存储器器件4在正常操作模式下的操作与半导体存储器器件3的操作基本相同。

在正常操作模式下，设置信号WBI固定为L电平。因此，晶体管MP11持续导通。

在半导体存储器器件4中，与时钟信号CLK的上升沿同步地，与由地址信号ADD指定的地址相对应的译码信号Di下降，并且设置信号WLPUE上升(在时间t52)。因此，在字线WLi中，不仅近端侧被字线驱动器12_i激活，而且远端侧也被辅助电路19_i激活。

因此，与没有设置辅助电路19_i时的转换(虚线)所需要的时间(从时间t53a到时间t53d)相比，字线WLi的远端侧的电压电平从L电平到H电平的转变(实线)所需要的时间(从时间t53a到时间t53b)接近(基本相同)字线WLi的近端侧的电压电平从L电平到H电平的转变所需要的时间(从时间t53a到时间t53b)。此时，字线WLi的近端侧和远端侧的电压电平中的每个从L电平到H电平的转变(实线)所需要的时间(从时间t53a到时间t53b)与字线WLi的中央部分的电压电平从L电平到H电平的转变(虚线)所需要的时间(从时间t53a到时间t53c)之间的差值也变小。因此，例如，即使在存储器单元的数目很大并且字线长度很长的情况下，半导体存储器器件4也可以减小字线的近端侧和远端侧的电压电平的转变时间之间的差值，从而实现高速正常操作。

类似地，在半导体存储器器件4中，译码信号Di上升，并且设置信号WLPUE下降(在时间t54)。因此，在字线WLi中，不仅近端侧被字线驱动器12_i停用，而且远端侧也被辅助电路19_i停用。

因此，与没有设置辅助电路19_i时的转换(虚线)所需要的时间(从时间t55a到时间t55d)相比，字线WLi的远端侧的电压电平从H电平到L电平的转变(实线)所需要的时间(从时间t55a到时间t55b)接近(基本相同)字线WLi的近端侧的电压电平从H电平到L电平的转变所需要的时间(从时间t55a到时间t55b)。此时，字线WLi的近端侧和远端侧的电压电平中的每个从H电平到L电平的转变(实线)所需要的时间(从时间t55a到时间t55b)与字线WLi的中央部分的电压电平从H电平到L电平的转变(虚线)所需要的时间(从时间t55a到时间t55c)之间的差值也变小。结果，即使在存储器单元的数目很大并且字线长度很长的情况下，半导体存储器器件4也可以减小字线的近端侧和远端侧的电压电平的转变时间之间的差值，从而实现高速正常操作。

(半导体存储器器件4在测试模式下的操作)

接着，主要参考图13和图15描述半导体存储器器件4在测试模式下的操作。在下文中，描述测试模式下的半导体存储器器件4的操作中与半导体存储器器件3的操作不同的内容。

在测试模式下，晶体管MP11始终截止，因为设置信号WBI固定为H电平。因此，在测试模式下，字线驱动器组12不驱动字线WL1至WLm。字线WL1至WLm由辅助电路组19而非字线驱动器组12驱动。

具体地，在测试模式下，设置信号WLPUE固定为L电平。因此，与设置信号W1S的上升沿(在时间t12)同步地，字线WL1至WLm中的奇数行的多个字线被辅助电路19_1至19_m中的奇数行的多个辅助电路激活。

这里，设置在多个辅助电路19_1至19_m中的反相器INV4_1至INV4_m中的每个被配置为具有比字线驱动器12_1至12_m中的每个的驱动能力低的驱动能力。

因此，在测试模式下奇数行的多个字线信号从L电平到H电平的转变所需要的时间(实线)变得比在正常操作模式下任何字线信号从L电平到H电平的转变所需要的时间(虚线)长(从时间t13到时间t14)。换言之，在测试模式下奇数行的多个字线信号的上升沿的转换速率慢于在正常操作模式下任何字线信号的上升沿的转换速率。因此，由于抑制了峰值电流IDD并且抑制了电源电位线的电压下降，所以可以防止单元数据的破坏。结果，半导体存储器器件4能够在测试模式下对要测试的多个存储器单元施加期望应力，并且因此高可靠性测试能够被执行。

此后，设置信号W1S从H电平转变为L电平(在时间t15)。结果，字线WL1至WLm中的奇数行的多个字线被辅助电路19_1至19_m中的奇数行的多个辅助电路停用。

这里，设置在多个辅助电路19_1至19_m中的反相器INV4_1至INV4_m中的每个被配置为具有比字线驱动器12_1至12_m中的每个的驱动能力低的驱动能力。

因此，在测试模式下奇数行的多个字线信号从H电平到L电平的转变所需要的时间(实线)变得比在正常操作模式下任何字线信号从H电平到L电平的转变所需要的时间(虚线)长(从时间t16到时间t17)。换言之，在测试模式下奇数行的多个字线信号的下降沿的转换速率慢于在正常操作模式下任何字线信号的下降沿的转换速率。因此，由于抑制了峰值电流IDD并且抑制了参考电位线的电压上升(浮置)，所以可以防止单元数据的破坏。结果，半导体存储器器件4能够在测试模式下对要测试的多个存储器单元施加期望应力，并且因此高可靠性测试能够被执行。

如上所述，在根据本实施例的半导体存储器器件4中，在老化测试期间，多个行的字线被同时激活，并且期望应力被同时施加到多个行的存储器单元，从而缩短测试时间。此外，根据本实施例的半导体存储器件4通过以比正常操作期间的转换速率慢的转换速率同时激活或停用多个行的字线来抑制电源电位线的电压下降和参考电位线的电压上升(浮置)，并且因此，可以以高可靠性执行老化测试。

尽管已经基于实施例具体描述了本发明人做出的发明，但是本发明不限于上述实施例，并且不用说，可以进行各种修改而不脱离其主旨。