下行控制信道解码处理方法、装置、存储介质及电子装置

技术领域

本申请实施例涉及通信领域，具体而言，涉及一种下行控制信道解码处理方法、装置、存储介质及电子装置。

背景技术

在通信系统中，物理下行控制信道(Physical Downlink Control CHannel，简称为PDCCH)承载下行业务信道(Physical Uplink Shared CHannel，PUSCH，and PhysicalDownlink Shared CHannel,简称为DSCH)的下行控制信息(Downlink ControlInformation，简称为DCI)。每个slot内，接收端会在公共搜索空间和专用搜索空间中检测DCI信息，检测到的DCI信息会用来配置接收并解码PDSCH信道。

在5G NR中，以CORESET(COntrol-REsource-SET,控制资源集)调度PDCCH，每个slot内会传输多个CORESET。每个CORESET由多个CCE(Control Channel Element，控制信道单位)组成，DCI由CCE承载，一个DCI会占用2

图1是相关技术中的CORESET的传输格式的示意图，如图1所示，纵轴表示频域，横轴表示时域。CORESET在时域上最多会分为3个符号，每个符号占用的频带资源相同。每个符号内的一个频带资源可以理解为一个REG。2、3、6个REG组成一个REG Bundle，简称REGB。PDCCH解码就是从CORESET中的某个起始位置选择一段数据作为候选解码数据，通过对解码结果进行CRC校验和RNTI检测来验证解码是否正确。一个CORESET中会有多个候选解码数据，对多个候选解码并校验的过程称为PDCCH的盲检测。每个CORESET在一个slot内可能会启动多次盲检测解码。

PDCCH解码需要支持多载波并发盲检测处理。根据3GPP 5G NR协议规定，PDCCH信道在Sub6G场景下最多支持2载波同时进行DCI盲检测工作，在mmWave场景下最多支持4载波同时进行DCI盲检测工作，其中，每个载波的DCI盲检测相互独立。在目前常规做法中，是将各个载波的PDCCH解码装置固定，各个载波所调用资源的可配置性和复用性较差。在实际通讯场景中，各个载波的传送数据量大小不同。因此，实现解码资源的灵活配置和复用，有利于提升接受端应对复杂场景的能力，提供更可靠的PDCCH解码性能。

PDCCH解码以slot为单位，每个slot内需要处理多个载波，每个载波内多个资源集(COntrol-REsource-SET，简称为CORESET)，每个CORESET会有多次盲检测，每次盲检测会有多个候选进行解码，候选解码过程中又会对对数似然概率信息(Log-Likehood-Ratio,简称为LLR)进行处理。因此PDCCH解码是层层嵌套的解码过程。相关技术中对于PDCCH嵌套式的解码流程的控制方式，针对多个CORESET、多次盲检测启动的场景，可能会降低解码处理性能。

针对相关技术中对于PDCCH嵌套式的解码流程的控制方式，针对多个CORESET、多次盲检测启动的场景，可能会降低解码处理性能的问题，尚未提出解决方案。

发明内容

本申请实施例提供了一种下行控制信道解码处理方法、装置、存储介质及电子装置，以至少解决相关技术中对于PDCCH嵌套式的解码流程的控制方式，针对多个CORESET、多次盲检测启动的场景，可能会降低解码处理性能的问题。

根据本申请的一个实施例，提供了一种下行控制信道解码处理方法，包括：

将物理下行控制信道PDCCH盲检测解码过程中的资源划分为多份；

根据资源配置分别为设置的多个通道调用一份或多份资源，并通过所述一份或多份资源对接收的数据进行盲检测；

调用通道占用的一个或多个PDCCH解码器，对所述盲检测对应的候选解码数据进行解码。

根据本申请的另一个实施例，还提供了一种下行控制信道解码处理装置，包括：

划分模块，用于将物理下行控制信道PDCCH盲检测解码过程中的资源划分为多份；

盲检测模块，用于根据资源配置分别为设置的多个通道调用一份或多份资源，并通过所述一份或多份资源对接收的数据进行盲检测；

解码模块，用于调用通道占用的一个或多个PDCCH解码器，对所述盲检测对应的候选解码数据进行解码。

根据本申请的又一个实施例，还提供了一种计算机可读的存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。

根据本申请的又一个实施例，还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项方法实施例中的步骤。

本申请实施例，将PDCCH盲检测解码过程中的资源划分为多份；根据资源配置分别为设置的多个通道调用一份或多份资源，并通过所述一份或多份资源对接收的数据进行盲检测；调用所在通道占用的一个或多个PDCCH解码器，对所述盲检测对应的候选进行解码，可以解决相关技术中对于PDCCH嵌套式的解码流程的控制方式，针对多个CORESET、多次盲检测启动的场景，可能会降低解码处理性能的问题，可以灵活配置调用的资源量，同时可以灵活配置各个载波占用的通道，对于传输数据量大、需要更多资源的载波，可以分配给能调用更多资源的通道。

附图说明

图1是相关技术中的CORESET的传输格式的示意图；

图2是本申请实施例的下行控制信道解码处理方法的移动终端的硬件结构框图；

图3是根据本申请实施例的下行控制信道解码处理方法的流程图；

图4是根据本申请实施例的物理下行控制信道解码的示意图；

图5是根据本申请实施例的PDCCH解码的流程图；

图6是根据本申请实施例的解映射的示意图；

图7是根据本申请实施例的解扰、解速率匹配、解子块交织的示意图；

图8是根据本申请实施例的解速率匹配的示意图；

图9是根据本申请实施例的解子块交织的示意图；

图10是根据本申请实施例的CRC校验与RNTI检测单元的结构示意图；

图11是根据本申请实施例的CRC校验与RNTI检测的示意图；

图12是根据本申请实施例的下行控制信道解码处理装置的框图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本申请的实施例。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本申请实施例中所提供的方法实施例可以在移动终端、计算机终端或者类似的运算装置中执行。以运行在移动终端上为例，图2是本申请实施例的下行控制信道解码处理方法的移动终端的硬件结构框图，如图2所示，移动终端可以包括一个或多个(图2中仅示出一个)处理器102(处理器102可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置)和用于存储数据的存储器104，其中，上述移动终端还可以包括用于通信功能的传输设备106以及输入输出设备108。本领域普通技术人员可以理解，图2所示的结构仅为示意，其并不对上述移动终端的结构造成限定。例如，移动终端还可包括比图2中所示更多或者更少的组件，或者具有与图2所示不同的配置。

存储器104可用于存储计算机程序，例如，应用软件的软件程序以及模块，如本申请实施例中的下行控制信道解码处理方法对应的计算机程序，处理器102通过运行存储在存储器104内的计算机程序，从而执行各种功能应用以及业务链地址池切片处理，即实现上述的方法。存储器104可包括高速随机存储器，还可包括非易失性存储器，如一个或者多个磁性存储装置、闪存、或者其他非易失性固态存储器。在一些实例中，存储器104可进一步包括相对于处理器102远程设置的存储器，这些远程存储器可以通过网络连接至移动终端。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

传输装置106用于经由一个网络接收或者发送数据。上述的网络具体实例可包括移动终端的通信供应商提供的无线网络。在一个实例中，传输装置106包括一个网络适配器(Network Interface Controller，简称为NIC)，其可通过基站与其他网络设备相连从而可与互联网进行通讯。在一个实例中，传输装置106可以为射频(Radio Frequency，简称为RF)模块，其用于通过无线方式与互联网进行通讯。

在本实施例中提供了一种运行于上述移动终端或网络架构的下行控制信道解码处理方法，图3是根据本申请实施例的下行控制信道解码处理方法的流程图，如图3所示，该流程包括如下步骤：

步骤S302，将物理下行控制信道PDCCH盲检测解码过程中的资源划分为多份；

本申请实施例中的资源具体可以包括：存储资源、解码资源、参数资源。

步骤S304，根据资源配置分别为设置的多个通道调用一份或多份资源，并通过所述一份或多份资源对接收的数据进行盲检测；

步骤S306，调用通道占用的一个或多个PDCCH解码器，对所述盲检测对应的候选解码数据进行解码。

本实施例可以应用于第五代移动通信技术(5th Generation MobileCommunication Technology,简称为5G)中。5G是具有高速率、低延时和大带宽连接的新一代宽带移动通信技术。国际电信联盟定义了5G的三大类应用场景，即增强移带宽(eMBB)、超高可靠低延时通信(uRLLC)和海量机器类通信。物理下行控制信道解码是5G NR通信中重要一环，负责完成下行控制信息的解码。本发明基于数字电路硬件，实现支持多载波并发、高性能、稳定可靠的物理下行控制信道解码。

通过上述步骤S302至S306，可以解决相关技术中对于PDCCH嵌套式的解码流程的控制方式，针对多个CORESET、多次盲检测启动的场景，可能会降低解码处理性能的问题，可以灵活配置调用的资源量，同时可以灵活配置各个载波占用的通道，对于传输数据量大、需要更多资源的载波，可以分配给能调用更多资源的通道。

本申请实施例中，上述步骤S204中，通过所述一份或多份资源对所述一份或多份资源进行盲检测具体可以包括：通过控制资源集CORESET接收数据，若所述数据的长度达到盲检测数据长度，通过所述一份或多份资源对所述数据进行盲检测，进一步的，根据输入的CORESET编号对各个所述CORESET接收数据分别进行计数，并将接收的数据写入CORESETRAM；对所述数据达到盲检测数据长度的所述CORESET进行盲检测。

本申请实施例中，上述步骤S306具体可以包括：

S3061，从所述CORESET RAM中读取所述候选解码数据，具体的，从软硬件接口获取REBG2CCE表格，并从所述REBG2CCE表格中获取CCE编号，其中，所述REBG2CCE表格中所述CCE编号的存储顺序与所述CORESET RAM存储的REGB顺序一致；若获取的所述CCE编号在所述候选解码数据占用的CCE范围内，确定对应的REGB属于所述候选解码数据，其中，所述候选解码数据占用的CCE范围通过候选解码数据占用的CCE的起始编号cce_start_index和候选解码数据所占用的CCE个数AL确定；对所述REGB2CCE表格地址进行转换，得到读取所述CORESET RAM的地址；根据所述地址从所述CORESET RAM中读取所述候选解码数据；

S3062，分别对所述候选解码数据进行解扰、解速率匹配、解子块交织处理，具体的，根据扰码初值确定解扰所述候选解码数据所需的扰码序列，根据所述扰码序列对所述候选解码数据进行解扰处理，得到解扰后的数据，其中，若所述扰码序列为0,则所述候选解码数据保持不变，若所述扰码序列为1,对所述候选解码数据取反加一；

S3063，确定所述候选解码数据的解速率匹配类型，根据确定的所述解速率匹配类型对所述解扰后的数据进行解速率匹配，得到解速率匹配后的数据，进一步的，若所述解速率匹配类型为缩短速率匹配，在所述候选解码数据的尾部增加数据位宽所表示的正最大值；若所述解速率匹配类型为打孔速率匹配，在所述候选解码数据的头部增加0；若所述解速率匹配类型为重复速率匹配，将第N个候选解码数据之后的数据与所述第N个候选解码数据之前的数据相加，得到相加结果，将所述相加结果替换原来的第0～N个所述候选解码数据；

S3064，对所述解速率匹配后的数据进行解子块交织处理，并将解子块交织处理后的数据输入译码器中，得到所述译码器输出的多个DCI与对应的置信度，进一步的，将所述解速率匹配后的数据划分为多个子块；对所述多个子块的顺序重新排列，其中，子块内部数据的相对顺序保持不变；根据所述解子块交织后的地址将重新排列后的子块存储到所述Polar译码器的缓存中。

在一实施例中，在根据确定的所述解速率匹配类型对所述候选解码数据进行解速率匹配之后，复用polar译码器的缓存，对接收的数据写入所述polar译码器的缓存的地址转换为解子块交织后的地址，并将所述接收的数据直接缓存进Polar译码器的缓存；根据当前已输入的数据个数与所述解速率匹配类型选择将0、所述正最大值、原始数据或所述相加结果写入所述Polar译码器的缓存。

在另一性实施例中，在上述步骤S306之后，所述方法还包括：对解码得到的多个DCI进行CRC校验和RNTI检测，并从所述多个DCI中确定所述目标DCI，具体的，分别对多条译码支路进行串行CRC校验计算，得到每条译码支路输出的DCI的CRC校验码；将所述每条译码支路的DCI的CRC校验码与对应译码支路输出的CRC校验码进行异或处理，得到异或结果；根据所述异或结果确定所述目标DCI，进一步的，若异或结果的高8bit为0,且低16bit与RNTI值一致，确定CRC校验和RNTI检测正确；若所述多条译码支路为8条译码支路，且所述8条译码支路中仅一条译码支路CRC校验和RNTI检测正确，确定所述译码支路的DCI为所述目标DCI；若所述8条译码支路中有多条支路的CRC校验和RNTI检测正确，确定多条译码支路中置信度最低的译码支路的DCI为所述目标DCI；通过软硬件接口对所述目标DCI进行上报。

在本实施例中，为实现解码资源的灵活配置和复用，引入通道(CHannel)这一概念。设置4个通道，每个通道能调用的最大解码资源量不同，并且可以灵活配置调用的资源量。同时，可以灵活配置各个载波占用的通道，对于传输数据量大、需要更多资源的载波，可以分配给能调用更多资源的通道。PDCCH盲检测解码过程中使用到的存储资源、解码资源、参数资源同样分为4份。每个通道可以根据配置资源来调用一份或多份存储资源、解码资源、参数资源，从而应对多种业务场景。

为应对PDCCH复杂的嵌套解码流程，本发明采用了层次化的实现结构，将解码过程分为slot级——队列级——盲检测启动级——候选级——LLR级多个层次，在每级内部进行循环处理，各级处理按照顺序流水进行，从而使得解码处理过程更加清晰明了，控制流程更加可靠。

图4是根据本申请实施例的物理下行控制信道解码的示意图，如图4所示，为使得解码资源配置更加灵活，解码性能更加完善可靠，设置4个通道、4块存储RAM、4路解码资源。每个通道可以分配到指定的载波进行数据处理，并可以调用一份或多份存储RAM或解码资源。本发明主要分为以下几个部分，整体结构如图1所示。

载波到通道复用：本实施例中可通过软件配置4个载波的解码能力，实际需求中并不需要每个载波同时支持调用1～4路解码资源可配置。因此增加通道(CH)的概念，不同通道可调用的最大解码资源路数不同。CH0可调用1～4路，CH1可调用1路，CH2可调用1～2路，CH3可调用1路。可配置4个载波的数据分配给任意通道进行处理。

CORESET存储：本实施例中需要将接收到的数据进行缓存，根据软硬件接口传递的相关参数，将每次盲检测的数据存储在对应的地址范围内，以便进行后续解码处理。在本发明中，设计了4块连续编址的CORESET RAM，4块RAM地址连续，但可由各个通道分开调用一份或多份。在各个通道接收数据时，会将本通道接收的数据，写入该通道占用的RAM地址范围内。

CORESET RAM读仲裁：一个通道可能会占用多路解码资源，每路解码资源在一次盲检测中，并行处理多个候选的解码。因此多路解码资源会同时读此通道占用的同一块CORESET RAM，为防止读冲突，加入读CORESET RAM仲裁。

盲检测启动与盲检测控制：在一个slot内，每个载波中的CORESET的盲检测都是独立进行处理。在通道内设置盲检测启动与盲检测控制模块，针对每个CORESET独立进行盲检测启动与盲检测控制。盲检测启动模块检测当前接收CORESET的数据长度是否达到此次盲检测启动的数据长度要求，若达到则启动此次盲检测。盲检测控制模块模块对各个CORESET的盲检测进行仲裁，采用轮询的仲裁方式，将上次获得仲裁的CORESET优先级降到最低，以保证各个CORESET的盲检测能够有序进行。

PDCCH解码器：解码器完成一次盲检测启动中，多个候选的解码处理，包括解映射、解扰、解速率匹配、解子块交织、Polar译码器调用、CRC校验和RNTI检测等。

Polar译码器：本发明中包含8个Polar译码器，每两个组成一路，作为一路Polar译码器，供PDCCH解码器调用。

DCI上报控制：对多路PDCCH解码器解出的下行控制信息(DCI)进行仲裁，判断是否与之前上报的DCI属于同一搜索空间(Search-Space，SS)、相同CCE起始编号。如果是，则选择两者之间置信度更高的DCI更新到DCI上报参数组。如果不是，则作为新的DCI进行上报。

软硬件接口：实现软件参数的配置，以及硬件解码结果的上报。

本申请实施例采用层次化的结构设计，按照slot级—队列级—盲检测启动级—候选级—LLR级的层次划分来实现PDCCH解码。图5是根据本申请实施例的PDCCH解码的流程图，如图5所示，具体包括：

步骤S501，接收数据；

步骤S502，确定数据达到盲检测所需数据长度；

步骤S503，获取盲检测解码冲裁；

步骤S504，解映射；

步骤S505，解扰、解速率匹配、解子块交织；

步骤S506，Polar译码；

步骤S507，CRC校验和RNTI检测；

步骤S508，DCI上报；

步骤S509，判断是否完成所有盲检测，在判断结果为是的情况下，执行步骤S510，否则返回S501；

步骤S510，上报解码完成中断。

本实施例中主要分为盲检测启动与控制、盲检测解码、DCI上报3个主要部分，下面对各个部分进行详细说明。

盲检测启动与控制环节，在本实施例中，每个通道内部有一个盲检测启动与控制单元，负责启动多个CORESET的多次盲检测，并控制各次盲检测的解码顺序。盲检测启动与控制单元对各个CORESET进行独立启动，根据输入的CORESET编号，对各个CORESET接收数据分别进行计数，并将接收的数据写入CORESET RAM。当某一CORESET的接收数据达到盲检测所要求的数据长度时，便会启动该CORESET的一次盲检测。此处盲检测所需数据长度由参数n_rb×n_symbol计算得来，表示CORESET此次盲检测包含的数据个数。

每个CORESET的每次盲检测在启动之前都会先将数据存储到CORESET RAM中。存储的起始地址由参数reg_start_addr来确定。在解映射单元中，会将存储的数据读出，进而完成PDCCH解码。

由于一个通道会接收多个CORESET的数据，因此需要对各个CORESET的盲检测启动进行仲裁。获得仲裁的CORESET将会调用此通道占用的一个或多个PDCCH解码器，来完成盲检测对应的候选的解码。一次盲检测可能会解码多个候选，一个PDCCH解码器每次只能对一个候选进行解码。

PDCCH解码环节，PDCCH解码环节实现对盲检测中候选的解码，由解映射、解扰、解速率匹配、解子快交织单元共同来完成。

图6是根据本申请实施例的解映射的示意图，如图6所示，解映射单元负责从CORESET RAM中读出候选所包含的数据，以便后续处理单元对数据进行一系列处理。解映射单元会从软硬件接口得到一个REBG2CCE表格，表格中存储CCE编号。表格中CCE编号的存储顺序与CORESETRAM存储的REGB顺序一致，因此可通过确认CCE编号是否在此候选占用的CCE范围内，来确定对应的REGB是否属于此候选。候选占用的CCE范围可通过cce_start_index和AL两个参数来确定，范围为cce_start_index～cce_start_index+AL。解映射单元会从regb_start_addr开始读取REGB2CCE表格，即此次盲检测的读REGB2CCE表格的起始地址，遍历表格找到属于该候选的CCE编号，并缓存CCE编号在REGB2CCE表格中的存储地址。

本实施例中使用的一些参数均通过软硬件接口配置给硬件，通道参数如表1所示，盲检测启动参数如表2所示，盲检测候选参数如表3所示。

表1

表2

表3

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为得到读CORESET RAM的地址，还需要对REGB2CCE表格地址进行转换计算。具体计算公式为：

ram_addr＝reg_start_addr+n_symbol*symbol_rb+regb_rb*table_addr+rb_offset

等式右边分为4项，第1项reg_start_addr表示此次盲检测的读CORESET RAM的起始地址。

第2项n_symbol*symbol_rb表示一个符号内含有的RB个数。根据PDCCH的数据资源传输格式可知，每个符号内REGB的排列方式相同，因此对应的CCE编号的顺序也相同。在接收数据时，按照符号顺序接收，第一个符号内REBG与CCE的对应关系相同。因此在第一个符号的地址基础上再使用table_addr来计算，便可得到第二个符号的读CORESET RAM地址。

第3项regb_rb*table_addr中，regb_rb表示一个REGB包含多少个RB。由于REGB2CCE表格中，是REGB与CCE的对应，而CORESET RAM中每个单元存储的是REG(对应一个RB)。因此利用table_addr计算读CORESET RAM地址时，需要将table_addr乘上REGB包含RB的个数。

第4项是rb_offset，表示在当前REGB中的偏移，所读得是哪一个RB对应的CORESETRAM中的REG。

图7是根据本申请实施例的解扰、解速率匹配、解子块交织的示意图，如图7所示，将解扰、解速率匹配、解子块交织三个解码步骤放到一个单元内部实现，使三个解码步骤可以流水处理，降低处理的延时。该单元内部完成解扰、解速率匹配、解子块交织三个解码操作。

解扰会根据扰码初值计算出解扰所需的扰码序列，根据输入数据个数来实现在线计算，每输入一组数据，就计算出相应的扰码序列完成扰码计算。如果扰码序列为0,则对应数据保持不变，如果为1,则数据取反加一。

图8是根据本申请实施例的解速率匹配的示意图，如图8所示，解速率匹配分为缩短、打孔、重复三种类型，该单元会根据软硬件接口配置的rm_type来决定执行解速率匹配的方式。对于缩短速率匹配，需要在输入数据尾部增加数据位宽所能表示的正最大值。对于打孔速率匹配，需要在输入数据头部增加0，对于重复速率匹配，需要将第N个以后的数据与前面的数据相加，得到新的数据，来替换原来的第0～N个输入数据。

由于进行重复速率匹配时，需要缓存前N个输入数据，以便和后续输入数据相加进行重复速率匹配。因此该单元复用polar译码器内部的缓存，将接收的数据直接缓存进Polar的数据缓存。单元内部会根据当前已输入的数据个数，以及解速率匹配类型来决定是选择将0、正最大值、原始数据还是相加结果写入Polar数据缓存。

图9是根据本申请实施例的解子块交织的示意图，如图9所示，解子块交织就是将解速率匹配后的数据分为32个子块，对子块的顺序重新排列，子块内部数据的相对顺序保持不变。在该单元内部，在解速率匹配的过程中，直接对输入数据写进Polar缓存的地址进行在线变换，转换为解子块交织后的地址，然后再写入Polar数据缓存。这样的做法将解速率匹配与解子块交织合并处理，从而降低了数据处理的延时。

图10是根据本申请实施例的CRC校验与RNTI检测单元的结构示意图，如图10所示，CRC校验与RNTI检测单元，经过解扰、解速率匹配、解子块交织处理后的软比特信息——对数似然概率(Log-Likelihood-Ratio,LLR)被送入Polar译码器进行译码，译码后得到硬比特序列。

图11是根据本申请实施例的CRC校验与RNTI检测的示意图，如图11所示，CRC校验与RNTI检测单元会对输出的硬比特序列进行CRC校验和RNTI检测。本实施例中所使用的Polar译码器会输出8条支路的译码信息，每路译码信息都具有相应的置信度，来表征此路译码信息的可靠性。CRC校验与RNTI检测单元的结构如图9所示。

在此单元中，会分别对8条译码支路进行串行CRC校验计算，计算出该条支路输出的信息比特序列的CRC校验码，然后与该条支路输出的CRC校验码进行异或。异或结果的高8bit为0,并且低16bit与RNTI值一致的话，表示CRC校验和RNTI检测均正确。如果有多条支路CRC校验和RNTI检测正确的话，则选择其中置信度最可靠的支路信息上报。

DCI上报环节，解码后最终得到的DCI信息会传递给软硬件接口，软件通过软硬件接口获取硬件数字电路解码得到的DCI信息。由于PDCCH解码采用的是盲检测的方式，一次盲检测启动会有多个候选解码数据进行解码，最终会解出多个DCI信息。根据相关协议可知，同一次盲检测中，若两段候选解码数据起始位置相同，则两个候选中只有一个需要上报。在本发明中，将同一次盲检测启动中的相同cce_start_index的DCI信息进行比较，取两者之间置信度更可靠的DCI信息作为最终上报的结果。

根据本申请的另一个实施例，还提供了一种下行控制信道解码处理装置，图12是根据本申请实施例的下行控制信道解码处理装置的框图，如图12所示，包括：

划分模块122，用于将物理下行控制信道PDCCH盲检测解码过程中的资源划分为多份；

盲检测模块124，用于根据资源配置分别为设置的多个通道调用一份或多份资源，并通过所述一份或多份资源对接收的数据进行盲检测；

解码模块126，用于调用通道占用的一个或多个PDCCH解码器，对所述盲检测对应的候选解码数据进行解码。

在一示例性实施例中，所述盲检测模块124，还用于

通过控制资源集CORESET接收数据，若所述数据的长度达到盲检测数据长度，通过所述一份或多份资源对所述数据进行盲检测。

在一示例性实施例中，所述盲检测模块124包括：

计数子模块，用于根据输入的CORESET编号对各个所述CORESET接收数据分别进行计数，并将接收的数据写入CORESET RAM；

盲检测子模块，用于对所述数据达到盲检测数据长度的所述CORESET进行盲检测。

在一示例性实施例中，所述解码模块126包括：

读取子模块，用于从所述CORESET RAM中读取所述候选解码数据；

处理子模块，用于分别对所述候选解码数据进行解扰、解速率匹配、解子块交织处理。

在一示例性实施例中，所述读取子模块，还用于

从软硬件接口获取REBG2CCE表格，并从所述REBG2CCE表格中获取CCE编号，其中，所述REBG2CCE表格中所述CCE编号的存储顺序与所述CORESET RAM存储的REGB顺序一致；

若获取的所述CCE编号在所述候选解码数据占用的CCE范围内，确定对应的REGB属于所述候选解码数据，其中，所述候选解码数据占用的CCE范围通过候选解码数据占用的CCE的起始编号cce_start_index和候选解码数据所占用的CCE个数AL确定；

对所述REGB2CCE表格地址进行转换，得到读取所述CORESET RAM的地址；

根据所述地址从所述CORESET RAM中读取所述候选解码数据。

在一示例性实施例中，所述处理子模块包括：

解扰单元，用于根据扰码初值确定解扰所述候选解码数据所需的扰码序列，根据所述扰码序列对所述候选解码数据进行解扰处理，得到解扰后的数据，其中，若所述扰码序列为0,则所述候选解码数据保持不变，若所述扰码序列为1,对所述候选解码数据取反加一；

解速率匹配单元，用于确定所述候选解码数据的解速率匹配类型，根据确定的所述解速率匹配类型对所述解扰后的数据进行解速率匹配，得到解速率匹配后的数据；

解子块交织单元，用于对所述解速率匹配后的数据进行解子块交织处理，并将解子块交织处理后的数据输入译码器中，得到所述译码器输出的多个DCI与对应的置信度。

在一示例性实施例中，所述解速率匹配单元，还用于

若所述解速率匹配类型为缩短速率匹配，在所述候选解码数据的尾部增加数据位宽所表示的正最大值；

若所述解速率匹配类型为打孔速率匹配，在所述候选解码数据的头部增加0；

若所述解速率匹配类型为重复速率匹配，将第N个候选解码数据之后的数据与所述第N个候选解码数据之前的数据相加，得到相加结果，将所述相加结果替换原来的第0～N个所述候选解码数据。

在一示例性实施例中，所述装置还包括：

缓存模块，用于复用polar译码器的缓存，对接收的数据写入所述polar译码器的缓存的地址转换为解子块交织后的地址，并将所述接收的数据直接缓存进Polar译码器的缓存；

写入模块，用于根据当前已输入的数据个数与所述解速率匹配类型选择将0、所述正最大值、原始数据或所述相加结果写入所述Polar译码器的缓存。

在一示例性实施例中，所述解子块交织单元，还用于

将所述解速率匹配后的数据划分为多个子块；

对所述多个子块的顺序重新排列，其中，子块内部数据的相对顺序保持不变；

根据所述解子块交织后的地址将重新排列后的子块存储到所述Polar译码器的缓存中。

在一示例性实施例中，所述装置还包括：

确定模块，用于对解码得到的多个DCI进行CRC校验和RNTI检测，并从所述多个DCI中确定所述目标DCI；

上报模块，用于通过软硬件接口对所述目标DCI进行上报。

在一示例性实施例中，所述确定模块包括：

计算子模块，用于分别对多条译码支路进行串行CRC校验计算，得到每条译码支路输出的DCI的CRC校验码；

异或子模块，用于将所述每条译码支路的DCI的CRC校验码与对应译码支路输出的CRC校验码进行异或处理，得到异或结果；

确定子模块，用于根据所述异或结果确定所述目标DCI。

在一示例性实施例中，所述确定子模块，还用于

若异或结果的高8bit为0,且低16bit与RNTI值一致，确定CRC校验和RNTI检测正确；

若所述多条译码支路为8条译码支路，且所述8条译码支路中仅一条译码支路CRC校验和RNTI检测正确，确定所述译码支路的DCI为所述目标DCI；

若所述8条译码支路中有多条支路的CRC校验和RNTI检测正确，确定多条译码支路中置信度最低的译码支路的DCI为所述目标DCI。

本申请的实施例还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序，其中，该计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。

在一个示例性实施例中，上述计算机可读存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。

本申请的实施例还提供了一种电子装置，包括存储器和处理器，该存储器中存储有计算机程序，该处理器被设置为运行计算机程序以执行上述任一项方法实施例中的步骤。

在一个示例性实施例中，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

本实施例中的具体示例可以参考上述实施例及示例性实施方式中所描述的示例，本实施例在此不再赘述。

显然，本领域的技术人员应该明白，上述的本申请的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本申请不限制于任何特定的硬件和软件结合。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。