可应用于在显示设备中进行视频输出产生器重设控制之显示控制集成电路

技术领域

本发明系有关于显示控制，尤指一种可应用于(applicable to)在一显示设备中进行视频输出产生器重设控制之显示控制集成电路。

背景技术

依据相关技术，一显示设备之一主要控制芯片可输出某些信号至一显示面板，以容许该显示面板依据这些信号来接收该主要控制芯片所输出的视频信息。该主要控制芯片可被设计成产生一内部的同步(synchronization)信号以完成某些内部操作。然而，可能发生某些问题。举例来说，该内部的同步信号以及上述这些信号中之某一同步信号之间的相位关系可以是随机的，这可造成该主要控制芯片无法正常地操作。相关技术中提出了某些建议以尝试解决这个问题，但可能导致额外的问题诸如某些副作用。因此，需要一种新颖的方法及相关架构，以在没有副作用或较不可能带来副作用之状况下实现具有可靠的显示控制之显示设备。

发明内容

本发明之一目的在于提供一种可应用于在一显示设备中进行视频输出产生器重设控制之显示控制集成电路，以解决上述问题。

本发明之另一目的在于提供一种可应用于在一显示设备中进行视频输出产生器重设控制之显示控制集成电路，以确保该显示设备之正常运作。

本发明之至少一实施例提供一种显示控制集成电路，其是可应用于在一显示设备中进行视频输出产生器重设控制。该显示控制集成电路可包含：一视频输出产生器(videooutput generator)；以及一显示输出控制电路，耦接至该视频输出产生器。该视频输出产生器可用来产生一输入垂直同步(input vertical synchronization,IVS)信号，以供控制视频数据之回放(playback)。该显示输出控制电路可用来进行显示输出控制，其中该显示输出控制电路可产生一组显示控制信号以控制该显示设备中之一显示输出模块进行显示操作，而该组显示控制信号可包含一显示垂直同步(display vertical synchronization,DVS)信号，以供用来作为于该显示输出模块中之一时序控制器(timing controller)的时序参考。另外，在该显示垂直同步信号所载有(carry)的多个脉冲(pulse)中之两个连续脉冲分别出现的一第一时间点和一第二时间点之间的时间区间的期间，该显示输出控制电路可在对应于一预定时序比率(predetermined timing ratio)之一中间(intermediate)时间点输出一重设信号至该视频输出产生器以重设该视频输出产生器，以使该输入垂直同步信号的时序关联于该显示垂直同步信号的时序，其中该第一时间点早于该第二时间点。

本发明的好处之一是，透过仔细设计之显示控制机制，本发明的显示控制集成电路能快速地使该输入垂直同步信号的时序关联于该显示垂直同步信号的时序，尤其，达到帧锁定(frame lock)，例如，该输入垂直同步信号和该显示垂直同步信号之各自的帧率(frame rate)彼此相等、或具有倍数关系。另外，本发明的显示控制集成电路能有效地减少达到帧锁定的时间，例如在两个帧的时间内完成帧锁定，以妥善地控制显示操作。此外，本发明的显示控制集成电路能避免相关技术的问题，诸如显示面板进入一保护模式且停止显示的问题。相较于相关技术，本发明的显示控制集成电路能在没有副作用或较不可能带来副作用之状况下实现具有强健的(robust)显示控制之显示设备。

附图说明

图1为依据本发明一实施例之一种可应用于在一显示设备中进行视频输出(videooutput，简称VO)产生器重设控制之显示控制集成电路的示意图。

图2依据本发明一实施例绘示图1所示之显示控制集成电路的某些实施细节。

图3绘示一第一控制方案中之信号调整的例子。

图4绘示一第二控制方案中之信号调整的例子。

图5依据本发明一实施例绘示一种在一显示设备诸如图1所示之显示设备中进行VO产生器重设控制之方法的一重设控制方案，其中该方法可应用于图1所示之显示设备及其内的显示控制集成电路。

图6绘示一基于显示频率的(display-clock-based)控制方案中之信号调整的例子。

图7绘示一基于扫描线总数的(scan-line-total-count-based)控制方案中之信号调整的例子。

图8依据本发明另一实施例绘示该方法的该重设控制方案。

图9绘示图1所示之显示输出控制电路所输出之视频的视频格式的例子。

图10绘示图1所示之图像处理电路所输出之视频的视频格式的例子。

具体实施方式

图1为依据本发明一实施例之一种可应用于在一显示设备10中进行视频输出(video output，简称VO)产生器重设控制之显示控制集成电路(integrated circuit，简称IC)100的示意图，其中显示控制IC 100可位于显示设备10中，尤其，可被安装(mount)于显示设备10的一主电路板10B(例如印刷电路板)上，但本发明不限于此。于某些实施例中，主电路板10B可被取代为显示设备10中的另一电路板，诸如一或多个次要电路板中的任一电路板。

显示设备10可包含一显示输出模块10P(例如，一显示面板诸如一液晶显示器(Liquid Crystal Display，简称LCD)面板)、主电路板10B连同其上的显示控制IC 100以及一视频输入端口P_IN，而显示控制IC 100可包含多个端子诸如一视频输入端子DP_in，且可包含多个子电路诸如一控制电路110、一视频串流处理电路120、一图像处理电路130以及一显示输出控制电路140，其中图像处理电路130可包含一视频译码器132和一VO产生器134。控制电路110可控制该多个子电路中的其余子电路以控制显示控制IC 100的操作，例如，利用图像处理电路130对一输入画面进行图像处理来产生一处理后的画面以供显示。

于图1所示架构中，主电路板10B(例如，其内的显示控制IC 100)可控制显示设备10的操作，举例来说，利用显示输出模块10P显示一或多个画面，且利用显示输出模块10P进行屏幕上显示(on-screen display，简称OSD)以引导一使用者透过一使用者输入设备(例如一或多个按钮)来和显示设备10互动(例如，提供一或多个使用者输入给显示设备10)。尤其，控制电路110可控制显示控制IC 100的操作，而这些操作可包含：

(1)利用视频串流处理电路120进行视频串流处理诸如视频串流接收等；

(2)利用图像处理电路130进行该图像处理诸如图像亮度调整、色温调整等；以及

(3)利用显示输出控制电路140进行显示输出控制，例如，产生相关显示控制信号以控制显示输出模块10P进行显示操作；

但本发明不限于此。显示控制IC 100可利用其多个端子来和位于显示设备10以外的一或多个外部装置进行信号传输，尤其，利用视频输入端子DP_in透过视频输入端口P_IN从一视频来源装置接收一视频输入信号诸如一视频串流。该视频串流的例子可包含(但不限于)：单串流传输(Single Stream Transport,SST)视频串流以及多串流传输(Multi-Stream Transport,MST)视频串流。当有需要时，显示控制IC 100可利用视频译码器132对编码数据进行视频译码。另外，VO产生器134可产生一输入垂直同步(input verticalsynchronization，简称IVS)信号IVS0，以供控制视频数据之回放(playback)。举例来说，视频译码器132可对该编码数据进行视频译码以产生译码数据作为该视频数据，但本发明不限于此。此外，显示输出控制电路140可进行该显示输出控制，其中显示输出控制电路140可产生一组显示控制信号以控制显示输出模块10P进行显示操作，而该组显示控制信号可包含一显示垂直同步(display vertical synchronization，简称DVS)信号DVS0，以供用来作为于显示输出模块10P中之一时序控制器(timing controller)TCON的时序参考。

IVS信号IVS0是于显示控制IC 100(例如VO产生器134)中产生的。在一初始阶段中，IVS信号IVS0以及DVS信号DVS0之间的相位关系可以是随机的。显示控制IC 100能快速地使IVS信号IVS0的时序关联于DVS信号DVS0的时序，尤其，达到帧锁定(frame lock)，例如，IVS信号IVS0以及DVS信号DVS0之各自的帧率(frame rate)彼此相等、或具有倍数关系。针对建立这个关联，在DVS信号DVS0所载有(carry)的多个脉冲(pulse)中之两个连续脉冲分别出现的一第一时间点和一第二时间点之间的时间区间的期间，显示输出控制电路140可在对应于一预定时序比率(predetermined timing ratio)之一中间(intermediate)时间点输出一重设信号RST至VO产生器134以重设VO产生器134，以使IVS信号IVS0的时序关联于DVS信号DVS0的时序，其中该第一时间点早于该第二时间点。举例来说，该中间时间点和该第一时间点之间的时间差对该第二时间点和该第一时间点之间的时间差之比率可等于该预定时序比率。

基于图1所示架构，显示控制IC 100能有效地减少达到上述帧锁定的时间，例如在两个帧的时间内完成该帧锁定，以妥善地控制显示操作，尤其，能避免相关技术的问题，诸如显示面板进入一保护模式且停止显示的问题。

图2依据本发明一实施例绘示图1所示之显示控制集成电路的某些实施细节。VO产生器134可包含一计数器212、一控制逻辑电路214以及一输入垂直同步产生单元(IVSgeneration unit，简称IVS产生单元)216，其可彼此耦接如图2上半部所示，其中控制逻辑电路214可包含一比较器CMP1。显示输出控制电路140可包含一显示时序产生器(displaytiming generator，简称DTG)220以供产生显示时序，而DTG 220可包含一计数器222、一控制逻辑电路224以及一显示垂直同步产生单元(DVS generation unit，简称DVS产生单元)226，其可彼此耦接如图2下半部所示，其中控制逻辑电路224可包含比较器CMP2和CMP3以及一切换电路SW。

计数器212可依据一周期性的信号PS1(例如一频率信号的除频信号)进行计数以分别产生多个计数结果{CNT1}，诸如一第一预定数值范围(例如一第一扫描线总数以内的数值范围)中之第一计数器值(例如对应于某一扫描线数的某一数值)，其中周期性的信号PS1可具有一第一预定周期或一第一预定频率(例如24Hz、25Hz、30Hz、50Hz或60Hz)，其可根据视频串流的帧率来决定。控制逻辑电路214(例如比较器CMP1)可依据该多个计数结果{CNT1}中之至少一计数结果CNT1产生一触发信号TR1，尤其，于计数结果CNT1达到(例如等于)一预定计数器值PC1时产生触发信号TR1(例如触发信号TR1所载有的至少一脉冲)。IVS产生单元216可依据触发信号TR1产生IVS信号IVS0(例如IVS信号IVS0所载有的至少一脉冲，对应于触发信号TR1所载有的该至少一脉冲)。举例来说，计数器212可从该第一扫描线总数开始倒数，而控制逻辑电路214(例如比较器CMP1)可于倒数结束时透过触发信号TR1控制IVS产生单元216产生IVS信号IVS0所载有的该至少一脉冲中之任一脉冲，其中该任一脉冲可称为IVS脉冲，但本发明不限于此。针对VO产生器134之上述重设，IVS信号IVS0所载有的多个脉冲中之一系列周期性的脉冲(例如重设以后的周期性的脉冲)之一初始脉冲的产生可以是由重设信号RST所触发。

另外，DTG 220可用来产生DVS信号DVS0。计数器222可依据一周期性的信号PS2(例如该组显示控制信号中之一显示频率信号DCLK的除频信号)进行计数以分别产生多个计数结果{CNT2}，诸如一第二预定数值范围(例如一第二扫描线总数以内的数值范围)中之第二计数器值(例如对应于某一扫描线数的某一数值)，其中周期性的信号PS2可具有一第二预定周期或一第二预定频率，其可根据显示输出模块10P(例如该显示面板诸如该LCD面板)的显示更新率来决定，而该第一预定周期和该第二预定周期可以彼此相同或相异。控制逻辑电路224(例如比较器CMP2)可依据该多个计数结果{CNT2}中之至少一计数结果CNT2产生一触发信号TR2，尤其，于计数结果CNT2达到(例如等于)一预定计数器值PC2时产生触发信号TR2(例如触发信号TR2所载有的至少一脉冲)。DVS产生单元226可依据触发信号TR2产生DVS信号DVS0(例如DVS信号DVS0所载有的至少一脉冲，对应于触发信号TR2所载有的该至少一脉冲)。举例来说，计数器222可从该第二扫描线总数开始倒数，而控制逻辑电路224(例如比较器CMP2)可于倒数结束时透过触发信号TR2控制DVS产生单元226产生DVS信号DVS0所载有的该至少一脉冲中之任一脉冲，其中该任一脉冲可称为DVS脉冲，但本发明不限于此。

请注意，该预定时序比率可对应于一预定计数器值PC3。在控制逻辑电路224的控制下，当该多个计数结果{CNT2}中之任一计数结果CNT2和预定计数器值PC3吻合时，显示输出控制电路224可输出重设信号RST至VO产生器134以重设VO产生器134。举例来说，比较器CMP3可将该多个计数结果{CNT2}和预定计数器值PC3进行比较，以选择性地输出重设信号RST至VO产生器134，尤其，于计数结果CNT2达到(例如等于)预定计数器值PC3时产生重设信号RST(例如重设信号RST所载有的一脉冲)以重设VO产生器134。

在进行VO产生器134之上述重设以后(例如在重设后的一预定时间点)，控制逻辑电路224可启用(enable)帧同步(frame synchronization，可简称为「fsync」)，尤其，利用一帧同步启用信号EN_fsync控制切换电路SW接收且输出IVS信号IVS0(而非触发信号TR2)以容许DVS产生单元226接收IVS信号IVS0(而非触发信号TR2)。此情况下，DVS信号DVS0所载有的该多个脉冲中之一系列周期性的脉冲(例如：从启用该帧同步开始，DVS信号DVS0所载有的周期性的脉冲)的产生可以是由IVS信号IVS0(例如：从启用该帧同步开始，IVS信号IVS0所载有的周期性的脉冲)所触发。为了简明起见，于本实施例中类似的内容在此不重复赘述。

依据某些实施例，由于在启用该帧同步的瞬间，显示输出控制电路140(例如DTG220)可重设DVS信号DVS0的数据启用区域，故显示输出控制电路140(例如DTG 220)可在显示时序的同步前沿(front porch)区域(例如DVS信号DVS0所载有的某一DVS脉冲以前的空白(blanking)区域)启用该帧同步，以确保显示设备10之正常运作。

图3绘示一第一控制方案中之信号调整的例子。为了便于理解，假设某一显示设备依据该第一控制方案来操作，以尝试解决一IVS信号IVS1以及一DVS信号DVS1之间的随机的相位关系之问题。这个显示设备在DVS信号DVS1的数据启用区域启用帧同步，且因此破坏原本的帧。

图4绘示一第二控制方案中之信号调整的例子。为了便于理解，假设某一显示设备依据该第二控制方案来操作，以尝试解决一IVS信号IVS2以及一DVS信号DVS2之间的随机的相位关系之问题。这个显示设备在DVS信号DVS2的同步后沿(back porch)区域启用帧同步且产生一额外脉冲，造成面板时序错误。

图5依据本发明一实施例绘示一种在一显示设备诸如图1所示之显示设备中进行VO产生器重设控制之方法的一重设控制方案，其中该方法可应用于图1所示之显示设备10及其内的显示控制IC 100。显示控制IC 100可在DVS信号DVS0之同步前沿(例如同步前沿区域)启用该帧同步以无缝地达成时序对齐(timing alignment)。举例来说，显示输出控制电路140(例如DTG 220)可在对应于该预定时序比率之该中间时间点透过重设信号RST重设计数器212，以使IVS信号IVS0的时序关联于DVS信号DVS0的时序，然后启用该帧同步以达成时序对齐。另外，IVS信号IVS0所载有的该多个脉冲中之一第一系列周期性的脉冲(例如重设以前的周期性的脉冲)之至少一脉冲的产生可以是由触发信号TR1所触发，而IVS信号IVS0所载有的该多个脉冲中之一第二系列周期性的脉冲(例如重设以后的周期性的脉冲)之一初始脉冲的产生是由重设信号RST所触发，其中该第一系列周期性的脉冲比该第二系列周期性的脉冲更早出现。为了简明起见，于本实施例中类似的内容在此不重复赘述。

图6绘示一基于显示频率的控制方案中之信号调整的例子。为了便于理解，假设某一显示设备依据该基于显示频率的控制方案来操作，以尝试解决一IVS信号IVS3以及一DVS信号DVS3之间的随机的相位关系之问题。这个显示设备加快显示频率信号DCLK(例如增加其频率)，使DVS信号DVS3的周期变更短。这个显示设备使IVS信号IVS3以及DVS信号DVS3之各自的周期彼此不吻合来尝试增加找到适合启用帧同步的时间点之机率，但典型地需要耗费较久的时间来等待，这可导致这个显示设备无法通过某些测试诸如一开机时间测试(例如开机后开始正常显示画面的时间应小于某一时间长度之测试)。由于IVS信号IVS3在不同次开机时的起始相位是随机的，故这个显示设备达到帧锁定的时间无法确定。此外，具有较差兼容性的显示面板(例如有机发光二极管(organic light-emitting diode，简称OLED)显示面板)典型地无法接受太大的时序改变，这使得显示频率信号DCLK(例如其频率)之可调整的范围变小，且因此增加达到帧锁定的时间。

图7绘示一基于扫描线总数的控制方案中之信号调整的例子。为了便于理解，假设某一显示设备依据该基于扫描线总数的控制方案来操作，以尝试解决一IVS信号IVS4以及一DVS信号DVS4之间的随机的相位关系之问题。这个显示设备加大代表扫描线总数之参数DV_Total，使DVS信号DVS4的周期变更大，且DVS信号DVS4之同步前沿变更大。这个显示设备使IVS信号IVS4以及DVS信号DVS4之各自的周期彼此不吻合来尝试增加找到适合启用帧同步的时间点之机率，但典型地需要耗费较久的时间来等待，这可导致这个显示设备无法通过某些测试诸如起播开画时间(start-playing reaction time)测试(例如，从点选或触碰关于播放(play back)影片之用户接口到真正开始显示画面的时间之测试)。由于IVS信号IVS4在不同次的起始相位(例如，不同影片之各次起播的起始相位)是随机的，故这个显示设备达到帧锁定的时间无法确定。此外，具有较差兼容性的显示面板(例如OLED显示面板)典型地无法接受太大的时序改变，这使得参数DV_Total之可调整的范围变小，且因此增加达到帧锁定的时间。

图8依据本发明另一实施例绘示该方法的该重设控制方案。显示控制IC 100可在显示输出控制电路140所输出的视频之扫描线数Line_Count达到相对于DVS信号DVS0(例如其所载有的某一脉冲)之一预定扫描线数A时，透过重设信号RST重设计数器212，以使IVS信号IVS0的时序关联于DVS信号DVS0的时序，并且在DVS信号DVS0之同步前沿(例如同步前沿区域)启用该帧同步以无缝地达成时序对齐。

为了便于理解，图8所示之DVS信号DVS0的这些脉冲及其前两个脉冲(例如图8左下角所示之两个脉冲)可分别作为该多个脉冲及该两个连续脉冲的例子，对应于Line_Count＝A之时间点可作为该中间时间点的例子，且该前两个脉冲中之数据启用区域结束的时间点以及该前两个脉冲中之第二个脉冲开始的时间点之间的时间区间可作为该同步前沿的例子。如图8左半部所示的向下箭头所指出，显示控制IC 100可在Line_Count＝A处执行IVS重设，尤其，用重设信号RST重设计数器212以使计数器212重新开始计数，以于(相对于DVS信号DVS0的)下一帧中之Line_Count＝A处控制VO产生器134产生新的IVS，诸如IVS信号IVS0的一新脉冲，如图8正中央的垂直虚线所示。如此，IVS信号IVS0的相位可以直接对齐到DVS信号DVS0在上述下一帧的同步前沿(例如其内的Line_Count＝A处)，然后控制逻辑电路224可启用该帧同步，以从相对于IVS信号IVS0的下一帧起，使DVS信号DVS0同步于IVS信号IVS0，尤其，随着IVS信号IVS0的任一新脉冲(诸如上述之该新脉冲)产生一对应的新脉冲。因此，显示控制IC 100能够只花两帧的时间就使DVS信号DVS0的时序对齐到IVS信号IVS0的时序。为了简明起见，于本实施例中类似的内容在此不重复赘述。

图9绘示图1所示之显示输出控制电路140所输出之视频的视频格式的例子，其中该视频格式可以兼容于视频电子标准协会(Video Electronics Standards Association，简称VESA)显示监视器时序(Display Monitor Timing，可简称为DMT)标准的视频格式，而同步信号DVSync可以作为DVS信号DVS0的例子，但本发明不限于此。为了便于理解，在达到帧锁定以后，同步信号DHSync和DVSync可以分别类似于该VESA DMT标准的视频格式中之同步信号HSync和VSync，参数DH_DEN_Start,DH_DEN_End、DH_Sync_Start、DH_HS_Width、DH_Back_Porch、DH_Active_Video、DH_Front_Porch、DH_Left_Border、DH_Addressable_Video、DH_Right_Border、DH_Total、DV_DEN_Start、DV_DEN_End、DV_Sync_Start、DV_VS_Length、DV_Back_Porch、DV_Active_Video、DV_Front_Porch、DV_Top_Border、DV_Addressable_Video、DV_Bottom_Border和DV_Total可以分别类似于该VESA DMT标准的视频格式中之相关参数，且空白(Blanking)、边界(Border)、可寻址视频(AddressableVideo)等可以分别类似于该VESA DMT标准的视频格式中之空白、边界、可寻址视频等。由于该VESA DMT标准的视频格式为相关领域的人士所熟知，故相关领域的人士在取得本发明的教导时应可理解图9所示之视频格式的意义。

另外，参数DV_Front_Porch所指出的时间区间可作为该同步前沿的例子。为了便于理解，图9所示之数据启用区域可代表图8所示之多个数据启用区域中之至少前两个数据启用区域(例如图8左下角所示之两个数据启用区域)的任一数据启用区域。扫描线数Line_Count和参数DV_Total中之任一者可从图9所示之该空白的上界(upper boundary)(例如同步信号DVSync的一对应的脉冲出现的时间点，如图9右上角所示)起量测。预定扫描线数A可被预先决定以使得Line_Count＝A发生在该同步前沿，诸如参数DV_Front_Porch所指出的该时间区间，亦即，参数DV_DEN_End所指出的时间点(例如数据启用结束时间点)以及同步信号DVSync的下一个脉冲出现的时间点之间的时间区间。例如，预定扫描线数A和某些参数可具有下列关系：

(DV_VS_Length+DV_Back_Porch+DV_Active_Video)

其中参数DV_VS_Length、DV_Back_Porch和DV_Active_Video所指出的三个时间区间可分别代表针对同步信号DVSync之同步脉冲时间(例如脉冲宽度，诸如沿着时间轴量测的脉冲长度)、同步后沿(Back Porch)和活跃视频时间。

基于该重设控制方案，该中间时间点(例如对应于Line_Count＝A之时间点)和该第一时间点(例如同步信号DVSync的该对应的脉冲出现的时间点，如图9右上角所示)之间的时间差对该第二时间点(例如同步信号DVSync的下一个脉冲出现的时间点)和该第一时间点之间的时间差之比率可等于该预定时序比率诸如(A/DV_Total)。

图10绘示图1所示之图像处理电路130所输出之视频的视频格式的例子，其中该视频格式可以兼容于该VESA DMT标准的视频格式，并且同步信号IVSync可以作为IVS信号IVS0的例子，但本发明不限于此。为了便于理解，在达到帧锁定以后，同步信号IHSync和IVSync可以分别类似于该VESA DMT标准的视频格式中之同步信号HSync和VSync，参数IH_DEN_Start、IH_DEN_End、IH_Sync_Start、IH_HS_Width、IH_Back_Porch、IH_Active_Video、IH_Front_Porch、IH_Left_Border、IH_Addressable_Video、IH_Right_Border、IH_Total、IV_DEN_Start、IV_DEN_End、IV_Sync_Start、IV_VS_Length、IV_Back_Porch、IV_Active_Video、IV_Front_Porch、IV_Top_Border、IV_Addressable_Video、IV_Bottom_Border和IV_Total可以分别类似于该VESA DMT标准的视频格式中之相关参数，且空白、边界、可寻址视频等可以分别类似于该VESA DMT标准的视频格式中之空白、边界、可寻址视频等。由于该VESA DMT标准的视频格式为相关领域的人士所熟知，故相关领域的人士在取得本发明的教导时应可理解图10所示之视频格式的意义。

本发明的显示控制IC 100能够只花两帧的时间就使DVS信号DVS0的时序对齐到IVS信号IVS0的时序来完成帧锁定以妥善地控制显示操作。另外，本发明的显示控制IC 100不需要改变显示频率(例如显示频率信号DCLK的频率)以及扫描线总数(例如参数DV_Total)中之任一者，且因此能够避免相关技术的问题诸如面板兼容性问题。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。