像素电路及其驱动方法、显示面板及其驱动方法、显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种像素电路及其驱动方法、显示面板及其驱动方法、显示装置。

背景技术

随着时代的发展和技术的进步，用户对显示面板的要求越来越高。显示面板采用高频驱动，可以使得画面更加流畅，提升用户体验；显示面板采用低频驱动，可以节省功耗，延长待机时间。为了兼具画面效果以及节省功耗，如何对显示面板进行驱动来有效地降低显示面板的总功耗是需要解决的技术问题。

发明内容

本公开实施例提供一种像素电路及其驱动方法、显示面板及其驱动方法、显示装置，以解决或缓解现有技术中的一项或更多项技术问题。

作为本公开实施例的第一个方面，本公开实施例提供一种像素电路，包括：

驱动模块，与第一节点、第一电源端和第四节点耦接，被配置为在第一节点的控制下，基于第一电源端的信号向第四节点提供电信号，以驱动发光元件发光；

写入模块，与第一扫描信号端、数据信号端和第五节点耦接，被配置为在第一扫描信号端的控制下，向第五节点提供数据信号端的数据信号；

频率控制模块，包括频率控制子模块和信号选通子模块，频率控制子模块与第六节点、第一节点和第五节点耦接；信号选通子模块与第二扫描信号端、第二电源端、第一频率控制端、第二频率控制端和第六节点耦接，被配置为在第一频率控制端和第二频率控制端的控制下，周期性地向第六节点提供第二扫描信号端的信号，以使频率控制子模块在第六节点的控制下，控制第五节点的数据信号写入第一节点的频率。

在一个实施例中，在信号选通子模块向第六节点提供第二扫描信号端的信号的情况下，频率控制子模块在第六节点的控制下，控制第二节点的数据信号能够写入第一节点；

在信号选通子模块向第六节点提供第二电源端的信号的情况下，频率控制子模块在第六节点的控制下，禁止第二节点的数据信号写入第一节点。

在一个实施例中，信号选通子模块包括第一晶体管和第二晶体管，第一晶体管的控制端与第一频率控制端耦接，第一晶体管的第一极与第二扫描信号端耦接，第二晶体管的控制端与第二频率控制端耦接，第二晶体管的第一极与第二电源端耦接，第一晶体管的第二极和第二晶体管的第二极均与第六节点耦接；

频率控制子模块包括第三晶体管，第三晶体管的控制端与第六节点耦接，第三晶体管的第一极和第二极分别与第五节点和第一节点耦接。

在一个实施例中，第一晶体管和第二晶体管中的一个为N型晶体管，另一个为P型晶体管，第一频率控制端和第二频率控制端的信号相同；或者，

第一晶体管和第二晶体管均为N型晶体管或者均为P型晶体管，第一频率控制端的信号和第二频率控制端的信号中的一个为高电平，另一个为低电平。

在一个实施例中，驱动模块的输入端与第一电源端耦接，驱动模块的输出端与第四节点耦接，像素电路还包括第三复位模块，第三复位模块分别与第四扫描信号端、第三初始信号端和驱动模块的输入端耦接，被配置为在第四扫描信号端的控制下，向驱动模块的输入端提供第三初始信号端的信号。

在一个实施例中，像素电路还包括：

存储模块，分别与第一电源端和第一节点耦接，用于存储第一节点的信号；

第一复位模块，分别与第一初始信号端、第三扫描信号端和第五节点耦接，被配置为在第三扫描信号端的控制下，向第五节点提供第一初始信号端的信号；

第二复位模块，分别与第四扫描信号端、第二初始信号端和第四节点耦接，被配置为在第四扫描信号端的控制下，向第四节点提供第二初始信号端的信号；

第一控制模块，分别与发光控制端、第一电源端和驱动模块的输入端耦接，被配置为在发光控制端的控制下，向驱动模块的输入端提供第一电源端的信号；

第二控制模块，分别与发光控制端、驱动模块的输出端和第四节点耦接，被配置为在发光控制端的控制下，向第四节点提供驱动模块的输出端的信号。

在一个实施例中，像素电路包括以下中至少一项：

驱动模块包括驱动晶体管，驱动晶体管的控制端与第一节点耦接，驱动晶体管的第一极和第二极分别与第一电源端和第四节点耦接；

写入模块包括第四晶体管和第五晶体管，第四晶体管的控制端和第五晶体管的控制端均与第一扫描信号端耦接，第四晶体管的第一极和第二极分别与数据信号端和驱动模块的输入端耦接；第五晶体管的第一极和第二极分别与驱动模块的输出端和第五节点耦接；

第一复位模块包括第六晶体管，第六晶体管的控制端与第三扫描信号端耦接，第六晶体管的第一极和第二极分别与第一初始信号端和第五节点耦接；

第二复位模块包括第七晶体管，第七晶体管的控制端与第四扫描信号端耦接，第七晶体管的第一极和第二极分别与第二初始信号端和第四节点耦接；

第一控制模块包括第八晶体管，第八晶体管的控制端与发光控制端耦接，第八晶体管的第一极和第二极分别与第一电源端和驱动模块的输入端耦接；

第二控制模块包括第九晶体管，第九晶体管的控制端与发光控制端耦接，第九晶体管的第一极和第二极分别与驱动模块的输出端和第四节点耦接。

作为本公开实施例的第二方面，本公开实施例提供一种显示面板，包括多条沿第一方向延伸的栅线，多条栅线沿第二方向排列，显示面板包括沿第二方向排列的多个第一子显示区，第一子显示区包括像素电路；

像素电路包括驱动模块、写入模块和频率控制模块，驱动模块与第一节点耦接，被配置为在第一节点信号的控制下提供驱动电信号；写入模块与第一扫描信号端、数据信号端和频率控制模块的输入端耦接，被配置为在第一扫描信号端的控制下，向频率控制模块的输入端提供数据信号端的数据信号；频率控制模块与频率控制端、第二扫描信号端和第一节点耦接，被配置为基于频率控制端的信号和第二扫描信号端的信号，控制频率控制模块的输入端的数据信号写入第一节点的频率；

多个第一子显示区中的像素电路中的频率控制端与第一条频率信号线连接，像素电路中的第二扫描信号端与第一子显示区中对应的栅线连接，多个第一子显示区的刷新频率各不相同；

第一条频率信号线被配置为在第一子显示区的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，使得第一子显示区中的频率控制模块在第一信号的控制下将频率控制模块的输入端的数据信号写入第一节点；

第一条频率信号线还被配置为在第一子显示区的保持阶段且至少在对应的栅线提供栅信号的时段提供第二信号，使得第一子显示区中的频率控制模块在第二信号的控制下禁止频率控制模块的输入端的数据信号写入第一节点。

在一个实施例中，还包括至少一个第二子显示区，第二子显示区的刷新频率与第一子显示区的刷新频率不相同，第二子显示区中的像素电路的频率控制端与第二条频率信号线耦接；

第二条频率信号线被配置为在第二子显示区的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，在第二子显示区的保持阶段且至少在对应的栅线提供栅信号的时段提供第二信号。

在一个实施例中，第二子显示区的个数为多个，多个第二子显示区沿第二方向排列，多个第二子显示区的刷新频率各不相同，各第二子显示区中的像素电路的频率控制端分别与不同的频率信号线耦接。

在一个实施例中，驱动模块的输入端与第一电源端耦接，像素电路还包括第三复位模块，第三复位模块与第四扫描信号端、第三初始信号端和驱动模块的输入端耦接，被配置为在第四扫描信号端的控制下，向驱动模块的输入端提供第三初始信号端的信号。

在一个实施例中，像素电路还包括第一复位模块、第二复位模块、第一控制模块和第二控制模块，像素电路满足以下中至少一项：

驱动模块包括驱动晶体管，驱动晶体管与第一节点耦接，驱动晶体管的第一极和第二极分别与第一电源端和发光元件耦接；

写入模块包括第四晶体管，第四晶体管的控制端与第一扫描信号端耦接，第四晶体管的第一极和第二极分别与数据信号端和驱动模块的输入端耦接；

频率控制模块包括第五晶体管和第三晶体管，第五晶体管的控制端与第二扫描信号端耦接，第五晶体管的第一极和第二极分别与驱动模块的输出端和第三晶体管的第一极耦接；第三晶体管的控制端与频率控制端耦接，第三晶体管的第二极与第一节点的控制端耦接；频率控制模块的输入端为第五晶体管的第一极；

第一复位模块包括第六晶体管，第六晶体管的控制端与第三扫描信号端耦接，第六晶体管的第一极和第二极分别与第一初始信号端和频率控制模块耦接；

第二复位模块包括第七晶体管，第七晶体管的控制端与第四扫描信号端耦接，第七晶体管的第一极和第二极分别与第二初始信号端和发光元件耦接；

第一控制模块包括第八晶体管，第八晶体管的控制端与发光控制端耦接，第八晶体管的第一极和第二极分别与第一电源端和驱动模块的输入端耦接；

第二控制模块包括第九晶体管，第九晶体管的控制端与发光控制端耦接，第九晶体管的第一极和第二极分别与驱动模块的输出端和发光元件耦接。

在一个实施例中，像素电路采用本公开任一实施例中的像素电路。

作为本公开实施例的第三方面，本公开实施例提供一种显示面板，包括栅线、第一子信号线、第二子信号线以及本公开任一实施例中的像素电路，像素电路中的第二扫描信号端与栅线耦接，像素电路的第一频率控制端与第一子信号线耦接，像素电路的第二频率控制端与第二子信号线耦接。

在一个实施例中，显示面板包括多个子显示区，至少一个子显示区包括本公开任一实施例的像素电路。

在一个实施例中，包括本公开任一实施例中的像素电路的子显示区为第三子显示区，第三子显示区的数量为至少两个，多个第三子显示区的刷新频率各不相同，不同的第三子显示区中的像素电路的第一频率控制端与不同的第一子信号线耦接，不同的第三子显示区中的像素电路的第二频率控制端与不同的第二子信号线耦接。

作为本公开实施例的第四方面，本公开实施例提供一种像素电路的驱动方法，其特征在于，应用于本公开任一实施例中的像素电路，方法包括：

在刷新阶段，至少在第二扫描信号端提供扫描信号的时段向第一频率控制端提供有效信号、向第二频率控制端提供无效信号，以向第六节点提供第二扫描信号端的信号，使得第五节点的数据信号能够写入第一节点；

在保持阶段，至少在第二扫描信号端提供扫描信号的时段向第一频率控制端提供无效信号、向第二频率控制端提供有效信号，以向第六节点提供所第二电源端的信号，禁止第五节点的数据信号写入第一节点。

在一个实施例中，刷新阶段包括复位子阶段和写数据子阶段，方法还包括：

在复位子阶段，向像素电路中的第三扫描信号端、第四扫描信号端提供扫描信号，以向第五节点提供第一复位信号，向第一节点提供第一复位信号；向驱动模块的输入端提供第三复位信号；向第四节点提供第二复位信号；

在写数据子阶段，向第一扫描信号端提供有效电平信号，以向第五节点提供数据信号端的数据信号，并向第一节点提供数据信号。

在一个实施例中，方法还包括：

在刷新阶段中的复位子阶段，向第一频率控制端提供有效信号、向第二频率控制端提供无效信号；

在保持阶段且在第三扫描信号端提供扫描信号的时段，向第一频率控制端提供无效信号、向第二频率控制端提供有效信号。

作为本公开实施例的第五方面，本公开实施例提供一种显示面板的驱动方法，应用于本公开任一实施例中的显示面板，方法包括：

在第一子显示区的刷新阶段，至少在对应的栅线提供栅信号的时段向第一条频率信号线提供第一信号，使得第一子显示区中像素电路的频率控制模块的输入端的数据信号写入第一节点；

在第一子显示区的保持阶段，至少在对应的栅线提供栅信号的时段向第一条频率信号线提供第二信号，禁止第一子显示区中像素电路的频率控制模块的输入端的数据信号写入第一节点。

在一个实施例中，还包括：

在第一子显示区的刷新阶段，在像素电路中的第三扫描信号端提供扫描信号的时段向第一条频率信号线提供第一信号，以对第一节点进行复位；

在第一子显示区的保持阶段，在像素电路中的第三扫描信号端提供扫描信号线的时段向第一条频率信号线提供第二信号，禁止对第一节点进行复位。

作为本公开实施例的第六方面，本公开实施例提供一种显示装置，包括本公开任一实施例中的像素电路，或者，包括本公开任一实施例中的显示面板。

本公开实施例的技术方案，将像素电路应用于显示面板的不同区域，通过向像素电路的频率控制端提供的不同频率的信号，可以实现不同区域不同频率驱动。对于驱动频率要求高的区域，频率信号线可以向频率控制端SW提供频率高的信号，对于驱动频率要求低的区域，频率信号线可以可以向频率控制端SW提供频率低的信号，这样的方式，结合了高频驱动和低频驱动的优势，不仅可以保证高频区域的画面流畅性，而且还节省了功耗，延长了待机时间，降低了显示面板的综合功耗。

将本公开实施例的像素电路应用于显示面板的局部区域，通过控制向频率控制端提供的信号的频率，可以对像素电路的刷新频率进行控制，实现显示面板局部区域的变频显示。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开的一些实施方式，而不应将其视为是对本公开范围的限制。

图1为一种像素电路的示意图；

图2为另一种像素电路的示意图；

图3为本公开一实施例中像素电路的结构示意图；

图4为本公开另一实施例中像素电路的结构示意图；

图5为本公开另一实施例中像素电路的结构示意图；

图6为本公开另一实施例中像素电路的结构示意图；

图7A为本公开另一实施例中的像素电路的结构示意图；

图7B为本公开另一实施例中的像素电路的结构示意图；

图8为本公开另一实施例中像素电路的驱动方法的示意图；

图9A为图5所示像素电路的一种时序图；

图9B为图7A所示像素电路的时序图；

图10为本公开一实施例中显示面板的平面示意图；

图11为本公开另一实施例中显示面板的平面示意图；

图12为本公开一实施例中显示面板的平面示意图；

图13为一个实施例中显示面板的一个时序图；

图14为本公开另一实施例中显示面板的平面示意图；

图15为本公开另一实施例中显示面板的平面示意图；

图16为本公开另一实施例中显示面板的平面示意图；

图17为本公开一实施例中显示面板的驱动方法的示意图；

图18为本公开一实施例中显示面板采用图5所示像素电路的一个时序示意图。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极(源电极)称为第一极，漏极(漏电极)称为第二极，或者，可以将漏极称为第一极，源极称为第二极。按附图中的形态规定晶体管的中间端为栅极(也可以叫做栅电极)、信号输入端为源极、信号输出端为漏极。本发明实施例所采用的开关晶体管可以为P型开关晶体管或N型晶体管，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止；N型晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号2个不同的电位状态量，不代表全文中第一电位或第二电位具有特定的数值。本发明实施例中以第一电位为有效电位为例进行说明。

其中，耦接可以包括：两端之间直接物理接触或者两端之间间接连接(如两端之间通过信号线建立连接)。本发明实施例对两端之间的耦接方式不做限定。

图1为一种像素电路的示意图。如图1所示，像素电路可以包括驱动晶体管Td、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10和存储电容Cst。其中，驱动晶体管Td的控制端与第一节点N1耦接，驱动晶体管Td的第一极和第二极分别与第二节点N2和第三节点N3耦接。第四晶体管T4的控制端与第一扫描信号端Scan1耦接，第四晶体管T4的第一极和第二极分别与数据信号端Data和第二节点N2耦接。第五晶体管T5的控制端与第二扫描信号端Scan2耦接，第五晶体管T5的第一极和第二极分别与第三节点N3和第一节点N1耦接。第六晶体管T6的控制端与第三扫描信号端Scan3耦接，第六晶体管T6的第一极和第二极分别与第一初始信号端Init1和第一节点N1耦接。第七晶体管T7的控制端与第四扫描信号端Scan4耦接，第七晶体管T7的第一极和第二极分别与第二初始信号端Init2和第四节点N4耦接。第八晶体管T8的控制端与发光控制端EM耦接，第八晶体管T8的第一极和第二极分别与第三初始信号端Init3和第二节点N2耦接。第九晶体管T9的控制端与发光控制端EM耦接，第九晶体管T9的第一极和第二极分别与第三节点N3和第四节点N4耦接。第十晶体管T10的控制端与第四扫描信号端Scan4耦接，第十晶体管T10的第一极和第二极分别与第三初始信号端Init3和第二节点N2耦接。

如图1所示，第五晶体管T5和第六晶体管T6可以为N型晶体管，也就是说，第五晶体管T5和第六晶体管T6均为高电平有效。图1中除第五晶体管T5和第六晶体管T6之外的晶体管可以为P型晶体管，均为低电平有效。在图1中，第二扫描信号端Scan2和第一扫描信号端Scan1的信号不相同，第三扫描信号端Scan3和第四扫描信号端Scan4的信号不相同。显示面板可以采用双栅结构，像素电路可以与两条栅线耦接，第一扫描信号端Scan1可以与显示面板中的第一栅线耦接，第二扫描信号端Scan2可以与显示面板中的第二栅线耦接。

图2为另一种像素电路的示意图。与图1所示像素电路不同的是，图2所示像素电路还包括第三晶体管T3，第三晶体管T3位于第一节点N1和第六晶体管T6的第二极之间，第三晶体管T3还位于第一节点N1和第五晶体管T5的第二极之间。如图2所示，第三晶体管T3的控制端与第二扫描信号端Scan2耦接，第三晶体管T3的第一极和第二极分别与第五节点N5和第一节点N1耦接。第五晶体管T5的控制端与第一扫描信号端Scan1耦接，第五晶体管T5的第一极和第二极分别与第三节点N3和第五节点N5耦接。第六晶体管T6的控制端与第三扫描信号端Scan3耦接，第六晶体管T6的第一极和第二极分别与第一初始信号端Init1和第五节点N5耦接。图2所示像素电路中的其它晶体管和存储电容Cst的连接方式与图1所示像素电路相同，在此不再赘述。

在图2中，第三晶体管T3可以为N型晶体管。第五晶体管T5为P型晶体管，第五晶体管T5的控制端和第四晶体管T4的控制端均与第一扫描信号端Scan1耦接。第六晶体管T6可以为P型晶体管，第三扫描信号端Scan3的信号可以与第四扫描信号端Scan4的信号相同。显示面板可以采用双栅结构，像素电路可以与两条栅线耦接，第一扫描信号端Scan1可以与第一栅线耦接，第二扫描信号端Scan2可以与第二栅线耦接。

可以理解的是，像素电路通常可以包括复位阶段、写数据阶段和发光阶段。在复位阶段，向第一节点N1提供第一初始信号端Init1的初始信号、向第四节点N4提供第二初始信号端Init2的初始信号、向第二节点N2提供第三初始信号端Init3的初始信号，完成像素电路的复位。在写数据阶段，数据信号端Data的数据信号被写入第一节点N1。在发光阶段，驱动晶体管Td在第一节点N1的数据信号的控制下，基于第一电源端VDD的信号，向第四节点N4提供驱动电信号，驱动发光元件DL发光。因此，像素电路对应的图像刷新一次，就需要数据信号被写入第一节点N1一次。控制数据信号被写入第一节点N1的频率，便可以控制像素电路对应图像的刷新频率。

图3为本公开一实施例中像素电路的结构示意图。如图3所示，像素电路可以包括驱动模块10、写入模块20和频率控制模块30。其中，驱动模块10与第一节点N1耦接，驱动模块10被配置为在第一节点信号的控制下提供驱动电信号。示例性地，驱动模块10的输出端可以与发光元件DL耦接，从而，驱动模块10的输出端提供的驱动电信号可以驱动发光元件DL发光。

写入模块20与第一扫描信号端Scan1、数据信号端Data和频率控制模块30的输入端耦接。写入模块20被配置为在第一扫描信号端Scan1的控制下，向频率控制模块30的输入端提供数据信号端Data的数据信号。

频率控制模块30可以与频率控制端SW、第二扫描信号端Scan2耦接。频率控制模块30被配置为基于频率控制端SW的信号和第二扫描信号端Scan2的信号，控制频率控制模块30的输入端的数据信号写入第一节点N1的频率。

图1和图2的像素电路中，当数据信号写入第一节点N1时，需要第二扫描信号端Scan2提供有效电平信号，也就是说，数据信号写入第一节点N1的频率由第二扫描信号端Scan2的频率决定，数据信号写入第一节点N1的频率与第二扫描信号端Scan2的频率相同。

本公开实施例的像素电路，频率控制模块30可以基于频率控制端SW的信号和第二扫描信号端Scan2的信号，控制频率控制模块30的输入端的数据信号写入第一节点N1的频率。因此，相比于图1和图2所示的像素电路，本公开实施例的像素电路中，数据信号写入第一节点N1的频率不再决定于第二扫描信号端Scan2的信号，而是由频率控制端SW的信号和第二扫描信号端Scan2的信号的频率共同决定，通过改变频率控制端SW的信号频率便可以改变数据信号写入第一节点N1的频率，从而控制数据信号写入第一节点N1的频率，控制像素电路的图像刷新频率。

将本公开实施例的像素电路应用于显示面板的不同区域，可以让不同区域的像素电路的频率控制端SW连接不同的频率信号线，不同的频率信号线可以向频率控制端SW提供不同频率的信号，从而实现不同区域的刷新频率不相同，实现显示面板的不同区域不同频率驱动。对于驱动频率要求高的区域，频率信号线可以向频率控制端SW提供频率高的信号，对于驱动频率要求低的区域，频率信号线可以向频率控制端SW提供频率低的信号，这样的方式，结合了高频驱动和低频驱动的优势，不仅可以保证高频区域的画面流畅性，而且还节省了功耗，延长了待机时间，降低了显示面板的综合功耗。

将本公开实施例的像素电路应用于显示面板的局部区域，通过控制向频率控制端提供的信号的频率，可以对像素电路的刷新频率进行控制，实现显示面板局部区域的变频显示。

图4为本公开另一实施例中像素电路的结构示意图。如图4所示，驱动模块10可以与第一电源端VDD耦接。像素电路还可以包括第三复位模块60，第三复位模块60与第四扫描信号端Scan4、第三初始信号端Init3和驱动模块10的输入端耦接。第三复位模块60被配置为在第四扫描信号端Scan4的控制下，向驱动模块10的输入端提供第三初始信号端Init3的信号。

第三复位模块60可以对驱动模块10的输入端进行复位，从而，在将数据信号写入驱动模块10之前，第三复位模块60可以在第四扫描信号端Scan4的控制下，向驱动模块10的输入端提供第三初始信号端Init3的信号，实现对驱动模块10的输入端的复位，防止上一次的残余信号对本次的数据写入过程产生影响，提高显示效果。

图5为本公开另一实施例中像素电路的结构示意图。在一个实施例中，如图5所示，像素电路还可以包括第一复位模块40、第二复位模块50、第一控制模块70、第二控制模块80和存储模块90。

在一个实施例中，如图5所示，驱动模块10可以包括驱动晶体管Td。驱动晶体管Td的第一极可以为驱动模块10的输入端，驱动晶体管Td的第二极可以为驱动模块10的输出端。驱动晶体管Td的控制端与第一节点N1耦接，驱动晶体管Td的第一极和第二极分别与第一电源端VDD和发光元件耦接。示例性地，驱动晶体管Td的第一极和第二极分别与第二节点N2和第三节点N3耦接，第二节点N2可以通过第一控制模块70与第一电源端VDD耦接，第三节点N3可以通过第二控制模块80与发光元件耦接。

写入模块20包括第四晶体管T4，第四晶体管T4的控制端与第一扫描信号端Scan1耦接，第四晶体管T4的第一极和第二极分别与数据信号端Data和驱动模块10的输入端耦接。示例性地，如图5所示，第四晶体管T4的第一极和第二极分别与数据信号端Data和第二节点N2耦接。

频率控制模块30包括第五晶体管T5和第三晶体管T3。第五晶体管T5的控制端与第二扫描信号端Scan2耦接，第五晶体管T5的第一极和第二极分别与驱动模块10的输出端和第五节点N5耦接。第三晶体管T3的控制端与频率控制端SW耦接，第三晶体管T3的第一极与第五节点N5耦接，第三晶体管T3的第二极与第一节点N1耦接。频率控制模块30的输入端为第五晶体管T5的第一极。示例性地，第五晶体管T5的第一极和第二极分别与第三节点N3和第五节点N5耦接，第三晶体管T3的第一极和第二极分别与第五节点N5和第一节点N1耦接。

第一复位模块40包括第六晶体管T6，第六晶体管T6的控制端与第三扫描信号端Scan3耦接，第六晶体管T6的第一极和第二极分别与第一初始信号端Init1和频率控制模块30耦接。示例性地，如图5所示，第六晶体管T6的第二极可以与第五节点N5耦接。

第二复位模块50包括第七晶体管T7，第七晶体管T7的控制端与第四扫描信号端Scan4耦接，第七晶体管T7的第一极和第二极分别与第二初始信号端Init2和发光元件耦接。示例性地，如图5所示，第七晶体管T7的第二极可以与第四节点N4耦接，第四节点N4与发光元件耦接。

第一控制模块70包括第八晶体管T8，第八晶体管T8的控制端与发光控制端EM耦接，第八晶体管T8的第一极和第二极分别与第一电源端VDD和驱动模块10的输入端耦接；

第二控制模块80包括第九晶体管T9，第九晶体管T9的控制端与发光控制端EM耦接，第九晶体管T9的第一极和第二极分别与驱动模块10的输出端和发光元件耦接。

存储模块90可以包括存储电容Cst，存储电容Cst用于存储第一节点N1的信号。存储电容Cst的一个极板可以与第一节点N1耦接，另一个极板可以与第一电源端VDD耦接。

在一个实施例中，如图5所示，第五晶体管T5和第六晶体管T6可以为N型晶体管，其它晶体管可以为P型晶体管。N型晶体管的有源层材料可以包括氧化物，P型晶体管的有源层材料可以包括低温多晶硅(LTPS)。在一个实施例中，第三晶体管T3可以为N型晶体管或P型晶体管，在此不作具体限定。

需要说明的是，图5中示出了驱动模块10、写入模块20、频率控制模块30、第三复位模块60、第一复位模块40、第二复位模块50、第一控制模块70、第二控制模块80和存储模块90的示例性结构，本领域技术人员可以理解，各个模块并不限于图5所示的结构，只要可以实现其功能均可。

图6为本公开另一实施例中像素电路的结构示意图。在一个实施例中，如图6所示，频率控制模块30的输入端与第五节点N5耦接，频率控制端SW包括第一频率控制端SW1和第二频率控制端SW2。

驱动模块10可以与第一节点N1、第一电源端VDD和第四节点N4耦接。驱动模块10被配置为在第一节点N1的控制下，基于第一电源端VDD的信号向第四节点N4提供电信号，以驱动发光元件发光。

写入模块20与第一扫描信号端Scan1、数据信号端Data和第五节点N5耦接。写入模块20被配置为在第一扫描信号端Scan1的控制下，向第五节点N5提供数据信号端Data的数据信号。

频率控制模块30包括频率控制子模块32和信号选通子模块31。频率控制子模块32与第六节点N6、第一节点N1、和第五节点N5耦接。信号选通子模块31与第二扫描信号端Scan2、第二电源端VGL、第一频率控制端SW1、第二频率控制端SW2和第六节点N6耦接。信号选通子模块31被配置为在第一频率控制端SW1和第二频率控制端SW2的控制下，周期性地向第六节点N6提供第二扫描信号端Scan2的信号，以使频率控制子模块32在第六节点N6的控制下，控制第五节点N5的数据信号写入第一节点N1的频率。

示例性地，信号选通子模块31可以在第一频率控制端SW1和第二频率控制端SW2的控制下，向第六节点N6提供第二扫描信号端Scan2的信号或第二电源端VGL的信号。例如，当第一频率控制端SW1和第二频率控制端SW2提供的信号为第一信号时，信号选通子模块31在第一信号的控制下，向第六节点N6提供第二扫描信号端Scan2的信号；当第一频率控制端SW1和第二频率控制端SW2提供的信号为第二信号时，信号选通子模块31在第二信号的控制下，向第六节点N6提供第二电源端VGL的信号。

在信号选通子模块31向第六节点N6提供第二扫描信号端Scan2的信号的情况下，频率控制子模块32在第六节点N6的控制下，控制第二节点N2的数据信号能够写入第一节点N1。在信号选通子模块31向第六节点N6提供第二电源端VGL的信号的情况下，频率控制子模块32在第六节点N6的控制下，禁止第二节点N2的数据信号写入第一节点N1。

在图3所示像素电路中，需要为频率控制端SW提供周期性的信号，以便频率控制端SW的信号可以周期性地控制频率控制模块30的输入端和输出端导通。例如，在图5中，频率控制模块30包括第三晶体管T3，数据信号通过第三晶体管T3写入第一节点N1，为了满足数据信号写入的需求，用来控制第三晶体管T3的信号需要满足特定的条件，因此，向频率控制端SW提供的信号受到数据信号的影响。

相比于图3所示的像素电路，图6所示的像素电路，频率控制端可以包括第一频率控制端SW1和第二频率控制端SW2。第一频率控制端SW1和第二频率控制端SW2可以提供不同的信号。信号选通子模块31被配置为在第一频率控制端SW1和第二频率控制端SW2的控制下，周期性地向第六节点N6提供第二扫描信号端Scan2的信号，以使频率控制子模块32在第六节点N6的控制下，控制第五节点N5的数据信号写入第一节点N1的频率。这样的方式，只要在刷新阶段的写数据子阶段，向第一频率控制端SW1和第二频率控制端SW2提供允许第二扫描信号端Scan2通过的信号，第二扫描信号端Scan2的信号便可以控制频率控制子模块32导通，使得第五节点N5的数据信号写入第一节点N1。在其它阶段，可以向第一频率控制端SW1和第二频率控制端SW2提供允许第二电源端VGL的信号通过的信号，第二电源端VGL的信号可以控制频率控制子模块32截止，禁止第五节点N5的数据信号写入第一节点N1。

从而，本公开实施例的像素电路，可以充分利用像素电路中存在的第二扫描信号端Scan2的信号和第二电源端VGL的信号来控制频率控制子模块32。并且，由于第一频率控制端SW1和第二频率控制端SW2的信号并没有直接控制频率控制子模块32，所以，向第一频率控制端SW1和第二频率控制端SW2提供的信号可以不受数据信号的影响，只需要根据信号选通子模块31中的器件选择功率较小的信号线即可。因此，本公开的像素电路可以进一步降低像素电路的功耗。

图7A为本公开另一实施例中的像素电路的结构示意图，图7B为本公开另一实施例中的像素电路的结构示意图。在一个实施例中，如图7A所示，信号选通子模块31包括第一晶体管T1和第二晶体管T2。第一晶体管T1的控制端与第一频率控制端SW1耦接，第一晶体管T1的第一极与第二扫描信号端Scan2耦接。第二晶体管T2的控制端与第二频率控制端SW2耦接，第二晶体管T2的第一极与第二电源端VGL耦接。第一晶体管T1的第二极和第二晶体管T2的第二极均与第六节点N6耦接。

频率控制子模块32包括第三晶体管T3，第三晶体管T3的控制端与第六节点N6耦接，第三晶体管T3的第一极和第二极分别与第五节点N5和第一节点N1耦接。

示例性地，第三晶体管T3可以为N型晶体管。第一晶体管T1和第二晶体管T2可以均为类型相同的晶体管，例如，第一晶体管T1和第二晶体管T2可以均为P型晶体管，或者，可以均为N型晶体管。为了实现选择性地向第六节点N6提供第二扫描信号端Scan2的信号和第二电源端VGL的信号，当第一晶体管T1和第二晶体管T2的类型相同时，第一频率控制端SW1的信号和第二频率控制端SW2的信号不相同。例如，第一频率控制端SW1的信号和第二频率控制端SW2的信号中的一个可以为高电平，另一个可以为低电平。

示例性地，第一晶体管T1和第二晶体管T2可以为不同类型的晶体管，如图7B所示，第一晶体管T1和第二晶体管T2中的一个为P型晶体管，另一个为N型晶体管。这种情况下，第一频率控制端SW1的信号和第二频率控制端SW2的信号可以相同，从而，只需要一个频率控制信号即可。第一频率控制端SW1和第二频率控制端SW2可以合并为频率控制端SW。

需要说明的是，图6中示出了信号选通子模块31和频率控制子模块32的示例性结构，本领域技术人员可以理解，信号选通子模块31和频率控制子模块32并不限于图6所示的结构，只要可以实现其功能均可。

在一个实施例中，如图7A所示，驱动模块10的输入端与第一电源端VDD耦接，驱动模块10的输出端与第四节点N4耦接。像素电路还可以包括第三复位模块60。第三复位模块60分别与第四扫描信号端Scan4、第三初始信号端Init3和驱动模块10的输入端耦接，被配置为在第四扫描信号端Scan4的控制下，向驱动模块10的输入端提供第三初始信号端Init3的信号。

写入模块20可以与驱动模块10的输入端和输出端耦接，写入模块20通过驱动模块10向第五节点N5提供数据信号端Data的数据信号。

第三复位模块60可以对驱动模块10的输入端进行复位，从而，在将数据信号写入驱动模块10之前，第三复位模块60可以在第四扫描信号端Scan4的控制下，向驱动模块10的输入端提供第三初始信号端Init3的信号，实现对驱动模块10的输入端的复位，防止上一次的残余信号对本次的数据写入过程产生影响，提高显示效果。

如图7A所示，像素电路还可以包括存储模块90，存储模块90分别与第一电源端VDD和第一节点N1耦接，存储模块90用于存储第一节点N1的信号。存储模块90可以包括存储电容Cst，存储电容Cst的一个极板与第一节点N1耦接，另一个极板与第一电源端VDD耦接。

如图7A所示，像素电路还可以包括第一复位模块40，第一复位模块40分别与第一初始信号端Init1、第三扫描信号端Scan3和第五节点N5耦接。第一复位模块40被配置为在第三扫描信号端Scan3的控制下，向第五节点N5提供第一初始信号端Init1的信号。

像素电路还可以包括第二复位模块50，第二复位模块50分别与第四扫描信号端Scan4、第二初始信号端Init2和第四节点N4耦接。第二复位模块50被配置为在第四扫描信号端Scan4的控制下，向第四节点N4提供第二初始信号端Init2的信号。

像素电路还可以包括第一控制模块70，第一控制模块70分别与发光控制端EM、第一电源端VDD和驱动模块10的输入端耦接。第一控制模块70被配置为在发光控制端EM的控制下，向驱动模块10的输入端提供第一电源端VDD的信号。驱动模块10的输入端与第二节点N2耦接。

像素电路还可以包括第二控制模块80，第二控制模块80分别与发光控制端EM、驱动模块10的输出端和第四节点N4耦接。第二控制模块80被配置为在发光控制端EM的控制下，向第四节点N4提供驱动模块10的输出端的信号。驱动模块10的输出端与第三节点N3耦接。

在一个实施例中，如图7A所示，驱动模块10包括驱动晶体管Td，驱动晶体管Td的控制端与第一节点N1耦接，驱动晶体管Td的第一极和第二极分别与第一电源端VDD和第四节点N4耦接。示例性地，驱动晶体管Td的第一极与第二节点N2耦接。

写入模块20包括第四晶体管T4和第五晶体管T5，第四晶体管T4的控制端和第五晶体管T5的控制端均与第一扫描信号端Scan1耦接。第四晶体管T4的第一极和第二极分别与数据信号端Data和驱动模块10的输入端耦接。第五晶体管T5的第一极和第二极分别与驱动模块10的输出端和第五节点N5耦接。示例性地，第四晶体管T4的第一极和第二极分别与数据信号端Data和第二节点N2耦接。第五晶体管T5的第一极和第二极分别与第三节点N3和第五节点N5耦接。

第一复位模块40包括第六晶体管T6，第六晶体管T6的控制端与第三扫描信号端Scan3耦接，第六晶体管T6的第一极和第二极分别与第一初始信号端Init1和第五节点N5耦接。

第二复位模块50包括第七晶体管T7，第七晶体管T7的控制端与第四扫描信号端Scan4耦接，第七晶体管T7的第一极和第二极分别与第二初始信号端Init2和第四节点N4耦接。

第一控制模块70包括第八晶体管T8，第八晶体管T8的控制端与发光控制端EM耦接，第八晶体管T8的第一极和第二极分别与第一电源端VDD和驱动模块10的输入端耦接。示例性地，第八晶体管T8的第一极和第二极分别与第一电源端VDD和第二节点N2耦接。

第二控制模块80包括第九晶体管T9，第九晶体管T9的控制端与发光控制端EM耦接，第九晶体管T9的第一极和第二极分别与驱动模块10的输出端和第四节点N4耦接。示例性地，第九晶体管T9的第一极和第二极分别与第三节点N3和第四节点N4耦接。

需要说明的是，图7A中示出了各个模块的示例性结构，本领域技术人员可以理解，各个模块并不限于图7A所示的结构，只要可以实现其功能均可。

本公开一实施例提供一种像素电路的驱动方法，可以应用于本公开任一实施例中的像素电路，例如可以应用于本公开实施例中图3或图6所示的像素电路。像素电路的驱动过程可以包括刷新阶段和保持阶段。在刷新阶段，像素电路中第一节点N1的数据信号被刷新，在保持阶段，像素电路中第一节点N1的数据信号保持而不被重新写入。像素电路的驱动方法包括如下步骤。

在刷新阶段，至少在第二扫描信号端Scan2提供扫描信号的时段向频率控制端SW提供第一信号，使得频率控制模块30在第一信号的控制下将频率控制模块30的输入端(即第五节点N5)的数据信号写入频率控制模块30的输出端(即第一节点N1)。

在保持阶段，至少在第二扫描信号端Scan2提供扫描信号的时段向频率控制端SW提供第二信号，使得频率控制模块30在第二信号的控制下禁止频率控制模块30的输入端的数据信号写入频率控制模块30的输出端。

可以理解的是，扫描信号可以理解为使晶体管的第一极和第二极导通的有效信号。

在第二扫描信号端Scan2提供扫描信号且频率控制端SW提供第一信号时，频率控制模块30导通，频率控制模块30的输入端的数据信号可以写入频率控制模块30的输出端，实现像素电路对应图像的刷新。在频率控制端SW提供第二信号时，无论第二扫描信号端Scan2是否提供扫描信号，频率控制模块30的输入端的数据信号均禁止写入频率控制模块30的输出端，像素电路对应的图像不会被刷新。

在一个实施例中，像素电路的驱动方法还可以包括：在刷新阶段，在第三扫描信号端Scan3提供扫描信号的时段向频率控制端SW提供第一信号，实现对像素电路的复位；在保持阶段，在第三扫描信号端Scan3提供扫描信号的时段向频率控制端SW提供第二信号，禁止像素电路复位。

在一个实施例中，像素电路的驱动方法还可以包括：在刷新阶段，向频率控制端SW提供第一信号，因此，在刷新阶段，像素电路可以实现第一节点N1复位以及向第一节点N1写入数据信号。在保持阶段，向频率控制端SW提供第二信号，禁止像素电路第一节点N1的复位和写数据。

图8为本公开另一实施例中像素电路的驱动方法的示意图。本公开实施例还提供一种像素电路的驱动方法，可以应用于本公开实施例中的如图6所示的像素电路。在图6所示像素电路中，频率控制端SW包括第一频率控制端SW1和第二频率控制端SW2，向频率控制端SW提供的信号包括向第一频率控制端SW1提供的信号和向第二频率控制端SW2提供的信号。如图8所示，像素电路的驱动方法可以包括步骤S810～步骤S820。

在步骤S810，在刷新阶段，至少在第二扫描信号端Scan2提供扫描信号的时段向第一频率控制端SW1提供有效信号、向第二频率控制端SW2提供无效信号，以向第六节点N6提供第二扫描信号端Scan2的信号，使得第五节点N5的数据信号能够写入第一节点N1。第一信号包括向第一频率控制端SW1提供的有效信号和向第二频率控制端SW2提供的无效信号。

在步骤S820，在保持阶段，至少在第二扫描信号端Scan2提供扫描信号的时段向第一频率控制端SW1提供无效信号、向第二频率控制端SW2提供有效信号，以向第六节点N6提供第二电源端VGL的信号，禁止第五节点N5的数据信号写入第一节点N1。第二信号包括向第一频率控制端SW1提供的无效信号和线第二频率控制端SW2提供的有效信号。

在一个实施例中，在刷新阶段，向第一频率控制端SW1和第二频率控制端SW2提供第一信号；在保持阶段，向第一频率控制端SW1和第二频率控制端SW2提供第二信号。也就是说，在刷新阶段，向第一频率控制端SW1提供有效信号、向第二频率控制端SW2提供无效信号；在保持阶段，向第一频率控制端SW1提供无效信号、向第二频率控制端SW2提供有效信号。

在一个实施例中，刷新阶段可以包括复位子阶段和写数据子阶段。在复位子阶段，向第二扫描信号端Scan2提供扫描信号，向像素电路中的第三扫描信号端Scan3、第四扫描信号端Scan4提供扫描信号，以向第五节点N5提供第一复位信号，以向第一节点N1提供第一复位信号；向驱动模块10的输入端提供第三复位信号；向第四节点N4提供第二复位信号，实现像素电路在刷新阶段的复位。在写数据子阶段，向第二扫描信号端Scan2提供扫描信号，向第一扫描信号端Scan1提供有效电平信号，以向第五节点N5提供数据信号端Data的数据信号，并向第一节点N1提供数据信号。存储模块90可以存储第一节点N1的信号，使得发光元件在保持阶段持续发光。

在一个实施例中，像素电路的驱动方法还可以包括：在刷新阶段中的复位子阶段，向第二扫描信号端提供扫描信号，向第一频率控制端SW1提供有效信号、向第二频率控制端SW2提供无效信号。此时，第一复位模块40在第三扫描信号端Scan3的控制下，向第五节点N5提供第一初始信号，频率控制模块30在第一信号的控制下，向第一节点N1提供第一初始信号，实现对第一节点N1的复位。

在保持阶段且在第三扫描信号端Scan3提供扫描信号的时段，向第一频率控制端SW1提供无效信号、向第二频率控制端SW2提供有效信号。从而，在保持阶段，第五节点N5的第一初始信号不会被提供给第一节点N1，避免保持阶段对第一节点N1复位。

图9A为图5所示像素电路的一种时序图。下面结合图5和图9A，详细说明像素电路的驱动过程。

在刷新阶段，向频率控制端SW提供第一信号，从而，第三晶体管T3在第一信号的控制下导通。

在复位子阶段，第三扫描信号端Scan3的信号和第四扫描信号端Scan4的信号相同，第三扫描信号端Scan3和第四扫描信号端Scan4均提供有效信号，第六晶体管T6在第三扫描信号端Scan3的控制下，向第五节点N5和第一节点N1提供第一初始信号端Init1的信号；第七晶体管T7在第四扫描信号端Scan4的控制下，向第四节点N4提供第二初始信号端Init2的信号；第十晶体管T10在第四扫描信号端Scan4的控制下，向第二节点N2提供第三初始信号端Init3的信号，实现像素电路的复位。

在写数据子阶段，第一扫描信号端Scan1提供有效信号，向第二扫描信号端Scan2提供有效信号，第四晶体管T4在第一扫描信号端Scan1的控制下导通，第五晶体管T5在第二扫描信号端Scan2的控制下导通，数据信号端Data的数据信号被写入第一节点N1，存储电容Cst存储第一节点N1的信号。

在刷新阶段的复位子阶段和写数据子阶段，发光控制端EM提供无效电平信号，保证了复位和写数据过程的正常进行。

在发光子阶段，发光控制端EM提供有效信号，第八晶体管T8在发光控制端EM的控制下，向第二节点N2提供第一电源端VDD的信号；驱动晶体管Td在第一节点N1的数据信号的控制下，基于第二节点N2的信号，向第三节点N3提供驱动电信号；第九晶体管T9在发光控制端EM的控制下，向第四节点N4提供第三节点N3的驱动电信号，来驱动发光元件DL发光。

在保持阶段，频率控制端SW提供第二信号，第三晶体管T3处于断开状态，第一节点N1的信号不受第五节点N5的影响。第一节点N1的信号保持写数据子阶段的数据信号，在发光控制端EM为有效信号时，发光元件发光。由于第一节点N1的数据信号在保持阶段不发生改变，因此，像素电路对应的图像在保持阶段不改变。

图9B为图7A所示像素电路的时序图。下面结合图7A和图9B，详细说明像素电路的驱动过程。第一信号包括向第一频率控制端SW1提供的有效电平信号，向第二频率控制端SW2提供的无效电平信号；第二信号包括向第一频率控制端SW1提供的无效电平信号，向第二频率控制端SW2提供的有效电平信号。

在刷新阶段，向第一频率控制端SW1提供有效电平信号(低电平信号)，向第二频率控制端SW2提供无效电平信号(高电平信号)，从而，第一晶体管T1在第一频率控制端SW1的有效电平信号的控制下，向第六节点N6提供第二扫描信号端Scan2的信号。第六节点N6的信号与第二扫描信号端Scan2的信号相同。

在复位子阶段，第三扫描信号端Scan3的信号和第四扫描信号端Scan4的信号相同，第三扫描信号端Scan3和第四扫描信号端Scan4均提供有效信号，第六晶体管T6在第三扫描信号端Scan3的控制下，向第五节点N5和第一节点N1提供第一初始信号端Init1的信号；第七晶体管T7在第四扫描信号端Scan4的控制下，向第四节点N4提供第二初始信号端Init2的信号；第十晶体管T10在第四扫描信号端Scan4的控制下，向第二节点N2提供第三初始信号端Init3的信号，实现像素电路的复位。

在写数据子阶段，第一扫描信号端Scan1提供有效信号，第四晶体管T4和第五晶体管T5在第一扫描信号端Scan1的控制下，将数据信号端Data的数据信号写入第一节点N1，存储电容Cst存储第一节点N1的信号。

在刷新阶段的复位子阶段和写数据子阶段，发光控制端EM提供无效电平信号，保证了复位和写数据过程的正常进行。

在发光子阶段，发光控制端EM提供有效信号，第八晶体管T8在发光控制端EM的控制下，向第二节点N2提供第一电源端VDD的信号；驱动晶体管Td在第一节点N1的数据信号的控制下，基于第二节点N2的信号，向第三节点N3提供驱动电信号；第九晶体管T9在发光控制端EM的控制下，向第四节点N4提供第三节点N3的驱动电信号，来驱动发光元件DL发光。

在保持阶段，向第一频率控制端SW1提供无效电平信号，向第二频率控制端SW2提供有效电平信号，从而，第二晶体管T2在第二频率控制端SW2的有效电平信号的控制下，向第六节点N6提供第二电源端VGL的信号。第六节点N6的信号与第二电源端VGL的信号相同。第二电源端VGL的信号为第三晶体管T3的无效电平信号。因此，在保持阶段，第三晶体管T3处于断开状态，第一节点N1的信号不受第五节点N5的影响。第一节点N1的信号保持写数据子阶段的数据信号，在发光控制端EM为有效信号时，发光元件发光。由于第一节点N1的数据信号在保持阶段不发生改变，因此，像素电路对应的图像在保持阶段不改变。

本公开实施例中的技术方案，通过控制向频率控制端(第一频率控制端和第二频率控制端)提供第一信号的频率，可以控制数据信号写入驱动模块控制端的频率，进而控制像素电路对应的图像显示频率。从而，当显示面板采用本公开实施例的像素电路时，可以实现自由显示区的变频驱动，并且，在不同的显示区，可以实现不同的驱动频率，降低了显示面板的综合功耗。

图10为本公开一实施例中显示面板的平面示意图。本公开实施例还提供一种显示面板，如图10所示，显示面板包括栅线、第一子信号线、第二子信号线以及本公开实施例中的像素电路100。像素电路中的第二扫描信号端Scan2与栅线耦接。像素电路的第一频率控制端SW1与第一子信号线耦接，像素电路的第二频率控制端SW2与第二子信号线耦接。可以理解的是，当像素电路100采用图7B所示像素电路时，第一子信号线和第二子信号线可以为同一根信号线。

这样的显示面板，通过控制向第一子信号线和第二子信号线提供的信号的频率，可以对像素电路的刷新频率进行控制，进而实现像素电路所在区域的变频显示。

显示面板可以包括至少两个子显示区，至少一个子显示区包括多个本公开实施例中的像素电路100。例如，至少一个子显示区包括多个本公开实施例中如图6或图7A所示的像素电路，像素电路中的第二扫描信号端Scan2与栅线耦接。像素电路的第一频率控制端SW1与第一子信号线耦接，像素电路的第二频率控制端SW2与第二子信号线耦接。本公开中，在频率控制端SW包括第一频率控制端SW1和第二频率控制端SW2的情况下，频率信号线可以包括第一子信号线和第二子信号线，第一子信号线可以与第一频率控制端SW1耦接，第二子信号线可以与第二频率控制端SW2耦接。

在一个实施例中，如图10所示，显示面板可以包括两个子显示区，其中一个子显示区A采用如图2所示的像素电路，另一个子显示区B采用如图6或图7A所示的像素电路。显示面板可以包括多条栅线，各像素电路的第二扫描信号端Scan2均与对应的栅线连接。示例性地，显示面板可以采用双栅结构，也就是说，每一行像素电路对应两条栅线，像素电路中的第一扫描信号端可以与第一条栅线耦接，第二扫描信号端可以与第二条栅线耦接。

示例性地，基频为120Hz。子显示区A按照基频刷新，子显示区A的刷新频率为120Hz。子显示区B的刷新频率由第一频率控制端SW1、第二频率控制端SW2和栅信号的频率决定。为了使得子显示区B的刷新频率为10Hz，可以将120Hz设置为含有12帧10Hz的子帧，那么，120Hz刷新频率下的一个帧周期可以划分为12个子帧，其中1个刷新帧和11个保持帧。在刷新帧，第一频率控制端SW1提供有效信号、第二频率控制端SW2提供无效信号，第一晶体管T1在第一频率控制端SW1的信号控制下，将第二扫描信号端Scan2的栅信号提供给第六节点N6；第三晶体管T3在第六节点N6的信号控制下，将第五节点N5的数据信号写入第一节点N1，实现各像素电路对应图像的刷新。在保持帧，第一频率控制端SW1提供无效信号、第二频率控制端SW2提供有效信号，第二晶体管T2在第二频率控制端SW2的信号控制下，将第二电源端VGL的信号提供给第六节点N6；第三晶体管T3在第六节点N6的控制下断开，第一节点N1保持在刷新帧写入的数据信号，各像素电路对应的图像保持。这样的方式中，频率控制端提供第一信号的频率为10Hz。这样就实现了子显示区A和子显示区B的分频显示，不仅可以保证子显示区A的画面流畅性，而且降低了显示面板的综合功耗。

图11为本公开另一实施例中显示面板的平面示意图。如图11所示，包括多个本公开实施例中如图6或图7A所示的像素电路的子显示区为第三子显示区，第三子显示区的数量为至少两个。多个第三子显示区的刷新频率各不相同。不同的第三子显示区中的像素电路的第一频率控制端SW1与不同的第一子信号线耦接，不同的第三子显示区中的像素电路的第二频率控制端SW2与不同的第二子信号线耦接。也就是说，不同的第三子显示区与不同的频率信号线耦接，从而，可以向不同的第三子显示区提供不同频率的第一信号，实现不同的第三子显示区的刷新频率不同。

示例性地，第三子显示区C1可以与第五条频率信号线S5耦接，也就是说，第三子显示区C1中的各像素电路的第一频率控制端SW1均与第五条频率信号线S5中的第一子信号线耦接，第二频率控制端SW2均与第五条频率信号线S5中的第二子信号线耦接。第三子显示区C2可以与第六条频率信号线S6耦接，也就是说，第三子显示区C2中的各像素电路的第一频率控制端SW1均与第六条频率信号线S6中的第一子信号线耦接，第二频率控制端SW2均与第六条频率信号线S6中的第二子信号线耦接。第五条频率信号线S5提供第一信号的频率与第六条频率信号线S6提供第一信号的频率不相同，从而，可以实现第三子显示区C1的刷新频率与第三子显示区C2的刷新频率不相同，实现了显示面板不同区域不同刷新频率显示。

图12为本公开一实施例中显示面板的平面示意图。本公开实施例还提供一种显示面板，如图12所示，显示面板包括多条沿第一方向X延伸的栅线，多条栅线沿第二方向Y排列。显示面板包括沿第二方向Y排列的多个第一子显示区。第二方向与第一方向不平行。示例性地，第二方向与第一方向垂直。

第一子显示区包括本公开任一实施例中的像素电路100。像素电路100包括驱动模块10、写入模块20和频率控制模块30。

如图3所示，驱动模块10与第一节点N1耦接。驱动模块10被配置为在第一节点N1信号的控制下提供驱动电信号。示例性地，驱动模块10的输出端可以与发光元件耦接，从而，驱动模块10的输出端提供的驱动电信号可以驱动发光元件发光。

写入模块20与第一扫描信号端Scan1、数据信号端Data和频率控制模块30的输入端耦接。写入模块20被配置为在第一扫描信号端Scan1的控制下，向频率控制模块30的输入端提供数据信号端Data的数据信号。

频率控制模块30可以与频率控制端SW、第二扫描信号端Scan2耦接。频率控制模块30被配置为基于频率控制端SW的信号和第二扫描信号端Scan2的信号，控制频率控制模块30的输入端的数据信号写入第一节点N1的频率。

多个第一子显示区中的像素电路中的频率控制端SW与第一条频率信号线S1连接，像素电路中的第二扫描信号端Scan2与第一子显示区中对应的栅线连接，多个第一子显示区的刷新频率各不相同。示例性地，所有第一子显示区中的像素电路中的频率控制端SW与第一条频率信号线S1连接，从而，所有第一子显示区中的像素电路中的频率控制端SW与同一条频率信号线S1连接。

第一条频率信号线S1被配置为在第一子显示区的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，使得第一子显示区中的频率控制模块30在第一信号的控制下将频率控制模块30的输入端的数据信号写入第一节点N1。

第一条频率信号线S1还被配置为在第一子显示区的保持阶段且至少在对应的栅线提供栅信号的时段提供第二信号，使得第一子显示区中的频率控制模块30在第二信号的控制下禁止频率控制模块30的输入端的数据信号写入第一节点N1。

如图12所示，在本实施例中，栅线沿第一方向延伸，多个第一子显示区沿第二方向排列，第二方向与第一方向垂直。因此，在第一显示区中，多条栅线依次提供栅信号。每个第一子显示区包括至少一行像素电路，在第一子显示区中，多行像素电路逐行被提供栅信号。

多个第一子显示区的刷新频率各不相同。对于每个第一子显示区，在第一子显示区的刷新阶段且至少在对应的栅线提供栅信号的时段，第一条频率信号线S1提供第一信号。频率控制模块30在第一信号的控制下，将频率控制模块30输入端的数据信号写入第一节点N1，实现第一子显示区图像的刷新。在第一子显示区的保持阶段且至少在对应的栅线提供栅信号的时段，第一条频率信号线S1提供第二信号。频率控制模块30在第二信号的控制下，禁止频率控制模块30输入端的数据信号写入第一节点N1，使得第一子显示区图像保持。

对于图12中的三个第一子显示区，第一条频率信号线S1被配置为在第一子显示区E1的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，使得第一子显示区E1中的频率控制模块30在第一信号的控制下将频率控制模块30的输入端的数据信号写入第一节点N1，实现第一子显示区E1的刷新。第一条频率信号线S1被配置为在第一子显示区E2的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，使得第一子显示区E2中的频率控制模块30在第一信号的控制下将频率控制模块30的输入端的数据信号写入第一节点N1，实现第一子显示区E2的刷新。第一条频率信号线S1被配置为在第一子显示区E3的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，使得第一子显示区E3中的频率控制模块30在第一信号的控制下将频率控制模块30的输入端的数据信号写入第一节点N1，实现第一子显示区E3的刷新。

第一条频率信号线S1还被配置为在第一子显示区E1的保持阶段且至少在对应的栅线提供栅信号的时段、在第一子显示区E2的保持阶段且至少在对应的栅线提供栅信号的时段、在第一子显示区E3的保持阶段且至少在对应的栅线提供栅信号的时段提供第二信号，使得各第一子显示区中的频率控制模块30在第二信号的控制下禁止频率控制模块30的输入端的数据信号写入第一节点N1，避免各第一子显示区的图像在保持阶段刷新。

本公开实施例中，第一方向X为行方向，第二方向Y为列方向。多条第一栅线沿第二方向Y排列，多个第一子显示区沿第二方向Y排列，每个第一子显示区中包括至少一行像素电路。只有在栅线提供栅信号时，像素电路才能进行写数据阶段。显示面板中的栅信号是逐行提供的，因此，每个第一子显示区的刷新时间是不相同的。

本公开实施例的显示面板，每个第一子显示区的刷新时间是不相同的，多个第一子显示区中像素电路的频率控制端SW均与第一条频率信号线S1连接，因此，第一条频率信号线S1可以在每个第一子显示区的刷新时段提供第一信号，实现对应第一子显示区的图像刷新。在第一子显示区中的栅线不提供栅信号时，即使第一条频率信号线S1提供第一信号，也不会导致该第一子显示区中像素电路的刷新。

本公开实施例的显示面板，不仅可以实现多个第一子显示区的分频显示，而且可以减少频率信号线的使用数量，方便了显示面板的布线。

在一个实施例中，显示面板中的像素电路可以采用本公开任一实施例中的像素电路，例如，像素电路可以采用图3～图7A中任一项所示的像素电路。

图13为一个实施例中显示面板的一个时序图。例如，显示面板包括三个第一子显示区，第一子显示区采用图7A所示的像素电路。每个第一子显示区包括两行像素电路。例如，第一子显示区E1包括第一行像素电路和第二行像素电路；第一子显示区E2包括第三行像素电路和第四行像素电路；第一子显示区E3包括第五行像素电路和第六行像素电路。第一子显示区E1的刷新频率为120Hz，第二子显示区E2的刷新频率为60Hz，第三子显示区E3的刷新频率为40Hz。第一信号包括向第一频率控制端SW1提供的有效电平信号(低电平信号)，向第二频率控制端SW2提供的无效电平信号(高电平信号)；第二信号包括向第一频率控制端SW1提供的无效电平信号(高电平信号)，向第二频率控制端SW2提供的有效电平信号(低电平信号)。在图7A所示像素电路中，第一频率控制端SW1提供的有效电平信号为低电平信号，无效电平信号为高电平信号；第二频率控制端SW2提供的有效电平信号为低电平信号，无效电平信号为高电平信号。下面详细说明每个第一子显示区的刷新过程。在图13中，第一子显示区E1的刷新阶段采用SX1示出，SX1之外的时段为第一子显示区E1的保持阶段；第二子显示区E2的刷新阶段采用SX2示出，SX2之外的时段为第一子显示区E2的保持阶段；第三子显示区E3的刷新阶段采用SX3示出，SX3之外的时段为第一子显示区E3的保持阶段。从图13中可以看出，每一个第一子显示区的刷新阶段的时间是不同的。

栅线的频率为120Hz，因此，第一子显示区E1中，对于每行像素来说，栅线每次提供栅信号时对图像刷新一次。第二子显示区E2的刷新频率为60Hz，因此，第二子显示区E2中，对于每行像素来说，每隔一个栅信号对图像刷新一次。第三子显示区E3的刷新频率为40Hz，因此，第三子显示区E3中，对于每行像素来说，每隔两个栅信号对图像刷新一次。

如图13所示，至少在栅线G1和G2提供栅信号时，第一频率控制端SW1提供有效电平信号(低电平信号)，第二频率控制端SW2提供无效电平信号(高电平信号)，频率控制模块30在第一频率控制端SW1和第二频率控制端SW2的控制下，向对应像素电路的第六节点N6提供G1或G2的栅信号，实现第一子显示区E1中像素电路的刷新。

如图13所示，在第一子显示区E2的刷新阶段且在栅线G3和G4提供栅信号的时段，第一频率控制端SW1提供有效电平信号(低电平信号)，第二频率控制端SW2提供无效电平信号(高电平信号)，频率控制模块30在第一频率控制端SW1和第二频率控制端SW2的控制下，向对应像素电路的第六节点N6提供G3或G4的栅信号，实现第一子显示区E2中像素电路的刷新。在第一子显示区E2的保持阶段且在栅线G3和G4提供栅信号的时段，第一频率控制端SW1提供无效电平信号，第二频率控制端SW2提供有效电平信号，频率控制模块30在第一频率控制端SW1和第二频率控制端SW2的控制下，向对应像素电路的第六节点N6提供第二电源端VGL的信号，禁止像素电路中数据信号写入第一节点N1，使得第一子显示区E2的图像保持。

如图13所示，在第一子显示区E3的刷新阶段且在栅线G5和G6提供栅信号的时段，第一频率控制端SW1提供有效电平信号(低电平信号)，第二频率控制端SW2提供无效电平信号(高电平信号)，频率控制模块30在第一频率控制端SW1和第二频率控制端SW2的控制下，向对应像素电路的第六节点N6提供G5或G6的栅信号，实现第一子显示区E3中像素电路的刷新。在第一子显示区E3的保持阶段且在栅线G5和G6提供栅信号的时段，第一频率控制端SW1提供无效电平信号(高电平信号)，第二频率控制端SW2提供有效电平信号(低电平信号)，频率控制模块30在第一频率控制端SW1和第二频率控制端SW2的控制下，向对应像素电路的第六节点N6提供第二电源端VGL的信号，禁止像素电路中数据信号写入第一节点N1，使得第一子显示区E3的图像保持。

在图13中，在第一子显示区E2的保持阶段且栅线G3和G4、第一子显示区E3的保持阶段且栅线G5和G6提供栅信号的时段，第一频率控制端SW1提供无效电平信号(高电平信号)，第二频率控制端SW2提供有效电平信号(低电平信号)，防止第一子显示区E2和E3在保持阶段的栅信号时刷新图像，在其他时段，第一频率控制端SW1提供有效电平信号(低电平信号)，第二频率控制端SW2提供无效电平信号(高电平信号)。

图14为本公开另一实施例中显示面板的平面示意图。如图14所示，显示面板还可以包括至少一个第二子显示区，第二子显示区的刷新频率与第一子显示区的刷新频率不相同。第二子显示区中的像素电路的频率控制端SW与第二条频率信号线S2耦接。

第二条频率信号线S2被配置为在第二子显示区的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，在第二子显示区的保持阶段且至少在对应的栅线提供栅信号的时段提供第二信号。

当第二条频率信号线S2提供第一信号时，第二子显示区中的像素电路中的频率控制模块30在第一信号的控制下，将频率控制模块30的输入端的数据信号写入第一节点N1，实现第二子显示区图像的刷新。当第二条频率信号线S2提供第二信号时，第二子显示区中的像素电路中的频率控制模块30在第二信号的控制下，禁止控制模块的输入端的数据信号写入第一节点N1，使得第二子显示区图像保持。

在一个实施例中，如图14所示，第二子显示区的个数可以为多个，多个第二子显示区沿第二方向排列。多个第二子显示区的刷新频率各不相同。各第二子显示区中的像素电路的频率控制端SW分别与不同的第二条频率信号线S2耦接。可以理解的是，本公开中的多个为至少两个。

例如，图14中，第二子显示区的个数可以为3个，第二子显示区F1中的像素电路的频率控制端SW可以与第二条频率信号线S2耦接，第二子显示区F2中的像素电路的频率控制端SW可以与第三条频率信号线S3耦接，第二子显示区F3中的像素电路的频率控制端SW可以与第四条频率信号线S4耦接。

第二条频率信号线S2被配置为在第二子显示区F1的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，在保持阶段且至少在对应的栅线提供栅信号的时段提供第二信号。

第三条频率信号线S3被配置为在第二子显示区F2的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，在保持阶段且至少在对应的栅线提供栅信号的时段提供第二信号。

第四条频率信号线S4被配置为在第二子显示区F3的刷新阶段且至少在对应的栅线提供栅信号的时段提供第一信号，在保持阶段且至少在对应的栅线提供栅信号的时段提供第二信号。

图14中示出的多个第二子显示区位于多个第一子显示区的下侧，可以理解的是，多个第二子显示区可以位于多个第一子显示区的上侧，或者，多个第二子显示区可以位于相邻的两个第一子显示区之间。

在一个实施例中，驱动模块10的输入端与第一电源端VDD耦接。像素电路还包括第三复位模块60，第三复位模块60与第四扫描信号端Scan4、第三初始信号端Init3和驱动模块10的输入端耦接，被配置为在第四扫描信号端Scan4的控制下，向驱动模块10的输入端提供第三初始信号端Init3的信号。

在一个实施例中，显示面板中的像素电路可以采用如图5和图7A所示的像素电路。对于各子显示区，频率信号线还被配置为在子显示区的刷新阶段且至少在对应的第三扫描信号端Scan3提供扫描信号的时段提供第一信号，使得子显示区中的频率控制模块30在第一信号的控制下将频率控制模块30的输入端的第一初始信号写入第一节点N1，实现对像素电路的复位，以便可以将下一个数据信号写入第一节点N1。

频率信号线还被配置为在子显示区的保持阶段且至少在对应的第三扫描信号端Scan3提供扫描信号的时段提供第二信号，使得子显示区中的频率控制模块30在第二信号的控制下禁止将频率控制模块30的输入端的第一初始信号写入第一节点N1，避免在保持阶段复位。

发光信号端被配置为在像素电路的复位子阶段和写数据子阶段向第一控制模块70和第二控制模块80提供无效电平信号，并在保持阶段提供有效电平信号，使得像素电路在保持阶段可以向发光元件提供驱动电信号，驱动发光元件发光。

图15为本公开另一实施例中显示面板的平面示意图。如图15所示，显示面板包括至少两个子显示区，至少一个子显示区包括本公开任一实施例中的像素电路，像素电路中的第二扫描信号端Scan2与栅线连接。像素电路中的频率控制端SW可以与频率信号线耦接。通过控制线频率信号线提供的信号，可以对子显示区的刷新频率进行控制。

在一个实施例中，采用本公开实施例的像素电路的子显示区可以为第四子显示区，第四子显示区的数量为至少两个。多个第四子显示区的刷新频率可以各不相同。当像素电路为图6所示像素电路时，各第四子显示区中的像素电路的第一频率控制端SW1分别与不同的第一子信号线耦接，各第四子显示区中的像素电路的第二频率控制端SW2分别与不同的第二子信号线耦接。通过控制向第一子信号线和第二子信号线提供的信号，可以对第四子显示区的刷新频率进行控制，实现多个第四子显示区分频显示。

图16为本公开另一实施例中显示面板的平面示意图。在一个实施例中，如图16所示，显示面板包括多个子显示区，所述子显示区包括本公开任一实施例中的像素电路。显示面板还可以包括多路复用电路(MUX)，多个子显示区中像素电路中的频率控制端与不同的频率信号线耦接。多个频率信号线与多路复用电路的多个输出端耦接。显示面板还可以包括控制信号线，控制信号线的数量少于频率信号线的数量，控制信号线与多路复用电路的输入端耦接。

图16中示出的显示面板的显示区包括四个子显示区，每个子显示区中的像素电路中的频率控制端与不同的频率信号线S10、S11、S12、S13耦接。多路复用电路设置在边框区，多路复用电路包括晶体管TA、TB、TC和TD。频率信号线S10、S11、S12、S13分别与晶体管TA、TB、TC和TD的第二极耦接，晶体管TA、TB的第一极与控制信号线F1耦接，晶体管TC、TD的第一极与控制信号线F2耦接。显示面板还可以包括控制线SA和SB，控制线SA与晶体管TA、TC的栅极耦接，控制线SB与晶体管TB、TD的栅极耦接。当频率信号线S10需要第一信号时，控制线SA提供有效电平、控制信号线F1提供第一信号，向子显示区1提供第一信号。当频率信号线S11需要第一信号时，控制线SB提供有效电平、控制信号线F1提供第一信号，向子显示区2提供第一信号。当频率信号线S12需要第一信号时，控制线SA提供有效电平、控制信号线F2提供第一信号，向子显示区3提供第一信号。当频率信号线S13需要第一信号时，控制线SB提供有效电平、控制信号线F2提供第一信号，向子显示区4提供第一信号。采用同样的原理，可以根据需要向子显示区提供第二信号。采用这样的方式，可以实现四个子显示区的分时控制。通过采用多路复用电路，向显示面板提供四个频率信号线变更为提供两个控制信号线，减少了向显示面板提供的信号线的数量，可以降低驱动芯片的尺寸，有利于减小显示面板的边框尺寸。

需要说明的是，图16中示出的MUX为1:2结构，在实际实施中，可以根据需要设置MUX的比例结构。

图17为本公开一实施例中显示面板的驱动方法的示意图。本公开实施例还提供一种显示面板的驱动方法，应用于本公开任一实施例中的显示面板。如图17所示，显示面板的驱动方法包括步骤S1710～步骤S1720。

在步骤S1710，在第一子显示区的刷新阶段，至少在对应的栅线提供栅信号的时段向第一条频率信号线S1提供第一信号，使得第一子显示区中像素电路的频率控制模块30的输入端的数据信号写入第一节点N1。

在步骤S1720，在第一子显示区的保持阶段，至少在对应的栅线提供栅信号的时段向第一条频率信号线S1提供第二信号，禁止第一子显示区中像素电路的频率控制模块30的输入端的数据信号写入第一节点N1。

在一个实施例中，显示面板的驱动方法还可以包括：在第一子显示区的刷新阶段，在像素电路中的第三扫描信号端Scan3提供扫描信号的时段向第一条频率信号线S1提供第一信号，以对第一节点N1进行复位；在第一子显示区的保持阶段，在像素电路中的第三扫描信号端Scan3提供扫描信号线的时段向第一条频率信号线S1提供第二信号，禁止对第一节点N1进行复位。

第一子显示区采用图6和图7A所示像素电路的显示面板的驱动过程已经在上文中描述，在此不再赘述。

在一个实施例中，显示面板的第一子显示区可以采用图5所示的像素电路。例如，如图12所示，显示面板包括三个第一子显示区，第一子显示区采用图5所示的像素电路。每个第一子显示区可以包括多行像素电路，在这里为了方便说明，每一个第一子显示区只示出了一行像素电路。例如，第一子显示区E1示出了第i行像素电路；第一子显示区E2示出了第j行像素电路；第一子显示区E3示出了第k行像素电路。第一子显示区E1的刷新频率为120Hz，第二子显示区E2的刷新频率为60Hz，第三子显示区E3的刷新频率为40Hz。第一信号为向频率控制端SW提供的有效电平信号；第二信号为向频率控制端SW提供的无效电平信号。在图5所示像素电路中，频率控制端SW提供的有效电平信号为低电平信号，无效电平信号为高电平信号。图18为本公开一实施例中显示面板采用图5所示像素电路的一个时序示意图。下面结合图5和图18详细说明显示面板中每个第一子显示区的刷新过程。在图18中，第一子显示区E1的刷新阶段采用SX1示出，SX1之外的时段为第一子显示区E1的保持阶段；第二子显示区E2的刷新阶段采用SX2示出，SX2之外的时段为第一子显示区E2的保持阶段；第三子显示区E3的刷新阶段采用SX3示出，SX3之外的时段为第一子显示区E3的保持阶段。

栅线的频率为120Hz，因此，第一子显示区E1中，对于每行像素，栅线每次提供栅信号时对图像刷新一次。第二子显示区E2的刷新频率为60Hz，因此，第二子显示区E2中，对于每行像素，每隔一个栅信号对图像刷新一次。第三子显示区E3的刷新频率为40Hz，因此，第三子显示区E3中，对于每行像素，每隔两个栅信号对图像刷新一次。

如图18所示，第一子显示区E1中，在像素电路的第三扫描信号端Scan3提供扫描信号、栅线G1提供栅信号时，向频率控制端SW提供有效电平信号(低电平信号)。像素电路中的频率控制模块30在频率控制端SW的控制下，实现像素电路的复位和刷新，从而实现第一子显示区E1中图像的刷新。

如图18所示，在第一子显示区E2的刷新阶段且在行像素电路的第三扫描信号端Scan3提供扫描信号、栅线G3提供栅信号时，向频率控制端SW提供有效电平信号(低电平信号)，实现像素的复位和刷新，从而，实现第一子显示区E2图像的刷新。在第一子显示区E2的保持阶段且在像素电路的第三扫描信号端Scan3提供扫描信号、栅线G3提供栅信号时，频率控制端SW提供无效电平信号，频率控制模块30在频率控制端SW的控制下，禁止对第一节点N1进行复位和刷新，使得第一子显示区E2的图像保持。

如图18所示，在第一子显示区E3的刷新阶段且在像素电路的第三扫描信号端Scan3提供扫描信号、栅线G5提供栅信号时，向频率控制端SW提供有效电平信号(低电平信号)，实现像素的复位和刷新，从而，实现第一子显示区E3图像的刷新。在第一子显示区E3的保持阶段且在像素电路的第三扫描信号端Scan3提供扫描信号、栅线G5提供栅信号，频率控制端SW提供无效电平信号，频率控制模块30在频率控制端SW的控制下，禁止对第一节点N1进行复位和刷新，使得第一子显示区E3的图像保持。

需要说明的是，显示面板的详细驱动过程在上文中已经描述，在此不再赘述。

需要说明的是，在显示面板的平面示意图中，只是示例性地示出了子显示区的个数以及像素电路的个数，可以理解的是，本领域技术人员可以根据需要按照本公开的方案将显示面板划分为多个子显示区，每个子显示区的像素行数和列数可以根据需要设置。附图中的i、j、k表示像素电路的行数，不同附图中的i、j、k可以代表不同的数值。

本公开实施例还提供一种显示装置，包括本公开任一实施例中的像素电路，或者，包括本公开任一实施例中的显示面板。显示面板可以采用液晶显示面板、有机发光二极管(OLED)显示面板或发光二极管(LED)显示面板等类型的显示面板。

该显示装置包括采用前述实施例的显示面板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本公开的不同结构。为了简化本公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本公开。此外，本公开可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。