实施铁电选择晶体管的非易失性模拟电阻式存储器基元

技术领域

本公开一般涉及用于神经形态计算的非易失性模拟电阻式存储器基元，以及用于非易失性模拟电阻式存储器基元的电阻式存储器器件的电导调节的技术。

背景技术

诸如神经形态计算系统和人工神经网络(ANN)系统的信息处理系统被用在诸如用于认知识别和计算的机器学习和推理处理的各种应用中。这样的系统是基于硬件的系统，其通常包括并行操作以执行各种类型的计算的大量高度互连的处理元件(称为“人工神经元”)。使用提供突触权重的人工突触器件来连接人工神经元(例如，突触前神经元和突触后神经元)，其中该突触权重表示人工神经元之间的连接强度。突触权重可以使用表现出非易失性和多级存储器特性的模拟存储器元件来实施，诸如可调节电阻式存储器器件。

发明内容

本公开的实施例包括：包括铁电选择晶体管和电阻式存储器器件的非易失性模拟电阻式存储器基元、用于对包括铁电选择晶体管和电阻式存储器器件的非易失性模拟电阻式存储器基元进行编程和读取的方法、以及包括具有铁电选择晶体管和电阻式存储器器件的非易失性模拟电阻式存储器基元的阵列的计算系统。

在示例性实施例中，一种器件包括非易失性模拟电阻式存储器基元。非易失性模拟电阻式存储器器件包括电阻式存储器器件和选择晶体管。电阻式存储器器件包括第一端子和第二端子。电阻式存储器器件包括可调节电导。选择晶体管包括铁电场效应晶体管(FeFET)器件，该FeFET器件包括栅极端子、源极端子和漏极端子。FeFET器件的栅极端子连接到字线。FeFET器件的源极端子连接到源极线。FeFET器件的漏极端子连接到电阻式存储器器件的第一端子。电阻式存储器器件的第二端子连接到位线。

另一示例性实施例包括一种方法，该方法包括在字线上施加编程脉冲以对耦合到字线的非易失性模拟电阻式存储器基元进行编程。非易失性模拟电阻式存储器基元包括选择晶体管和电阻式存储器器件，该选择晶体管包括连接到字线的FeFET器件，该电阻式存储器器件连接到FeFET器件。施加编程脉冲导致：响应于从字线施加到FeFET器件的编程脉冲，调制FeFET器件的极化状态，其中FeFET器件的极化状态的调制导致对用于调节电阻式存储器器件的电导的编程电流的调制；以及通过由经调制的编程电流递增地(incrementally)改变电阻式存储器器件的电导来调节电阻式存储器器件的电导，该经调制的编程电流是响应于施加到FeFET器件的每个编程脉冲在FeFET器件的激活时生成。

在结合附图阅读的示例性实施例的以下详细描述中将描述其它实施例。

附图说明

图1示意性地示出了根据本公开的示例性实施例的计算系统，该计算系统包括可实施铁电选择晶体管及电阻式存储器器件的非易失性模拟电阻式存储器基元的阵列。

图2A示意性地示出了反向传播过程的正向(forward)传递操作，其可以使用图1的计算系统来执行。

图2B示意性地示出了反向传播过程的反向(backward)传递操作，其可以使用图1的计算系统来执行。

图2C示意性地示出了反向传播过程的权重更新操作，其可以使用图1的计算系统来执行。

图3示意性地示出了根据本公开的示例性实施例的实施铁电选择晶体管和电阻式存储器器件的非易失性模拟电阻式存储器基元。

图4示意性地示出了根据本公开的示例性实施例的可在非易失性模拟电阻式存储器基元中实施的电阻式存储器器件。

图5示意性地示出了根据本公开的另一示例性实施例的可在非易失性模拟电阻式存储器基元中实施的电阻式存储器器件。

图6是根据本公开的示例性实施例的可以被实施为非易失性模拟电阻式存储器基元中的选择晶体管的FeFET器件的示意图。

图7A、7B和7C示意性地示出了根据本公开的示例性实施例的利用FeFET器件的铁电层中的多畴部分极化切换来调制FeFET器件的沟道电导的方法，其中：

图7A以图的方式示出了根据本公开的示例性实施例的FeFET器件的沟道电导，其作为施加到FeFET器件的栅电极的多个相同编程脉冲的脉冲数的函数；

图7B示意性地示出了根据本公开的示例性实施例的FeFET的铁电层的不同极化状态，其由响应于图7A中所示的增加的增强(potentiation)脉冲计数的部分极化切换所导致。

图7C示意性地示出了根据本公开的另一示例性实施例的FeFET的铁电层的不同极化状态，其由响应于增加的增强脉冲计数的部分极化切换所导致，所述增强脉冲具有与图7A中所示的增强脉冲相反的极性。

图8A是示出了根据本公开的示例性实施例的用于对实施铁电选择晶体管及电阻式存储器器件的非易失性模拟电阻式存储器基元进行编程的方法的时序图。

图8B是示出了根据本公开的示例性实施例的用于对实施铁电选择晶体管及电阻式存储器器件的非易失性模拟电阻式存储器基元的状态进行读取的方法的时序图。

图9示意性地示出了根据本公开的另一示例性实施例的实施铁电选择晶体管及电阻式存储器器件的非易失性模拟电阻式存储器基元。

图10示意性地示出了根据本公开的另一示例性实施例的实施铁电选择晶体管及电阻式存储器器件的非易失性模拟电阻式存储器基元。

图11A是示出了根据本公开的示例性实施例的用于使用增强脉冲流以增加电阻式存储器器件的电导来对图10的非易失性模拟电阻式存储器基元进行编程的方法的时序图。

图11B是示出了根据本公开的示例性实施例的用于使用抑制(depression)脉冲流以降低电阻式存储器器件的电导来对图10的非易失性模拟电阻式存储器基元进行编程的方法的时序图。

具体实施方式

现在将关于包括铁电选择晶体管和电阻式存储器器件的非易失性模拟电阻式存储器基元、用于对包括铁电选择晶体管和电阻式存储器器件的非易失性模拟电阻式存储器基元进行编程和读取的方法、以及包括具有铁电选择晶体管和电阻式存储器器件的非易失性模拟电阻式存储器基元的阵列的计算系统来进一步详细描述本公开的实施例。如下面进一步详细解释的，铁电选择晶体管(这里可替换地称为FeFET选择晶体管)被配置为使用包括相同编程脉冲(例如，相同的振幅和脉冲宽度)的编程脉冲方案来提高模拟电阻式存储器器件的电导调节的线性。

应当理解，附图中所示的各种特征是未按比例绘制的示意图。另外，为了便于说明和解释，通常用于实施FeFET器件、电阻式存储器器件以及如附图中示意性示出的其它器件或结构和系统部件的类型中的一个或多个层、结构、区域、特征等可能未在给定附图中明确示出。这并不意味着从实际器件或结构中省略了未明确示出的任何层、结构、区域、特征等。此外，在所有附图中使用相同或相似的附图标记来表示相同或相似的特征、元件或结构，因此，对于每个附图将不重复对相同或相似的特征、元件或结构的详细解释。此外，如本文所使用的术语“示例性”意指“用作示例、实例或说明”。本文描述为“示例性”的任何实施例或设计不应被解释为比其它实施例或设计更优选或有利。本文中用来描述给定特征相对于另一特征的取向的词语“上方”意指给定特征可“直接”设置或形成在另一特征“上”(即，直接接触)，或者给定特征可“间接”设置或形成在另一特征上，其中在给定特征与另一特征之间设置有一个或多个中间特征。

本公开的示例性实施例包括计算系统或计算存储器系统，其利用非易失性模拟存储器基元阵列用于存储数据和处理数据的双重目的以执行一些计算任务。非易失性模拟存储器基元(例如，电阻式处理单元(RPU))实施电阻式存储器器件，诸如电阻式随机存取存储器(ReRAM)器件、相变存储器(PCM)器件等，其具有可调节电导(G)，该可调节电导具有在从最小电导(Gmin)到最大电导(Gmax)的范围内的可变电导状态。如上所述，神经形态计算系统和ANN系统是存储器内计算系统的类型，其中使用人工突触器件连接人工神经元以提供表示两个人工神经元之间的连接强度的突触权重。可以使用可调节电阻式存储器器件来实施突触权重，其中可变电导状态用于表示突触权重并执行计算(例如，矢量-矩阵乘法)。模拟电阻式存储器器件的电导状态被编码或以其他方式映射到突触权重。

各种类型的诸如深度神经网络(DNN)和卷积神经网络(CNN)的人工神经网络实施用于诸如图像识别、对象识别、语音识别等的机器学习应用的神经形态计算架构。与这样的神经网络相关联的存储器内计算包括例如训练计算和正向推理计算，其中，在训练计算中，通过处理训练数据集来优化电阻式存储器基元的突触权重，在正向推理计算中，使用经训练的神经网络来处理输入数据，以用于例如对输入数据进行分类、基于输入数据来预测事件等目的。

DNN训练通常依赖于反向传播算法，该算法包括三个重复循环：正向、反向和权重更新，其被重复多次直到满足收敛标准。正向和反向循环主要涉及计算正向和反向方向上的矢量-矩阵乘法。此操作可在模拟电阻式存储器基元的2D阵列上执行。在正向循环中，2D阵列中的电阻式存储器器件的所存储的电导值形成矩阵，并且输入矢量作为电压脉冲传送通过2D阵列的每个输入行。在反向循环中，从列提供电压脉冲作为输入，并且关于矩阵的转置来计算矢量-矩阵积。权重更新涉及计算矢量-矢量外积，该矢量-矢量外积包括要在2D阵列内的每个电阻式存储器基元中本地地(locally)执行的递增权重更新和乘法操作。

随机训练的DNN包括RPU基元阵列，其可以具有使用可调节电阻式存储器器件实施的突触权重。为了适当地训练DNN并实现高准确度，可调节电阻式器件的操作特性应满足在没有显著误差损失的情况下给定DNN算法可容忍的可接受RPU器件参数的一组严格规范。这些规范包括例如电阻式存储器器件的切换特性的变化，例如，由于单个增强脉冲引起的最小递增电导变化(±Δg

具体地，DNN训练的一个重要规范是RPU基元应该具有分辨率(或动态范围)至少为1000电导水平(或步长)的可调节电导，其中电导水平可以以模拟和对称递增方式(经过1-ns脉冲)从最低电导状态切换到最高电导状态(在最大和最小电导状态之间具有至少一个数量级的电导差(开/关比))。为了在RPU基元中实现最小单位权重值的上下变化的对称性(±Δw

然而，尽管有这些要求，可调节电阻式器件仍可能表现出有限的动态范围和分辨率，以及调节/编程特性的可变性，使得难以在电导水平的范围(min-max)内实现对称权重更新。这样，RPU架构的硬件实施是重要的。更具体地说，实际上，大多数电阻式存储器器件不显示对称的切换行为，而是表现出作为连续施加的脉冲数的函数的电导的高度非线性演变。这导致权重更新中的显著错误。另一方面，代表突触权重与输入脉冲的重复的相同递增调节的电阻变化的线性(linearity)对于通过仅使用脉冲计数来确定突触权重变化而利用简单的神经元电路操作进行快速学习是非常期望的。用于突触增强和抑制的突触权重的对称调节也是优选的，因为它允许神经元电路生成具有相同振幅和持续时间(例如，称为相同的编程脉冲方案)但极性相反的电压脉冲，以用于增强和抑制。

公知的是，当使用具有相同编程脉冲的增强/抑制编程方案时，电阻式存储器器件表现出非线性电导调节。因此，为了在这种电阻式存储器器件的电导调节中实现线性，增强/抑制脉冲方案通常实施不同的脉冲方案，其涉及调制增强/抑制脉冲的振幅或脉冲宽度。例如，调制脉冲振幅涉及增加施加到电阻式存储器器件的每个序列编程脉冲(具有固定脉冲宽度)的脉冲振幅，以在相同的递增调节步骤中线性地增加(增强)或降低(抑制)电阻式存储器器件的电导。另一方面，调制脉冲宽度涉及增加施加到电阻式存储器器件的每个序列编程脉冲(具有固定振幅)的脉冲宽度，以在相同递增调节步骤中线性地增加(增强)或降低(抑制)电阻式存储器器件的电导。这些不相同的脉冲方案增加关于实施振幅和/或脉冲宽度调制所需的外围电路和处理的开销。此外，脉冲宽度调制导致编程操作中的等待时间增加。

如下面进一步详细解释的，本公开的示例性实施例利用FeFET的铁电层中的电压控制的部分极化切换的动态特性，以在编程操作期间调制FeFET器件的沟道电导，其中FeFET的铁电层被用作非易失性模拟电阻式存储器基元中的选择晶体管，其中在编程操作中应用相同的增强脉冲方案或相同的抑制脉冲方案来调节电阻式存储器器件的电导(例如，突触权重更新)。在编程操作期间对FeFET器件的沟道电导的调制用于改善使用相同脉冲的编程脉冲方案的电阻式存储器器件的电导调节的线性。

图1示意性地示出了根据本公开的示例性实施例的计算系统100，其包括实施铁电选择晶体管和电阻式存储器器件的模拟电阻式存储器基元的阵列。具体地，图1示意性地示出了使用电阻式处理单元的交叉条(crossbar)阵列实施的神经形态计算系统。计算系统100包括RPU基元110的二维(2D)交叉条阵列，其被布置为多个行R1、R2、R3、…、Rm和多个列C1、C2、C3、…、Cn。每一行R1、R2、R3、…、Rm中的RPU基元110共同连接到相应的行控制线RL1、RL2、RL3、…、RLm(统称为行控制线RL)。每一列C1、C2、C3、…、Cn中的RPU基元110共同连接到相应的列控制线CL1、CL2、CL3、…、CLn(统称为列控制线CL)。每个RPU基元110连接在相应行线和列线的交叉点(或交叉)处(以及之间)。在一个示例性实施例中，RPU系统100包括4,096×4,096RPU基元110的阵列。

计算系统100还包括连接到行控制线RL1、RL2、RL3、…、RLm的外围电路120，以及连接到列控制线CL1、CL2、CL3、…、CLn的外围电路130。此外，外围电路120连接到数据输入/输出(I/O)接口块125，并且外围电路130连接到数据I/O接口块135。计算系统100还包括控制信号电路140，其包括各种类型的电路块，诸如电源、时钟、偏置和时序电路，以提供用于计算系统100的操作的功率分配和控制信号以及时钟信号。

在一些实施例中，计算系统100中的每个RPU基元110包括实施铁电选择晶体管和电阻式存储器器件的非易失性模拟电阻式存储器基元。在一些实施例中，使用图3、4、5、6、7A-7C、9和10中示意性地示出的非易失性模拟电阻式存储器基元框架的示例性实施例中的一个实施例来实施RPU基元110，这将在下面进一步详细讨论。在一些实施例中，每个RPU基元110实施诸如ReRAM器件、PCM器件等的电阻式存储器器件，其具有表示RPU基元110的矩阵元素或权重的可调节电导值。

在神经形态计算应用中，RPU基元110包括提供前神经元和后神经元之间的权重连接的人工突触。多个前神经元和后神经元通过RPU基元110的2D交叉条阵列连接，其自然地表达完全连接的神经网络。在一些实施例中，计算系统100被配置为执行DNN或CNN计算，其中每个RPU基元110的电导表示矩阵元素或权重w

虽然为了便于说明，行控制线RL和列控制线CL在图1中均被示出为单线，但是应当理解，取决于RPU基元110的实施方式和具体架构，每个行控制线和列控制线可以包括连接到相应行和列中的RPU基元110的两个或更多个控制线。例如，在一些实施例中，每个行控制线RL可以包括用于给定RPU基元110的一对互补字线。此外，每个列控制线CL可包括多个控制线，所述多个控制线包括例如一个或多个源极线(SL)和一个或多个位线(BL)。

外围电路120和130包括各种电路块，这些电路块连接到RPU基元110的2D阵列中的相应行和列，并且被配置为执行矢量-矩阵乘法函数、矩阵-矢量乘法函数和外积更新操作，以实施反向传播过程(用于神经网络训练)的正向、反向和权重更新操作、以及使用经训练的神经网络的推理处理。例如，在一些实施例中，为了支持RPU基元读取/感测操作(例如，读取给定RPU基元110的权重值)，外围电路120和130包括脉冲宽度调制(PWM)电路和读取脉冲驱动器电路，以响应于在正向/反向循环期间接收的输入矢量值(读取输入值)而生成PWM读取脉冲并将其施加到RPU基元110。

更具体地，在一些实施例中，外围电路120和130包括数模(D/A)转换器电路，其被配置为接收数字输入矢量(将被施加到行或列)并将数字输入矢量转换为由变化脉冲宽度的输入电压表示的模拟输入矢量值。在一些实施例中，当输入矢量由具有可调节持续时间(例如，脉冲持续时间是1ns的倍数并且与输入矢量的值成比例)的固定振幅Vin＝1V脉冲表示时，使用时间编码方案。施加到行(或列)的输入电压生成由输出电流表示的输出矢量值，其中RPU基元110的权重通过测量输出电流来读出。

外围电路120和130还包括电流积分器电路和模数(A/D)转换器电路，以对从连接的RPU基元110输出并累积的读取电流(I

此外，外围电路120和130包括电压发生器和驱动器电路，其被配置为生成在编程操作期间用于更新在RPU基元中实施的电阻式存储器器件的电导值的编程电压。在一些实施例中，外围电路120和130实施如下文参考图7A、7B、7C和8A进一步详细论述的示例性编程操作。

数据I/O接口125和135被配置为与数字处理核心连接，其中数字处理核心被配置为处理到计算系统100(神经核心)的输入/输出，并且在不同的RPU阵列之间路由数据。数据I/O接口125和135被配置为(i)从数字处理核心接收外部控制信号和数据，并将所接收的控制信号和数据提供给外围电路120和130，以及(ii)从外围电路120和130接收数字读取输出值，并将数字读取输出值发送到数字处理核心以进行处理。在一些实施例中，数字处理核心实施非线性函数电路，该电路计算激活函数(例如，S形(sigmoid)神经元函数、softmax等)并且计算对要被提供给神经网络的下一层或前一层的数据的其他算术操作。

如本领域所公知的，全连接DNN包括全连接层的堆叠，使得信号通过一系列线性和非线性变换从输入层传播到输出层。整个DNN表达单个可微分误差函数，该函数将输入数据映射到输出层处的类别得分。通常，使用简单随机梯度下降(SGD)方案来训练DNN，其中使用反向传播算法来计算相对于每个参数的误差梯度。反向传播算法由三个循环组成，正向、反向和权重更新，其被重复多次直到满足收敛标准。正向和反向循环主要涉及使用图1所示的计算系统的RPU器件基元110的2D交叉条阵列在正向和反向方向上计算矢量-矩阵乘法操作。

在图1的计算系统100中，RPU基元的2D交叉条阵列中的电导值g

对于其中N个输入神经元被连接到M个输出(或隐藏)神经元的单个全连接层，正向传递(图2A)涉及计算矢量-矩阵乘法y＝Wx，其中长度N的矢量x表示输入神经元的激活，并且大小为M×N的矩阵W存储每对输入和输出神经元之间的权重值。通过对每个元素执行非线性激活来进一步处理长度M的所得矢量y，然后将其传递到下一层。一旦信息到达最终输出层，就计算误差信号并通过网络反向传播。在正向循环中，RPU基元110的交叉条阵列中存储的电导值形成矩阵，而输入矢量作为电压脉冲传送通过输入行R1、R2、R3、…、Rm中的每一行。

单层上的反向循环(图2B)还涉及关于权重矩阵的转置z＝W

最后，在更新循环(图2C)中，通过执行在正向循环和反向循环中使用的两个矢量的外积来更新权重矩阵W。具体地，独立于阵列大小，关于电阻式器件的2D交叉条阵列来本地地并且全部并行地实施权重更新需要计算矢量-矢量外积，该外积包括要在图1的计算系统中的每个交叉点(RPU基元110)处本地执行的递增权重更新和乘法操作。如图2C中示意性地示出的，权重更新过程被计算为：w

总之，可以使用具有M行和N列的双端RPU器件的2D交叉条阵列来实施对权重矩阵W的所有操作，其中交叉条阵列中存储的电导值形成矩阵W。在正向循环中，输入矢量x作为电压脉冲传送通过每一行，并且所得矢量y可作为来自列的电流信号而被读取。类似地，当在反向循环中从列提供电压脉冲作为输入时，关于权重矩阵W

为了确定用于权重更新循环的xi和δj矢量的乘积，利用外围电路120和130中的随机转换器电路来生成表示输入矢量xi和δj的随机比特流。矢量xi和δj的随机比特流通过RPU基元的2D交叉条阵列中的行和列馈送，其中给定RPU基元的电导将根据输入到给定RPU基元的xi和δj随机脉冲流的一致性(coincidence)而改变。基于已知的概念来实施用于权重更新操作的矢量叉积操作，该概念是表示实数的随机流的一致性检测(使用AND逻辑门操作)等效于乘法操作。上述所有三种操作模式允许形成神经网络的RPU基元在所有三个循环内都是激活的，因此，能够非常有效地实施反向传播算法，以在DNN训练过程期间计算RPU基元的更新权重值。

图3示意性地示出了根据本公开的示例性实施例的实施铁电选择晶体管和电阻式存储器器件的模拟电阻式存储器基元。具体地，图3示意性地示出了包括FeFET器件310和电阻式存储器器件320的非易失性模拟电阻式存储器基元300。存储器基元300包括1T-1R架构(或者，1F-1R架构)，其中FeFET器件310作为存储器基元300的选择晶体管工作，而电阻式存储器器件320作为存储器基元300的存储元件工作。具体地，电阻式存储器器件320是被描绘为可变电阻器的可编程电阻式存储器元件。如图3所示，FeFET器件310(这里也称为FeFET选择晶体管310或铁电选择晶体管310)包括栅极G端子、漏极D端子和源极S端子。栅极G端子连接到字线WL，源极S端子连接到源极线SL，且漏极D端子连接到电阻式存储器器件320的端子。电阻式存储器器件320连接在漏极D端子与位线BL之间。

存储器基元300可被实施为例如计算系统100(图1)的RPU基元，以实施人工神经网络或神经形态计算系统等。可以使用任何合适类型的电阻式存储器器件(例如，电阻式切换器件(界面或丝状(filamentary)切换)、ReRAM、忆阻器、PCM等)来实施电阻式存储器器件320，其具有可调节电导(或可调节电阻水平)，其中可以在多个不同电导水平的范围内以编程方式调整该可调节电导以调节非易失性模拟电阻式存储器基元300的权重。如下面进一步详细解释的，FeFET器件310在被执行以调整非易失性模拟电阻式存储器基元300的权重的编程操作(例如，SGD训练过程的权重更新阶段)期间提升电阻式存储器器件320的电导调节的线性响应。

图4示意性地示出了根据本公开的示例性实施例的电阻式存储器器件，其可被实施作为在实施铁电选择晶体管的非易失性模拟电阻式存储器基元中的存储元件。具体地，图4示意性地示出了电阻式切换器件400(例如，电阻式随机存取存储器(ReRAM)器件)，其包括设置在第一电极420和第二电极430之间的绝缘层410。在一些实施例中，绝缘层410包括由过渡金属氧化物材料或氧化硅材料(例如SiON)形成的氧化物层(绝缘层)。绝缘层410用作可编程元件(电阻式切换层)，其表现出可变的电导(或不同的电阻状态)，其中电导的变化通过改变第一和第二电极420和430之间的绝缘层410内的导电丝(filament)(CF)412的配置(例如，形成、破裂、溶解等)来实现。取决于结构配置，电阻式存储器器件400可为单级电阻式器件或多级电阻式存储器器件。

更具体地，利用电阻式切换器件400，通常执行“电铸(electroforming)”工艺以在使用电阻式切换器件400进行可重复电阻切换之前初始地创建一个或多个导电丝。取决于配置，电阻式切换器件400表现出切换行为，其中器件400可以通过控制在第一和第二电极420和430上施加的写入电压信号的幅度和/或持续时间来在低电阻状态(LRS)(或高电导状态)、高电阻(HRS)(或低电导状态)和多个中间电阻状态(IRS)之间切换。HRS与LRS之间的切换由RESET电压(例如，具有给定幅度(例如，-1.8V)和持续时间(例如，100纳秒)的负脉冲)和SET电压(例如，具有给定幅度(例如，+1.7V)和持续时间(例如，100纳秒)的正脉冲)控制。

在SET操作期间，在电阻式切换器件400的电极420和430上施加SET电压导致在绝缘层410中形成一个或多个局部(local)导电丝412，从而使电阻式切换器件400被切换(SET)到具有增加的电导的“导通状态”或LRS。为了转变至另一状态，RESET操作通过以下方式来执行：跨越电阻式存储器器件400的电极420和430施加RESET电压，以造成导电丝412的溶解/分裂/破裂并将电阻式切换器件400置于HRS或“关闭状态”。电阻式切换器件400可以在所有电阻状态之间可互换地切换，包括(i)从HRS状态到IRS状态或LRS状态的直接SET切换，(ii)从LRS状态到IRS状态或HRS状态的直接RESET切换，以及(iii)通过控制所施加的写入电压信号的幅度从IRS状态到LRS状态或HRS状态的SET/RESET切换。导电丝412的厚度可以以不同的方式来控制(例如，形成、溶解、破裂)，使得电阻式切换器件400可以表现出连续可变的电导值。

图4示意性地示出了丝状电阻式切换器件的示例性实施例。在其它实施例中，根据本文所述的示例性实施例，界面电阻式切换器件可以被实施为实施作为在铁电选择晶体管的非易失性模拟电阻式存储器元件中的存储元件。通常，界面电阻式切换器件包括设置在第一电极和第二电极之间的一个或多个绝缘材料层，其中，流过绝缘层的电流的幅度基于绝缘层和电极之间的界面处(即，金属-绝缘体结处)的势垒高度。如本领域普通技术人员所理解的，界面势垒高度可以通过控制脉冲来修改，从而导致界面电阻式切换器件的二进制或多个电阻状态。

图5示意性地示出了根据本公开的另一示例性实施例的电阻式存储器器件，其可被实施作为在实施铁电选择晶体管的非易失性模拟电阻式存储器基元中的存储元件。具体地，图5示意性地示出了相变存储器(PCM)器件500，其包括第一(底)电极510、绝缘层520、加热器电极530、相变材料层540和第二(上)电极550。相变材料层540包括由处于非晶状态的材料构成的第一区域542(或者，非晶区域542)和由处于晶体状态的材料构成的第二区域544(或者，晶体区域544)。非晶区域542倾向于具有高电阻率，而晶体区域544表现出低电阻率(例如，电阻率低数个数量级)。利用PCM器件550，基于相变材料层540的低导电非晶区域542和高导电晶体区域544之间的电阻的对比来存储数据。由于大的电阻对比，读取电流的改变相对大，这使得PCM器件500能够被实施为提供用于MLC操作的多个模拟电平。

通过将电流脉冲施加到PCM器件500，相变材料540可从低导电状态切换到高导电状态，反之亦然，其中该PCM器件500递增地改变处于非晶状态的材料的第一区域542的尺寸。例如，具有第一幅度和第一持续时间的第一类型的脉冲(例如，SET脉冲或结晶化脉冲)可以被施加到PCM器件500，以递增地减小第一区域542的尺寸，并因此递增地减小PCM器件500的电阻(或增加电导)。另一方面，可将具有第二幅度和第二持续时间的第二类型的脉冲(例如，RESET脉冲或非晶化脉冲)施加到PCM器件500以递增地增加第一区域542的尺寸且因此递增地增加PCM器件500的电阻(或减小电导)。PCM器件500的电阻变化是焦耳加热过程初始化的结果，当电流脉冲被施加在电极550和510上时，由于窄加热器电极530中的电流密度增加而发生焦耳加热过程。在该焦耳加热过程中，相变材料540的靠近加热器电极530的区域(例如，第一区域542)通过内部温度升高而被加热，这导致相变材料的结晶化，同时温度保持在相变材料的熔点以下。在这方面，PCM器件500的编程涉及通过所施加的电压来施加电功率，导致内部温度变化，该内部温度变化熔化并随后快速淬火一定体积的非晶材料(RESET)，或者将该体积保持在稍微更低的温度下持续足够的时间以用于重结晶化(SET)。使用低电压来感测器件电阻(READ)，使得器件状态不受扰动。由于相变材料540的结晶化中的随机性质，存在与权重更新相关联的显著随机性。

图6是根据本公开的示例性实施例的可以被实施作为非易失性模拟电阻式存储器基元中的选择晶体管的FeFET器件600的示意图。FeFET器件600包括半导体衬底610、第一源极/漏极区612、第二源极/漏极区614和栅极结构620。栅极结构620包括界面层630、铁电层640和栅电极650。衬底610包括设置在第一和第二源极/漏极区612和614之间的栅极结构620下方的“沟道区”。FeFET器件600具有与金属氧化物半导体场效应晶体管(MOSFET)器件类似的结构，除了FeFET器件600的栅极结构620包括设置在栅电极层650和半导体衬底610的上表面之间的铁电层640之外。

铁电层640包括铁电材料，该铁电材料具有在电场(称为矫顽场)存在的情况下自发极化并且在未偏置时保持剩余极化的能力。剩余极化指在外部偏置被移除之后，保留在铁电材料内、正或负的极化电荷。铁电层640的剩余极化状态影响FeFET器件600的沟道电导，其中铁电层640的极化状态的变化(例如，幅度和/或极性的变化)导致FeFET器件600的沟道电导的变化。如下面进一步详细解释的，本公开的示例性实施例通过使用FeFET器件600作为模拟非易失性模拟电阻式存储器基元中的选择晶体管来利用FeFET器件600的这种电导极化特性，以在例如权重更新过程期间改善电阻式存储器器件的电导调节的线性。

衬底610由半导体材料形成，例如硅或其它合适的半导体材料。衬底610可以是体衬底或形成在体衬底中的掺杂阱。衬底610可经掺杂以具有第一导电类型(例如，N型)或第二导电类型(例如，P型)。第一和第二源极/漏极区612和614是衬底610内的掺杂区，其具有与衬底610的导电类型相反的导电类型。例如，对于N型FeFET器件，衬底610包括P型导电性，第一和第二源极/漏极区612和614包括N型导电性(例如N

在一些实施例中，衬底610(即，体)包括单独的“体端子”，其允许在编程操作和读取操作期间将适当的偏置电压(例如，接地电压)施加到衬底610。例如，在一些实施例中，体端子被连接到源极区域612，以确保跨源极/衬底结存在零电压，并且消除其中阈值电压(V

在一些实施例中，界面层630包括绝缘材料的薄层，该绝缘材料包括但不限于氧化硅材料(例如，二氧化硅)、氮化硅材料(例如，SiN、SiON)或其它合适类型的绝缘材料。铁电层640包括铁电材料，该铁电材料包括但不限于氧化铪(HfO

栅电极650包括导电材料，该导电材料包括但不限于钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、氮化钽(TaN)、钨(W)、硅化钨(WSi)、钌(Ru)、铼(Re)、镍(Ni)、铂(Pt)、铱(Ir)或适合于给定应用的其它类型的导电材料。在一些实施例中，选择栅电极650的材料以实现给定的功函数，该功函数以在例如用作非易失性模拟电阻式存储器基元的选择(或存取)晶体管时提升FeFET器件600的性能的方式来影响铁电层640的矫顽电压。

应当理解，图6是为了易于说明和讨论而呈现的FeFET器件的高级示意性图示。FeFET器件600可以包括其他元件，例如，包封栅极结构620的一个或多个绝缘层(例如，栅极侧壁间隔物、栅极盖层、金属前电介质(PMD)层等)、形成为与栅电极650的上表面接触的栅极接触、形成为与第一和第二源极/漏极区612和614接触的源极/漏极接触、形成在衬底610中的体区、以及形成为与体区接触的体接触等。此外，栅电极650可以包括多层结构，该多层结构包括形成在铁电层630上的第一栅电极层(例如，功函数金属层)和形成在第一栅电极层上的第二栅电极层(例如，低电阻金属层)。

在一些实施例中，铁电层640被形成为具有多晶微结构，这导致铁电层640具有多个铁电畴。多晶微结构包括不同尺寸的小微晶(或晶粒)的镶嵌，并且被随机分布而没有优选的取向(即，随机织构和没有晶粒方向)。在一些实施例中，可以选择用于铁电层640的制造工艺的各种条件和参数，使得铁电层640的晶粒(或微晶)生长为具有目标排列(alignment)，从而产生晶粒织构。铁电层640内的铁电畴可与铁电层640的多晶结构内的不同晶粒或晶粒组一致。

在本文所述的示例性实施例的上下文中，术语“铁电畴”是指铁电层640的区域，在该区域内，通过向给定区域施加矫顽电场(例如矫顽电压)，可以获得永久定向的自发极化。在这方面，铁电层640的给定铁电畴可以在矫顽电场存在的情况下自发极化。永久自发极化包括剩余极化(或剩余极化电荷)，在移除矫顽电场之后，剩余极化(或剩余极化电荷)保持在铁电材料的给定区域内、正或负。矫顽电场表示电场的幅度，如果将该电场施加到铁电材料，则该电场足以引起从正极化电荷到负极化电荷的切换，反之亦然。通常，矫顽电压是铁电膜的厚度乘以矫顽场值的函数。

如上所述，铁电层640的剩余极化状态影响FeFET器件600的沟道电导，其中铁电层640的极化状态的变化(例如，幅度和/或极性的变化)导致FeFET器件600的沟道电导的变化。本公开的示例性实施例利用被用作模拟非易失性模拟电阻式存储器基元中的选择晶体管的FeFET器件600的铁电层640中的电压控制的部分极化切换的动态特性，以便以在编程操作(例如突触权重更新过程)期间改善电阻式存储器器件的电导调节的线性的方式来在编程操作期间调制FeFET器件640的沟道电导。例如，图7A和7B示意性地示出了根据本公开的示例性实施例的通过向栅电极650施加具有相同振幅和脉冲宽度的电压脉冲的序列，利用在FeFET器件600的铁电层640中的多畴部分极化切换来调制FeFET器件600的阈值电压(V

更具体地，图7A示出了根据本公开的示例性实施例的FeFET器件的沟道电导G

如图7A所示，增强脉冲导致不对称的沟道电导响应，其中增强时段710的第一部分710-1对于少量的初始增强脉冲显示出沟道电导G

如图7A进一步所示，施加抑制脉冲(在增强时段710之后)导致不对称的沟道电导响应，其中抑制时段720的第一部分720-1示出了对于少量初始抑制脉冲的沟道电导G

如图7A所示的沟道电导G

更具体地，图7B示意性地示出了FeFET器件600的初始极化状态700-1，其中铁电层640的铁电畴具有“第一极性”的剩余极化(例如，负铁电极化)，其中跨过铁电层640的电偶极子被定向为正极指向栅电极650，负极指向FeFET器件600的衬底610的沟道区。极化状态700-1向衬底610的上表面中的整个沟道区提供净负电荷，从而导致来自衬底610的正(多数)电荷载流子在沟道区中的衬底610的表面处累积。极化状态700-1的净效应是FeFET器件600的阈值电压的增加，使得FeFET器件600具有第一阈值电压V

此外，图7B示意性地示出了FeFET器件600的极化状态700-2，其由向栅电极650施加一个或多个初始增强脉冲而导致，这导致铁电层640中的铁电畴的一部分的剩余极化从第一极性切换到第二极性(例如，正铁电极化)，其中铁电畴中的电偶极子被定向为负极指向栅电极650而正极指向衬底610的沟道区。与初始极化状态700-1相比，极化状态700-2向沟道区中的衬底610的上表面提供更多的负电荷(更少的净正电荷)，这导致FeFET器件600的阈值电压的降低，并因此相对于初始极化状态700-1增加沟道电导。

此外，图7B示意性地示出了FeFET器件600的极化状态700-3，其由向栅电极650施加一个或多个附加增强脉冲而导致，这导致铁电层640中的铁电畴的一部分的剩余极化从第一极性进一步切换到第二极性，其中铁电畴的更多数量的电偶极子被定向为负极指向栅电极650而正极指向衬底610的沟道区。与极化状态700-2相比，极化状态700-3向沟道区中的衬底610的上表面提供更多的负电荷，这导致FeFET器件600的阈值电压的进一步降低，并因此相对于先前的极化状态700-2进一步增加沟道电导。

图7B示出了施加到FeFET器件600的栅电极650的具有相同振幅+Vp和脉冲W的增强脉冲的数量的增加(脉冲计数的增加)导致铁电畴从第一极性到第二极性的部分极化切换的增加。部分极化切换导致FeFET器件600的阈值电压Vt逐渐降低，并因此导致FeFET器件600的沟道电导G

如上所述，图7A和7B的示例性实施例假定FeFET器件是N型FeFET器件。应当理解，相同或相似的原理适用于P型FeFET器件。例如，图7C示意性地示出了FeFET器件600的初始极化状态701-1，其中FeFET器件600假定为P型FeFET器件，并且其中铁电层640的铁电畴具有“第二极性”的剩余极化(例如，正铁电极化)，其中跨过铁电层640的电偶极子被定向为负极指向栅电极650而正极指向FeFET器件600的衬底610的沟道区。极化状态701-1向衬底610的上表面中的整个沟道区提供净正电荷，从而导致来自衬底610的负(多数)电荷载流子在沟道区中的衬底610的表面处累积。极化状态701-1的净效应是FeFET器件600的负阈值电压的增加，使得FeFET器件600具有第一阈值电压-V

此外，图7C示意性地示出了P型FeFET器件600的极化状态701-2和701-3，这是由向栅电极650施加负极性增强脉冲而导致，这导致铁电层640中铁电畴的部分的剩余极化从第二极性到第一极性的部分切换增加，其中铁电畴中的电偶极子被定向为正极指向栅电极650而负极指向衬底610的沟道区。图7C示出了施加到P型FeFET器件600的栅电极650具有的相同振幅-Vp和脉冲宽度W的负增强脉冲的数量的增加(脉冲计数的增加)导致铁电畴从第二极性到第一极性的部分极化切换的增加。部分极化切换导致FeFET器件600的负阈值电压Vt逐渐降低，并因此导致FeFET器件600的沟道电导G

众所周知，当使用具有相同编程脉冲的增强/抑制编程方案时，诸如图4的电阻式切换器件400和图5的PCM器件的电阻式存储器器件表现出非线性电导调节。因此，为了在这种电阻式存储器器件的电导调节中实线线性，增强/抑制脉冲方案通常实施不相同的脉冲方案，其涉及调制增强/抑制脉冲的振幅或脉冲宽度。例如，调制脉冲振幅涉及增加施加到电阻式存储器器件的每个序列编程脉冲的脉冲(具有固定脉冲宽度)的振幅，以在相同的递增调节步骤中线性地增加(增强)或降低(抑制)电阻式存储器器件的电导。另一方面，调制脉冲宽度涉及增加施加到电阻式存储器器件的每个序列编程脉冲(具有固定振幅)的脉冲宽度，以在相同递增调节步骤中线性地增加(增强)或降低(抑制)电阻式存储器器件的电导。这些不相同的脉冲方案增加了关于实施振幅和/或脉冲宽度调制所需的外围电路和处理的开销。此外，脉冲宽度调制导致编程操作中的等待时间增加。

图8A和8B是示出了根据本公开的示例性实施例用于对实施铁电选择晶体管的非易失性模拟电阻式存储器基元进行编程和读取的方法的时序图。出于说明的目的，将在图3的非易失性模拟电阻式存储器基元300的背景下讨论图8A和8B。图8A示出了用于使用相同脉冲的脉冲方案对电阻式存储器基元300进行编程以调整电阻式存储器器件320的电导的方法800。具体地，图8A示出了在预循环时段800-1和电导调节时段800-2期间施加到字线WL并因此施加到FeFET选择晶体管310的栅电极G的编程脉冲802的序列。图8A进一步示出了施加到位线BL以增加电阻式存储器器件320的电导的增强控制电压804(或第一电导调节控制电压)，或者施加到位线BL以降低电阻式存储器器件320的电导的抑制控制电压806(或第二电导调节控制电压)。

在预循环时段800-1中，位线BL和源极线SL都保持在接地电压GND(例如，V＝0)，同时相对少量的编程脉冲802(例如，1-5个脉冲)被施加到字线WL以将FeFET选择晶体管310的电导调节(例如，增加)到期望的水平。编程脉冲802具有足够的幅度+VP和持续时间，以引起FeFET选择晶体管310的铁电层内的铁电畴的部分极化切换。例如，在以上结合图7A和7B讨论的示例性实施例的上下文中，执行预循环时段800-1以将FeFET选择晶体管310的极化状态从初始状态(例如，图7B的状态700-1)改变到目标极化状态(例如，状态700-3)，其中FeFET选择晶体管310具有降低的阈值电压，并且其中FeFET选择晶体管310的沟道电导G

在电导调节时段800-2中，可以通过将增强控制信号804施加到位线BL来初始化增强过程。该增强控制信号804具有幅度+VBP和持续时间(脉冲宽度)，该幅度+VBP和持续时间(脉冲宽度)足以响应于在电导调节时段800-2期间施加到字线WL的每个编程脉冲802而递增地增加电阻式存储器器件320的电导。在电导调节时段800-1期间字线WL上的每个编程脉冲的确立(assertion)使得FeFET选择晶体管310导通，并允许编程电流通过电阻式存储器器件320从位线BL流到源极线SL，以递增地增加电阻式存储器器件320的电导。

另一方面，在电导调节时段800-2中，可通过将抑制控制信号806施加到位线BL来初始化抑制过程。控制信号806具有幅度-VBP和持续时间(脉冲宽度)，该幅度-VBP和持续时间(脉冲宽度)足以响应于在电导调节时段800-2期间施加到字线WL的每个编程脉冲802而递增地降低电阻式存储器器件320的电导。在电导调节时段800-1期间字线WL上的每个编程脉冲的确立使得FeFET选择晶体管310导通，并允许编程电流通过电阻式存储器器件320从源极线SL流到位线BL，以递增地降低电阻式存储器器件320的电导。

FeFET选择晶体管310用于在使用其中编程脉冲802在幅度和脉冲宽度上是相同的编程脉冲方案时增加电阻式存储器器件320的递增电导变化中的线性响应。施加到FeFET选择晶体管310的栅电极的相同编程脉冲802用于调制FeFET选择晶体管310的极化(和阈值电压V

更具体地，如上所述，在预循环时段800-1期间，通过施加相对少量的编程脉冲802来调制FeFET选择晶体管310的极化(和阈值电压V

此外，在电导调节时段800-1期间，当编程脉冲被施加在字线WL上以调节电阻式存储器器件320的电导时，每个编程脉冲到FeFET选择晶体管310的栅极的施加引起铁电层640的极化状态的小幅变化，这导致FeFET选择晶体管310的阈值电压V

以此方式，在电导调节时段800-2期间对于每个连续的编程脉冲的FeFET选择晶体管310的沟道导电性的增加(以及因此沟道电流I

应当理解，图8A中所示的编程脉冲802(以及图11A和11B中所示的示例性编程脉冲1102和1112)是出于示出用于使用FeFET器件作为选择晶体管来对模拟电阻式存储器器件进行编程的操作原理的目的而呈现的。可以使用用于在例如RPU交叉条阵列、非易失性模拟电阻式存储器、神经形态计算系统等中执行权重更新操作或存储器编程操作的任何合适的技术来生成图8A中的编程脉冲802(以及图11A和11B中的编程脉冲1102和1112)。例如，在RPU交叉条阵列系统中，为了支持RPU基元权重更新操作(例如，更新图1中的给定RPU基元110的电阻式存储器器件的电导值)，可以实施随机更新处理，由此响应于表示输入矢量xi和δj(参见例如图2C)的随机比特流之间的一致性检测而生成图8A的在电导调节时段800-2中(以及在图11A和11B中的电导调节时段1100-2和1110-2中)的编程脉冲，其中给定RPU基元的电导将响应于与给定RPU基元相关联的xi和δj随机脉冲流的一致性而递增地改变(增加或降低)，其细节对于本领域普通技术人员是公知的。此外，针对图8A中的预循环时段800-1(以及图11A和11B中的预循环时段1100-1和1110-1)生成的编程脉冲由外围电路中的脉冲生成电路生成，其中在一些实施例中，预限定数量的编程脉冲(具有给定的幅度和脉冲宽度)被施加到行线，以将FeFET选择晶体管“准备(prime)”到目标极化状态。

图8B示出了用于读取电阻式存储器基元300的状态的方法810。具体地，图8B示出了在初始化时段810-1和权重读取时段810-2期间施加到字线WL并因此施加到FeFET选择晶体管310的栅电极G的读取控制脉冲812。图8B进一步示出了施加到位线BL以生成读取电流(例如，I

在一些实施例中，假设FeFET选择晶体管310是N型器件，施加到FeFET选择晶体管310的栅电极的极化初始化脉冲-V

图8B还示出了在初始化时段810-1之后通过在位线BL上确立(assert)具有幅度+VBR的读取电压信号814来初始化权重读取时段810-1。在权重读取时段810-1中，在确立读取电压信号814之后，将具有幅度+VR的读取控制脉冲812施加到字线WL。读取控制脉冲+VR具有足以接通FeFET选择晶体管310且允许读取电流I

在一些实施例中，图8A和8B中的编程和读取操作是在FeFET选择晶体管310以其中V

应当注意，为了说明的目的，呈现了如上结合图7A、7B和7C所讨论的示例性FeFET器件特性和行为，以解释FeFET晶体管的操作原理以及在非易失性电阻式存储器基元中使用这种FeFET器件作为选择晶体管，以改善自然地具有非线性电导切换特性的模拟电阻式存储器器件的电导调节的线性。在这方面，例如图7A、7B和7C中所示的示例性实施例不应以任何限制的方式来解释。例如，图7A所示的电导曲线仅仅是一个示例性的例子，并且FeFET器件的电导特性可以以许多方式变化，这取决于例如FeFET器件的结构和电特性、用于调制FeFET器件的极化的脉冲的幅度和脉冲宽度等。

此外，应当理解，图8A和8B中所示(以及如以下图11A和11B中所示)的各种控制信号的幅度、极性、脉冲宽度等将根据各种因素而变化，这些因素包括但不限于(i)FeFET器件(用作选择晶体管)和(ii)用作非易失性模拟电阻式存储器基元中的存储元件的电阻式存储器器件的结构和电特性、可调节电阻式存储器器件的电导状态的动态范围(例如，数量)等。例如，用于调制FeFET器件(用作选择晶体管)的极化状态并且用于调制电阻式存储器器件的电导调节的编程脉冲的幅度和脉冲宽度可以被优化，以根据给定应用所需要来实现期望的电导调节行为。换言之，编程脉冲的幅度和持续时间(对于相同的脉冲方案)可以被设计为实现FeFET器件关于铁电层的FE畴的部分极化切换的目标响应，并且因此实现FeFET器件的阈值电压和电导调制中的期望行为/响应，这使得FeFET器件对于其作为选择晶体管的目的是有用的，以基于本文讨论的原理来改善电阻式存储器器件的电导调节的线性。

此外，虽然图3示意性地示出了包括1T-1R架构的非易失性模拟电阻式存储器基元300的示例性实施例，但是应当理解，可以利用其它模拟电阻式存储器基元架构来实施本文讨论的用于利用铁电选择晶体管以提升模拟存储器元件的线性的相同或类似技术。例如，图9示意性地示出了根据本公开的另一示例性实施例的实施铁电选择晶体管的非易失性模拟电阻式存储器基元。具体地，图9示意性地示出了非易失性模拟电阻式存储器基元900，其组合了第一和第二1T-1R存储器基元900-1和900-2(两个单位基元)以实施包括两个铁电选择晶体管和两个电阻式存储器器件的2T-2R架构(或者，2F-2R架构)。

具体而言，如图9所示，第一电阻式存储器基元900-1包括第一FeFET选择晶体管910-1和第一电阻式存储器器件920-1。第一FeFET选择晶体管910-1包含连接至字线WL的栅极G端子、连接至第一源极线SL1的源极S端子、以及连接至第一电阻式存储器器件920-1的一个端子的漏极D端子。第一电阻式存储器器件920-1连接在漏极D端子与第一位线BL1之间。第二电阻式存储器基元900-2包含第二FeFET选择晶体管910-2及第二电阻式存储器器件920-2。第二FeFET选择晶体管910-2包含连接到字线WL的栅极G端子、连接到第二源极线SL2的源极S端子及连接到第二电阻式存储器器件920-2的一个端子的漏极D端子。第二电阻式存储器器件920-2连接在漏极D端子与第二位线BL2之间。

图9提供了一个示例性实施例，其中非易失性模拟电阻式存储器基元900包括一对相同的电阻式存储器基元900-1和900-2，该电阻式存储器基元900-1和900-2基于第一电导值G

在一些实施例中，第一和第二电阻式存储器基元900-1和900-2是模拟电阻式存储器基元的2D阵列的给定行中的相邻存储器基元(例如，图1的RPU阵列100中的相邻RPU基元110)。在这样的实施例中，第一和第二FeFET选择晶体管910-1和910-2的栅极G端子连接到相同的字线WL，而第一和第二FeFET选择晶体管910-1和910-2的源极S端子分别连接到单独的(相邻的)源极线SL1和SL2，并且第一和第二电阻式存储器器件920-1和920-2分别连接到单独的(相邻的)位线BL1和BL2。在其它实施例中，第一和第二电阻式存储器基元900-1和900-2在模拟电阻式存储器基元的一对单独且相同的2D阵列(例如，两个单独且相同的RPU阵列)中被布置在相同的位置，其中第一2D阵列被配置成编码正权重值，并且第二2D阵列被用来编码负权重值。第一和第二对2D阵列可以以后段制程结构堆叠在彼此的顶部上。

图9的示例性实施例可在用于实施模拟电阻式存储器基元的电阻式存储器技术的类型不容易支持双向调制的情况下实施。例如，PCM器件通常被配置为支持在一个方向上的电导调节(例如，增强)以提供许多中间电导状态来支持MLC，而在相反方向上的电导调节(例如，抑制)是突然的并且在一个或若干个脉冲之后返回到极限电导状态，从而不提供中间电导状态。另外，由于电导值在电阻式存储器器件中不能是负的，因此图9的示例性实施例可以在给定应用(例如，用于神经网络的深度学习的SGD)需要带符号的权重的实例中实施。

2F-2R非易失性模拟电阻式存储器基元900中的第一和第二1F-1R存储器基元900-1和900-2以与上面结合图7A、7B、8A和8B所讨论的相同或相似的方式来操作。第一存储器基元900-1通过将增强控制信号(例如，+VBP信号804，图8A)施加至第一位线BL1以调节第一电阻式存储器器件920-1的电导来支持增强调节，而第二存储器基元900-2通过将增强控制信号806(图8A)施加至第二位线BL2以调节第二电阻式存储器器件920-2的电导来支持增强调节。2F-2R非易失性模拟电阻式存储器基元900的总电导值G对应于G

图10示意性地示出了根据本公开的另一示例性实施例的实施铁电选择晶体管的非易失性模拟电阻式存储器基元。具体地，图10示意性地示出了非易失性模拟电阻式存储器基元1000，其包括第一FeFET选择晶体管1010-1、第二FeFET选择晶体管1010-2和电阻式存储器器件1020。第一FeFET选择晶体管1010-1是N型FeFET器件，而第二FeFET选择晶体管1010-2是P型FeFET器件。第一FeFET选择晶体管1010-1包括连接到第一字线WL1的栅极G端子，并且第二FeFET选择晶体管1010-2包括连接到第二字线WL2的栅极G端子，其中第一字线WL1和第二字线WL2包括相对于非易失性模拟电阻式存储器基元1000的互补字线。第一和第二FeFET选择晶体管1010-1和1010-2具有连接到相应的第一和第二源极线SL1和SL2的源极S端子、以及连接到电阻式存储器器件1020的一个端子的漏极D端子。电阻式存储器器件1020连接在漏极D端子和位线BL之间。

在图10的示例性实施例中，假设电阻式存储器器件1020包括双向可调节电导特性。例如，在一些实施例中，电阻式存储器器件1020包括电阻式切换器件，例如如图4所示的界面电阻式切换器件或丝状电阻式切换器件。通过双向电导调节，电阻式存储器器件1020的电阻将基于施加到字线WL1和WL2以及位线BL的编程脉冲和电压的极性而增加或减低，从而允许电阻式存储器器件1020的电导通过增强而增加或通过抑制而降低。第一FeFET选择晶体管1010-1用于增强，而第二FeFET选择晶体管1010-2用于抑制。虽然在用于增强的相同脉冲流或用于抑制的相同脉冲流被施加到电阻式存储器器件1020的情况下，电阻式存储器器件1020的双向电导调节可以是非线性的，但是第一和第二FeFET选择晶体管1010-1和1010-2用于基于如上所述的原理来改善电阻式存储器器件1020的双向电导调节的线性。

例如，图11A是示出了根据本公开的示例性实施例的用于使用增强脉冲流来增加电阻式存储器器件1020的电导而对图10的非易失性模拟电阻式存储器基元1000进行编程的方法的时序图。更具体地说，图11A示出了示例性编程操作1100，其中利用第一FeFET选择晶体管1010-1(N型)来增加电阻式存储器器件1020的电导。编程操作1100包括预循环时段1100-1和电导调节(增强)时段1100-2。图11A示出了在编程操作1100期间施加到第一字线WL1的示例性编程脉冲1102的序列和施加到位线BL的增强控制电压1104。在整个编程操作1100期间，第二字线WL2以及第一源极线SL1和第二源极线SL2全部保持在接地GND电压(例如，V＝0)。以此方式，第二FeFET选择晶体管1010-2(P型)在编程操作1100期间保持在“截止”状态。

编程操作1100开始于预循环时段1100-1，其中在电导调节(增强)时段1100-2之前，使用一个或多个编程脉冲来调制第一FeFET选择晶体管1010-1(N型)的极化状态，在预循环时段1100-1开始时，假设第一FeFET选择晶体管1010-1具有初始极化状态，例如，如图7B所示的初始极化状态700-1。基于如上所述的操作原理，执行预循环时段1100-1以将第一FeFET选择晶体管1010-1置于部分极化状态，其中第一FeFET选择晶体管1010-1响应于在电导调节时段1100-2期间施加到第一字线WL1上的后续编程脉冲而在其沟道电导G

在预循环时段1100-1之后，通过将位线BL上的增强控制电压1104从接地GND电压增加到目标编程电压电平(例如，+Vdd)，来开始电导调节(增强)时段1100-2。在电导调节时段1100-2期间，具有正极性(例如，+Vdd)和给定脉冲宽度W的一个或多个相同编程脉冲1102的序列被施加到第一字线WL1以响应于在电导调节(增强)时段1100-2期间施加到第一字线WL1的每个编程脉冲而递增地增加电阻式存储器器件1020的电导。在电导调节时段1100-2期间第一字线WL1上的每个编程脉冲的确立导致第一FeFET选择晶体管1010-1导通并允许编程电流通过电阻式存储器器件1020从位线BL流到第一源极线SL1，并由此递增地增加电阻式存储器器件1020的电导。此外，在电导调节时段1100-2期间第一字线WL1上的每个编程脉冲的确立进一步调制第一FeFET选择晶体管1010-1的极化，从而导致第一FeFET选择晶体管1010-1的沟道电导的小幅增加，由于如上所述的原因，这用于改善电阻式存储器器件1020的增强调节的线性。

接下来，图11B是示出了根据本公开的示例性实施例的用于使用抑制脉冲流来降低电阻式存储器器件1020的电导以对图10的非易失性模拟电阻式存储器基元1000进行编程的方法的时序图。更具体地说，图11B示出了示例性编程操作1110，其中利用第二FeFET选择晶体管1010-2(P型)来降低电阻式存储器器件1020的电导。编程操作1110包括预循环时段1110-1和电导调节(抑制)时段1110-2。图11B示出了在编程操作1110期间施加到第二字线WL2的示例性编程脉冲1112的序列，以及施加到第二源极线SL2的抑制控制电压1114。在整个编程操作1110期间，第一字线WL1、第一源极线SL1和位线BL全部保持在接地GND电压(例如，V＝0)。以这种方式，第一FeFET选择晶体管1010-1(N型)在编程操作1110期间保持在“截止”状态。

编程操作1110开始于预循环时段1110-1，其中在电导调节(抑制)时段1110-2之前，使用一个或多个编程脉冲来调制第二FeFET选择晶体管1010-2(P型)的极化状态。在预循环时段1110-1开始时，假设第二FeFET选择晶体管1010-2具有初始极化状态，例如，如图7C所示的初始极化状态701-1。基于如上所述的操作原理，执行预循环时段1110-1以将第二FeFET选择晶体管1010-2置于部分极化状态，其中第二FeFET选择晶体管1010-2响应于在电导调节时段1110-2期间施加到第二字线WL2上的后续编程脉冲而在其沟道电导G

在预循环时段1110-1之后，电导调节(抑制)循环1110-2通过将第二源极线SL2上的抑制控制电压1114从接地GND电压增加到目标编程电压电平(例如，+Vdd)而开始。在电导调节时段1110-2期间，响应于在电导调节(抑制)时段1110-2期间施加到第二字线WL2的每个编程脉冲，将一个或多个相同编程脉冲1102的序列施加到第二字线WL2以递增地减低电阻式存储器器件1020的电导。在图11B的示例性实施例中，电导调节(抑制)时段1110-2中的编程脉冲是“激活低”脉冲(与电导(增强)时段1100-2中的“激活高”编程脉冲相反)，其中编程脉冲具有GND电压(例如，V＝0)的幅度和给定宽度W，如图11B所示。在这方面，在电导调节时段1120-2期间第二字线WL2上的每个编程脉冲的确立(例如，WL2到GND电压的转变)使得第二FeFET选择晶体管1010-2导通并且允许编程电流通过电阻式存储器器件1020从第二源极线SL2流到位线BL，并且由此递增地降低电阻式存储器器件1020的电导。此外，在电导调节时段1110-2期间第二字线WL2上的每个编程脉冲的确立进一步调制第二FeFET选择晶体管1010-2的极化，从而导致第二FeFET选择晶体管1010-2的沟道电导的小幅增加，由于如上所述的原因，这用于改善电阻式存储器器件1020的抑制调节的线性。

在一些实施例中，用于读取图10的非易失性模拟电阻式存储器基元1000的方法类似于图8B中所示的方法。具体地，在一些实施例中，使用第一FeFET选择晶体管1010-1(N型)来执行图10的非易失性模拟电阻式存储器基元1000的电导状态，而在读操作期间第二FeFET选择晶体管1010-2(P型)被保持在“截止”状态。例如，在执行读取操作之前，第一FeFET选择晶体管1010-1被初始化到初始极化状态(例如，图7B的状态700-1)。该初始化过程通过以下方式来执行：将位线BL、第一和第二源极线SL1和SL2以及第二字线WL2中的每一者连接到接地GND电压(例如，V＝0)，并将极化初始化脉冲-V

在初始化之后，通过在位线BL上确立具有幅度+VBR的读取电压信号(例如参见图8B)来初始化读取操作，然后在第一字线WL1上施加读取控制脉冲。读取控制脉冲具有足以导通第一FeFET选择晶体管1010-1并允许读取电流I

应当注意，第二FeFET选择晶体管1010-2(P型)被周期性地初始化成初始极化状态(例如，图7C的状态701-1)，使得第二FeFET选择晶体管1010-2准备好进行在电导抑制调节操作之前所执行的预循环操作(例如，图11B的1110-1)。在一些实施例中，通过将位线BL、第一和第二源极线SL1和SL2以及第一字线WL1中的每一者连接到接地GND电压(例如，V＝0)并将极化初始化脉冲+V

应理解，本文所描述的示例性非易失性模拟电阻式存储器器件可用于各种应用、硬件及/或电子系统。用于实施本文公开的示例性实施例的合适的硬件和系统可以包括但不限于个人计算机、通信网络、电子商务系统、便携式通信器件(例如，蜂窝电话)、固态媒介存储器件、功能电路等。结合了这种集成电路的系统和硬件被认为是本文所述实施例的部分。

已经出于说明的目的呈现了对本公开的各种实施例的描述，但是这些描述并非旨在是穷举的或限于所公开的实施例。在不背离所描述的实施例的范围的情况下，许多变型和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改善或者使本领域的其他普通技术人员能够理解本文所公开的实施例。