测试方法、装置、测试设备

技术领域

本申请涉及测试技术领域，具体而言，本申请涉及一种测试方法、装置及测试设备。

背景技术

测试时，测试设备主要的一个功能就是基于多个通道同时进行芯片测试。随着半导体芯片测试产业的发展，测试芯片的规模越来越大，越来越复杂。通常有几十甚至上百颗芯片同时测试，进行芯片测试时要求几百甚至上千颗芯片同时进行测试并且测试时间要求越来越短。

现有技术在进行芯片测试时由于测试数据传输和测试结果的汇总不集中，传输不同步，导致现有技术在进行多芯片测试时芯片测试时间长，测试效率低的问题。

发明内容

本申请各实施例提供了一种测试方法、装置及测试设备，可以解决相关技术中存在的在进行多芯片测试时芯片测试时间长，测试效率低的问题。所述技术方案如下：

根据本申请实施例的一个方面，一种测试方法，其特征在于，应用于测试设备，所述测试设备包括背板、与所述背板连接的接口板和数字板、设置于所述接口板的第一协处理器、以及设置于所述数字板的多个第二协处理器和多个数字通道控制器，所述方法包括：所述第一协处理器获取至少一个测试指令；所述测试指令用于测试待测芯片的管脚；所述管脚与受控于数字通道控制器的数字通道信号连接；所述第一协处理器通过所述第二协处理器将各所述测试指令分别发送至与所述管脚相关联的数字通道控制器；所述数字通道控制器执行所述测试指令对所述管脚进行测试。

根据本申请实施例的一个方面，一种测试装置，其特征在于，应用于测试设备，所述测试设备包括背板、与所述背板连接的接口板和数字板、设置于所述接口板的第一协处理器、以及设置于所述数字板的多个第二协处理器和多个数字通道控制器，所述装置包括：

指令获取模块，用于所述第一协处理器获取至少一个测试指令；所述测试指令用于测试待测芯片的管脚；所述管脚与受控于数字通道控制器的数字通道信号连接；

指令分发模块，用于所述第一协处理器通过所述第二协处理器将各所述测试指令分别发送至与所述管脚相关联的数字通道控制器；

测试模块，用于所述数字通道控制器执行所述测试指令对所述管脚进行测试。

在一示例性实施例中，所述指令分发模块，包括：

通道确认单元，用于所述第一协处理器根据各所述测试指令分别确定与所述管脚信号连接的数字通道；

指令发送单元，用于基于所确定的数字通道，将各所述测试指令并行发送至对应的第二协处理器；所述第二协处理器所连接的数字通道控制器用于控制所确定的数字通道；

复制单元，用于所述第二协处理器将接收到的所述测试指令进行复制，并通过广播方式发送至与所述第二协处理器连接的数字通道控制器。

在一示例性实施例中，所述测试设备还包括多个相互级联的集线器；各所述集线器用于在上位机和各数字通道控制器之间进行数据传输；；所述装置还包括：

初始化模块，用于基于所述集线器，各所述数字通道控制器在离线模式下获取测试向量，使得各所述数字通道控制器，基于所述测试向量进行初始化。

在一示例性实施例中，所述装置还包括：

检测模块，用于所述第二协处理器基于接收到的所述执行状态，检测其所连接的各所述数字通道控制器是否均测试成功；

第一状态发送模块，用于若为是，则所述第二协处理器向所连接的第一协处理器发送测试成功的执行状态；否则，所述第二协处理器向所连接的第一协处理器发送测试失败的执行状态；

第二状态发送模块，用于所述第一协处理器基于接收到的所述执行状态，若接收到的执行状态均为测试成功，则所述第一协处理器输出执行状态为测试成功；否则通知上位机进行告警或中止测试。

在一示例性实施例中，所述装置还包括：

数据获取模块，用于所述第一协处理器通过第二协处理器获取所述数字通道控制器执行所述测试指令获得的测试结果。

在一示例性实施例中，所述数据获取模块包括：

量测单元，用于所述数字通道控制器获得执行所述测试指令产生的量测数据，并将所述量测数据发送至其连接的第二协处理器；

封装单元，用于所述第二协处理器将各所述数字通道控制器发送的所述量测数据进行封装为数据包，并发送给第一协处理器；

输出单元，用于第一协处理器将各所述第二协处理器上报的所述数据包封装为所述测试结果并上报给上位机。

在一示例性实施例中，所述封装单元包括：

数据获取子单元，用于所述第二协处理器获取所述数字通道控制器执行所述测试指令过程产生的所述量测数据；

包重组子单元，用于所述第二协处理器为各所述数字通道控制器上报的量测数据分别添加对应的包头，并以各所述数字通道控制器上报的量测数据作为载荷，得到各所述数字通道控制器对应的子数据包；

合并子单元，用于通过包重组操作，将多个子数据包合并为所述数据包。

根据本申请的一个方面，一种测试设备，其特征在于，通过执行如上所述的测试方法，实现对至少一个待测试对象的测试。根据本申请的一个方面，其特征在于，所述测试设备还包括多个集线器，所述集线器用于连接上位机和各数字通道控制器，通过所述集线器在所述上位机和各数字通道控制器之间进行数据传输。

本申请提供的技术方案带来的有益效果是：

在上述技术方案中，芯片的测试由测试设备完成，测试设备包括背板、与背板连接的接口板和数字板，第一协处理器和第二协处理器分别设置于接口板和数字板，芯片的测试过程中，所述第一协处理器获取至少一个测试指令；所述测试指令用于测试待测芯片的管脚；所述管脚与受控于数字通道控制器的数字通道信号连接；所述第一协处理器通过所述第二协处理器将各所述测试指令分别发送至与所述管脚相关联的数字通道控制器；所述数字通道控制器执行所述测试指令对所述管脚进行测试。本申请通过两级协处理器对测试过程进行同步控制，实现并行测试，可以降低测试时延，提高芯片测试效率。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍。

图1是根据本申请所涉及的实施环境的示意图；

图2是根据一示例性实施例示出的一种测试方法的流程图；

图2a是根据一示例性实施例示出的测试信号的示意图；

图2b是根据一示例性实施例示出的测试指令发送的示意图；

图3是根据一示例性实施例示出的测试指令下发的过程的流程图；

图3a是根据一示例性实施例示出的测试通道的示意图；

图4是根据一示例性实施例示出的初始化的示意图；

图5是根据一示例性实施例示出的一种测试方法的流程图；

图6是根据一示例性实施例示出的一种测试方法的流程图；

图7是图6对应实施例中步骤610在一个实施例的流程图；；

图8是根据一示例性实施例示出的封装过程的流程图；；

图9是根据一示例性实施例示出的数据包的结构图；

图10是一个应用场景中一种测试方法的具体实现示意图；

图11是根据一示例性实施例示出的一种测试装置的结构框图；

图12是根据一示例性实施例示出的一种测试设备的结构框图；

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号标识相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式，而“多个”是指两个或两个以上，其它量词与之类似。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，并不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1为一种测试方法所涉及的实施环境的示意图。该实施环境包括测试设备100，其中，测试设备100包括：背板110、接口板130和至少一个数字板150，背板110连接接口板130和数字板150，接口板130与上位机101连接，接口板130上布设有第一协处理控制器131，数字板150上布设有第二协处理控制器151、至少一个数字通道控制器153和至少一条数字通道155。

具体的，接口板130，用于从上位机101接收测试指令，并通过背板110发送测试指令至数字板150对待测试对象进行测试。该待测试对象包括但不限于待测芯片及其管脚。

数字板150上有至少一个连接在数字板与待测试对象的指定管脚之间的测试通道，通过管理测试通道对待测试对象进行测试，通过数字板150上的数字通道控制器153在测试过程中控制并监测各待测试对象的测试过程。

背板110用于连接接口板130和数字板150，以在接口板130上的第一协处理器131和数字板150上的第二协处理器153之间传输数据，该数据包括但不限于测试指令、测试结果等等。

在测试开始后，上位机101首先下发测试指令至接口板130上的第一协处理器131，第一协处理器131在对测试指令进行处理后通过背板110发送测试指令至第二协处理器151，第二协处理器151下发测试指令至各数字通道控制器153，以控制数字通道155对待测试对象进行测试。

请参阅图2，本申请实施例提供了一种测试方法，该方法应用于测试设备。其中，测试设备适用于图1所示出实施环境中的测试设备100，具体地，该测试设备包括背板、与背板连接的接口板和数字板、设置于接口板的第一协处理器、以及设置于数字板的多个第二协处理器和多个数字通道控制器。

如图2所示，该方法可以包括以下步骤：

步骤210，第一协处理器获取至少一个测试指令。

测试指令是用于指示数字通道控制器对待测芯片的管脚进行测试的指令，该测试指令可以为用户根据测试需求在上位机生成的指令数据，数字通道控制器通过获取上位机下发的测试指令中与测试相关的信息，再产生数字通道信号对受控于数字通道控制器的管脚进行测试。

在一种可能的实现方式，上位机通过多级Pcie协议的点对点传输进行测试向量的下发。

步骤230，第一协处理器通过第二协处理器将各测试指令分别发送至与管脚相关联的数字通道控制器。

需要说明的是，测试指令传输至数字通道控制器的过程是时延敏感的，即需要保持测试指令下发过程是同步且下发过程时间极短。

发明人意识到在测试指令的下发过程中，由于测试指令的下发过程存在不同的延迟，测试时间取决于延迟最长的测试指令下发过程，导致测试过程的效率下降甚至测试失败，因此测试指令的下发过程需要保持同步，才能保证测试过程不会因测试指令下发过程之间的延迟过大而导致测试时间过长。

例如，如图2a所示，图中展示了测试机对待测芯片的两个管脚(VDD和CLK)进行测试的信号图，当管脚VDD开始上电后，上位机会下发指示管脚CLK产生振荡的测试指令至与管脚CLK对应的数字通道控制器，其中测试指令的下发过程需要保持在5ms内，才能使的数字通道控制器按测试规范在CLK管脚上产生振荡。如果测试指令的下发过程时延超出5ms，则可能导致测试失败。

具体而言，如图3所示，测试指令下发的过程可以包括以下步骤：

步骤310，第一协处理器根据各测试指令分别确定与管脚信号连接的数字通道。

其中，一条测试指令的指示对象可能是多个测试通道，即可能有多个测试通道接收的测试指令可能是相同的，因此需要通过第一协处理器在接收测试指令后，根据测试指令中参数指向的测试通道将各测试指令下发。

通过第一协处理器的测试指令下发，可以使得测试指令能够准确的到达对应的测试通道控制器，进而降低了测试时长，提高了测试准确率，提高测试效率。

例如，如图3a所示，测试机存在5个测试通道，即ch1、ch2、ch3、ch4、ch5。待测芯片有4个管脚即VDD、CLK、Data、GND。当进行测试时，测试机获取的测试指令为ForceV(ch1，5V)，其指向的测试通道即为ch1。第一协处理器在获取该测试指令后，确定其对应的测试通道并将其发送给与该测试通道对应的第二协处理器，由第二协处理器将该指令下发给对应的数字通道控制器，最终数字通道控制器通过ch1测试通道向VDD管脚施加5V的电压进行测试。

步骤330，基于所确定的数字通道，将各测试指令并行发送至对应的第二协处理器。

其中，第二协处理器所连接的数字通道控制器用于控制所确定的数字通道。需要说明的是，第一协处理器与第二协处理器之间通过独立的端口连接。通过并行下发测试指令，测试指令到达对应的第二协处理器的时间是相同的。

步骤350，第二协处理器将接收到的测试指令进行复制，并通过广播方式发送至与第二协处理器连接的数字通道控制器；

需要说明的是，第二协处理器通过并行总线独立端口的方式连接。在第二协处理器获取测试指令后，将测试指令进行复制并通过并行总线同时发送给各数字通道控制器，通过并行发送测试指令保证了测试指令下发时的并发，进而使得各数字通道控制器获得测试指令并开始测试的是同步的，保证了测试过程的同步性，提高了测试效率。

在一种可能的实现方式，第二协处理器与数字通道控制器通过FPGA连接。

步骤250，数字通道控制器执行测试指令对管脚进行测试。

需要说明的是，如图2b所示，图中展示上位机pc下发测试指令至第一协处理器，其产生的传输时延为t1，第一协处理器对测试指令进行处理的过程为T1，第一协处理器下发测试指令至第二协处理器，其产生的传输时延为t2，第二协处理器对测试指令进行处理的过程为T2，第二协处理器下发测试指令至各数字通道控制器，其产生的传输时延为t3，可以理解，由于第一协处理器下发测试指令至第二协处理器和第二协处理器下发测试指令至数字通道控制器的过程都是同步的，因此无论最终的数字通道控制器有多少个，总传输时延均为(t1+T1+t2+T2+t3)，也就是说，通过第一协处理器和第二协处理器的测试指令同步下发实现整个测试过程的同步进行。

通过上述实施例，实现了测试的同步进行，提高了测试效率，降低测试时间，保证测试过程不会因测试时间过长而失败，保证测试安全性。

在一实施例中，所示测试设备还包括多个相互级联的集线器；各所述集线器用于在上位机和各数字通道控制器之间进行数据传输，如图4所示，步骤250之前，所示测试方法还可以包括：

步骤410，基于集线器，各数字通道控制器在离线模式下获取测试向量，使得各数字通道控制器，基于测试向量进行初始化。

其中测试向量是在芯片测试中使用的一组输入数据或序列，在测试过程中通过调用数字通道控制器中存储的与测试有关的测试向量进行测试。

需要说明的是，测试向量在测试之前下发至数字通道控制器，因此测试向量的数据量大且下发过程是时延不敏感的。

例如，一个有32个数字通道控制器的1024通道的测试机，其中每个数字通道控制器控制32个测试通道，在测试之前需要对应每个通道下发128兆的测试符号数据，这些测试符号数据通过打包为64G字节的测试向量串行下发至各数字通道控制器，并存储在各数字通道控制器内，在进行测试时，数字通道控制器在获取测试指令后，通过调用与测试有关的测试符号数据进行测试。

在一示例性实施例中，如图5所示，步骤250之后，所述测试方法还可以包括以下步骤：

步骤510，数字通道控制器获得执行测试指令产生的执行状态，并将执行状态发送至与其连接的第二协处理器，执行状态包括测试成功和测试失败。

其中，执行状态指示各个数字通道控制器执行测试指令的结果，各数字通道控制器上报的执行状态指示其自身的测试指令执行结果。

步骤530，第二协处理器基于接收到的执行状态，检测其所连接的各数字通道控制器是否均测试成功；若为是，则第二协处理器向所连接的第一协处理器发送测试成功的执行状态；否则，第二协处理器向所连接的第一协处理器发送测试失败的执行状态。

需要说明的是，各数字通道控制器和各第二协处理器上报执行状态的过程是并发的，即各数字通道控制器在同一时刻向第二协处理器上报执行状态。

步骤550，第一协处理器基于接收到的执行状态，若接收到的执行状态均为测试成功，则第一协处理器输出执行状态为测试成功；否则通知上位机进行告警或中止测试。

其中，第二协处理器与第一协处理器只有在获得的全部执行状态回报均为测试成功时，才会输出测试成功的执行状态，否则均会输出测试失败的执行状态。

在一种可能的实现方式，第二协处理器的执行状态上报过程通过FPGA的GPIO口实现，第一协处理器的执行状态上报过程通过PCIe数据包实现。

通过上述实施例，保证了执行状态上报的同步性，使得上位机能够获得下发的测试指令的执行效果，并根据执行状态决定继续测试或终止测试，保证了测试效率和测试安全性。

在一示例性实施例中，如图6所示，步骤250之后，所述测试方法还可以包括以下步骤：

步骤610，第一协处理器通过第二协处理器获取数字通道控制器执行测试指令获得的的测试结果。

其中，测试结果是数字通道控制器执行测试指令时获得的数据。

在一种可能的实现方式，通道控制器与第二协处理器之间，第二协处理器与第一协处理器间通过FPGA的高速接口实现。

在一种可能的实现方式，第一协处理器与上位机之间通过PCIe接口实现测试结果上报。

在一可能的实现方式，如图7所示，步骤610可以包括以下步骤：

步骤710，数字通道控制器获得执行测试指令产生的量测数据，并将量测数据发送至其连接的第二协处理器。

其中，量测数据是数字通道控制器执行测试指令时获得的数据。例如，当数字通道控制器接收到MeasureV(ch1,1ms)测试指令后，通过执行该测试指令则在1ms内对ch1通道进行电压的量测，可以获取一个包含电压数值的量测数据。

步骤730，第二协处理器将各数字通道控制器发送的量测数据封装为数据包，并发送给第一协处理器。

在一可能的实现方式，如图8所示，封装过程可以包括以下步骤：

步骤810，第二协处理器获取数字通道控制器执行测试指令过程产生量测数据。

其中，数字通道控制器获得的量测数据是未经处理的数据，在上报第二协处理器之前需要数字通道控制器进行数据处理以降低数据复杂度，提高测试效率。例如，通过对量测数据进行求平均、均方误差、与门限进行比较判决、求取频率、时延抖动等操作对量测数据进行数据处理。

步骤830，第二协处理器为各数字通道控制器上报的量测数据分别添加对应的包头，并以各数字通道控制器上报的量测数据作为载荷，得到各数字通道控制器对应的子数据包。

其中，各子数据包与各数字通道控制器一一对应。

步骤850，通过包重组操作，将多个子数据包合并为所述数据包。

其中，第二协处理器、第一协处理器和上位机之间的量测数据传输过程为包传输。

如图9所示，第二协处理器在获取数字通道控制器上报的结果后，在每一个结果前添加一个包头，并将所有数字通道控制器的结果通过包重组合并为一个数据包并上报第一协处理器，第一协处理器也通过相同方式将所有数据包通过包重组合并为一个数据包。

步骤750，第一协处理器将各第二协处理器上报的数据包封装为测试结果并上报给上位机。

在上述实施例中，通过第一协处理器和第二协处理器的包传输和包重组过程，测试结果的传输过程均通过数据包进行，即提高了数据处理并行化能力，又降低了数据传输的数据量，降低系统复杂度，提高测试效率。

图10展示了一个应用场景中一种测试方法的具体实现示意图。在该应用场景中，测试方法适用于图1所示出的测试设备100，在图1中，该测试设备100包括：测试设备100包括：背板110、接口板130和至少一个数字板150。

上位机PC下发测试指令至第一协处理器，第一协处理器基于测试指令中确定的数字通道将测试指令下发至对应的第二协处理器，第二协处理器将获得的测试指令复制并广播至其控制的所有数字通道控制器，各数字通道控制器获得测试指令后进行测试。

在执行测试指令后，各数字通道控制器可以获得测试指令执行过程是否成功的结果并上报测试是否成功的结果至第二协处理器，第二协处理器获得各数字通道控制器是否测试成功的结果后进行处理，如果第二协处理器获得了任意数字通道测试器测试失败的结果，则上报测试失败至第一协处理器，否则上报测试成功的测试结果至第一协处理器。第一协处理器对获得的测试结果进行汇总，如果获得任意测试失败的测试结果，则通知上位机进行告警或中止测试，否则上报上位机测试成功的测试结果，并等待上位机下发下一次测试指令。

通过上述应用场景，保证了测试过程的同步进行，降低了测试时长，保证测试过程不会因测试时间过长而失败，保证测试安全性，提高了测试准确率，提高了测试效率。

下述为本申请装置实施例，可以用于执行本申请所涉及的一种测试方法。对于本申请装置实施例中未披露的细节，请参照本申请所涉及的测试方法的方法实施例。

请参阅图11，本申请实施例中提供了一种测试装置1100，应用于测试设备。

该测试装置1100，包括但不限于：指令获取模块1110、指令分发模块1130、测试模块1150。

其中，指令获取模块1110，用于所述第一协处理器获取至少一个测试指令。所述测试指令用于测试待测芯片的管脚。所述管脚与受控于数字通道控制器的数字通道信号连接。

指令分发模块1130，用于所述第一协处理器通过所述第二协处理器将各所述测试指令分别发送至与所述管脚相关联的数字通道控制器。

测试模块1150，用于所述数字通道控制器执行所述测试指令对所述管脚进行测试。

需要说明的是，本申请实施例中对单元和/或模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。另外，在本申请各个实施例中的各功能单元和/或模块可以集成在一个处理单元和/或模块中，也可以是各个单元和/或模块单独物理存在，也可以两个或两个以上单元和/或模块集成在一个单元和/或模块中。上述集成的单元和/或模块既可以采用硬件的形式实现，也可以采用软件功能单元和/或模块的形式实现。

集成的单元和/或模块如果以软件功能单元和/或模块的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对相关技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者测试设备等)或处理器(processor)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

另外，上述实施例所提供的测试装置与测试方法是基于同一申请构思的，由于方法和装置解决问题的原理相似，因此装置和方法的实施可以相互参见，重复之处不再赘述。

图12是根据一示例性实施例示出的一种测试设备的结构框图。该测试设备适用于图1所示出实施环境中的测试系统。

如图12所示，该测试设备1200至少包括：处理器1210、存储器1220以及收发机1230。

其中，收发机1230，用于在处理器1210的控制下接收和发送数据。

在图11中，总线架构可以包括任意数量的互联的总线和桥，具体由处理器1210代表的一个或多个处理器和存储器1220代表的存储器的各种电路链接在一起。总线架构还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路链接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口提供接口。收发机1230可以是多个元件，即包括发送机和接收机，提供用于在传输介质上与各种其他装置通信的单元和/或模块，这些传输介质包括无线信道、有线信道、光缆等传输介质。

处理器1210负责管理总线架构和通常的处理，存储器1220可以存储处理器1210在执行操作时所使用的数据。

可选地，处理器1210可以是中央处理器(CPU)、专用集成电路(ApplicationSpecific Integrated Circuit，ASIC)、现场可编程门阵列(Field Programmable GateArray，FPGA)或复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)，处理器1210也可以采用多核架构。处理器1210与存储器1220也可以物理上分开布置。

处理器1210通过调用存储器1120存储的计算机程序，用于按照获得的可执行指令执行本申请上述实施例提供的任意一种测试方法。

在此需要说明的是，本申请实施例提供的上述装置获系统，能够实现上述方法实施例所实现的所有方法步骤，且能够达到相同的技术效果，在此不再对本实施例中与方法实施例相同的部分及有益效果进行具体赘述。

此外，本申请实施例中提供了一种存储介质，该存储介质上存储有计算机程序，该计算机程序被处理器执行时实现上述各实施例中的测试方法。该存储介质可以是处理器能够存取的任何可用介质或数据存储设备，包括但不限于磁性存储器(例如软盘、硬盘、磁带、磁光盘(MO)等)、光学存储器(例如CD、DVD、BD、HVD等)、以及半导体存储器(例如ROM、EPROM、EEPROM、非易失性存储器(NAND FLASH)、固态硬盘(SSD))等。

本申请实施例中提供了一种程序产品，例如，该程序产品为FPGA芯片或者DSP芯片，该程序产品包括程序指令或代码，该程序指令或代码存储在存储介质中。处理器从存储介质读取该程序指令或代码，使得该程序指令或代码被处理器执行时实现上述各实施例中的测试方法。

与相关技术相比，本申请一方面，能够基于主控板和业务板将波形文件下发至各业务板中执行，可以依靠业务板进行通道测试同步校准，减少了主控板的处理负担，提高了多通道测试同步校准的校准效率，提高测试系统处理能力，提高校准精度。

本领域内的技术人员应明白，本申请的实施例可提供方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机可执行指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机可执行指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些处理器可执行指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的处理器可读存储器中，使得存储在该处理器可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些处理器可执行指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。