三维半导体存储器件

相关申请的交叉引用

本申请要求于2022年6月22日在韩国知识产权局提交的韩国专利申请No.10-2022-0076036的优先权，通过引用将其全部内容并入本文。

技术领域

本公开涉及三维(3D)半导体存储器件及其制造方法，更具体地，涉及三维铁电存储器件及其制造方法。

背景技术

半导体存储器件可以分为易失性存储器件和非易失性存储器件。当易失性存储器件的供电被中断时，易失性存储器件可能丢失其存储的数据，并且例如，易失性存储器件可以是或包括动态随机存取存储器(DRAM)器件、静态随机存取存储器(SRAM)器件等。相反，非易失性存储器件即使在其供电被中断时也可以保持其存储的数据，并且例如，非易失性存储器件可以是或包括可编程ROM(PROM)器件、可擦除PROM(EPROM)器件、电EPROM(EEPROM)器件、闪存器件等。另外，已经开发了下一代半导体存储器件(例如，磁性随机存取存储器(MRAM)器件、相变随机存取存储器(PRAM)器件、铁电随机存取存储器(FeRAM)器件等)，以提供高性能和低功耗的半导体存储器件。

正在研究使用具有不同性质的半导体器件的各种技术，以提高半导体器件的集成密度和性能。

发明内容

本发明构思的示例实施例可以提供具有改善的电特性的三维(3D)半导体存储器件。

本发明构思的示例实施例还可以提供一种制造具有改善的电特性的三维(3D)半导体存储器件的方法。

在一方面，三维(3D)半导体存储器件可以包括：第一贯通结构，所述第一贯通结构位于衬底上，并且包括在第一方向上彼此间隔开的第一导电柱和第二导电柱；电极，所述电极与所述第一贯通结构相邻，并且在所述第一方向上水平地延伸；以及铁电层和沟道层，所述铁电层和所述沟道层位于所述电极与所述第一导电柱和所述第二导电柱之间。所述沟道层可以将所述第一导电柱和所述第二导电柱彼此连接。所述铁电层可以位于所述电极与所述沟道层之间。当在俯视图中观察时，所述铁电层可以沿着所述沟道层从所述第一导电柱的侧壁延伸到所述第二导电柱的侧壁，使得所述铁电层与所述第一导电柱的所述侧壁和所述第二导电柱的所述侧壁接触。

在一方面，3D半导体存储器件可以包括：第一贯通结构和第二贯通结构，所述第一贯通结构和所述第二贯通结构位于所述衬底上，在第一方向上间隔开，并且均包括在所述第一方向上彼此间隔开的第一导电柱和第二导电柱；电极，所述电极在所述第一方向上水平地延伸，使得所述电极与所述第一贯通结构和所述第二贯通结构相邻；第一存储单元，所述第一存储单元位于所述电极与所述第一贯通结构之间；以及第二存储单元，所述第二存储单元位于所述电极与所述第二贯通结构之间。所述第一存储单元和所述第二存储单元中的每一者可以包括铁电层和沟道层。所述电极可以从所述第一存储单元延伸到所述第二存储单元，同时具有恒定的线宽。

在一方面，3D半导体存储器件可以包括：电极结构，所述电极结构包括堆叠在衬底上的多个电极，并且在第一方向上延伸；第一贯通结构，所述第一贯通结构与所述电极结构的第一侧相邻；第二贯通结构，所述第二贯通结构与所述电极结构的与所述第一侧相对的第二侧相邻；第一单元串，所述第一单元串位于所述电极结构与所述第一贯通结构之间；第二单元串，所述第二单元串位于所述电极结构与所述第二贯通结构之间；以及互连线，所述互连线位于所述第一单元串和所述第二单元串上。所述第一贯通结构和所述第二贯通结构中的每一者可以包括在所述第一方向上彼此间隔开的第一导电柱和第二导电柱。所述第一单元串和所述第二单元串中的每一者可以包括连接所述第一导电柱和所述第二导电柱的沟道层以及位于所述沟道层与所述电极结构之间的铁电层。所述第一贯通结构可以在所述第一方向上以第一节距偏离所述第二贯通结构。

在一方面，制造3D半导体存储器件的方法可以包括：在衬底上形成电极结构和限定所述电极结构的沟槽，使得所述电极结构在第一方向上延伸，所述电极结构包括交替堆叠的绝缘层和电极；形成对限定所述电极结构的所述沟槽进行填充的隔离绝缘层；形成穿透所述隔离绝缘层的单元开口孔，所述单元开口孔暴露所述电极结构的侧壁；在所述单元开口孔中顺序地形成铁电层和沟道层；以及形成穿透所述沟道层的第一部分的第一导电柱和穿透所述沟道层的第二部分的第二导电柱。

附图说明

图1是示出根据本发明构思的一些实施例的三维(3D)半导体存储器件的单元阵列的示意性电路图。

图2是示出根据本发明构思的一些实施例的3D半导体存储器件的俯视图。

图3A是沿着图2的线A-A'截取的截面图。

图3B是沿着图2的线B-B'截取的截面图。

图3C是沿着图2的线C-C'截取的截面图。

图4是示出根据本发明构思的一些实施例的第一单元串的立体图。

图5、图7、图9、图11和图13是示出根据本发明构思的一些实施例的制造3D半导体存储器件的方法的俯视图。

图6、图8A、图10A、图12A和图14A分别是沿着图5、图7、图9、图11和图13的线A-A'截取的截面图。

图8B、图10B、图12B和图14B分别是沿着图7、图9、图11和图13的线B-B'截取的截面图。

图10C、图12C和图14C分别是沿着图9、图11和图13的线C-C'截取的截面图。

图15是沿着图2的线A-A'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。

图16、图17和图18是示出根据本发明构思的一些实施例的3D半导体存储器件的截面图。

具体实施方式

图1是示出根据本发明构思的一些实施例的三维(3D)半导体存储器件的单元阵列的示意性电路图。参考图1，根据本发明构思的一些实施例的3D半导体存储器件可以包括字线WL、位线BL、源极线SL和存储单元晶体管MCT。

位线BL和源极线SL可以在第三方向D3上垂直延伸。位线BL可以包括在第二方向D2上彼此相邻的成对的第一位线BL1和第二位线BL2。源极线SL可以包括在第二方向D2上彼此相邻的成对的第一源极线SL1和第二源极线SL2。

位线BL和源极线SL可以在第一方向D1上交替。例如，第一位线BL1和第一源极线SL1可以在第一方向D1上交替地布置；和/或第二位线BL2和第二源极线SL2可以在第一方向D1上交替地布置。

字线WL可以设置在相应的第一位线BL1和第二位线BL2(例如，彼此相邻的第一位线BL1和第二位线BL2)之间以及相应的第一源极线SL1和第二源极线SL2(例如，彼此相邻的第一源极线SL1和第二源极线SL2)之间。字线WL可以在第一方向D1上水平地延伸。多条字线WL可以在第三方向D3上垂直地堆叠。

存储单元晶体管MCT可以设置在相应的第一源极线SL和第一位线BL(例如，彼此相邻的第一源极线SL1和第一位线BL1)之间。存储单元晶体管MCT的源极端子可以与第一源极线SL1连接，并且存储单元晶体管MCT的漏极端子可以与第一位线BL1连接。存储单元晶体管MCT的栅极端子可以与字线WL连接。存储单元晶体管MCT可以构成存储单元MEC。根据本发明构思的一些实施例的存储单元MEC可以是铁电随机存取存储器(FeRAM)器件的单位单元。

存储单元晶体管MCT也可以设置在相应的第二源极线SL2和第二位线BL2(例如，彼此相邻的第二源极线SL2和第二位线BL2)之间。存储单元晶体管MCT的源极端子可以与第二源极线SL2连接，并且存储单元晶体管MCT的漏极端子可以与第二位线BL2连接。存储单元晶体管MCT的栅极端子可以与字线WL连接。

与第一源极线SL1和第一位线BL1连接的多个存储单元MEC可以堆叠以构成一个单元串CSTR。与第二源极线SL2和第二位线BL2连接的多个存储单元MEC可以堆叠以构成另一单元串CSTR。堆叠的字线WL可以与单元串CSTR连接。

单元串CSTR可以是在第三方向D3上延伸的垂直串。单元串CSTR可以包括堆叠的存储单元MEC(例如，顺序地堆叠的第一存储单元MEC1、第二存储单元MEC2和第三存储单元MEC3)。在至少一些实施例中，与第一源极线SL1和第一位线BL1连接的第一存储单元MEC1可以位于和与第二源极线SL2和第二位线BL2连接的第一存储单元MEC1相同的水平高度。与第一源极线SL1和第一位线BL1连接的第一存储单元MEC1和与第二源极线SL2和第二位线BL2连接的第一存储单元MEC1可以共同连接到单条字线WL。

与第一源极线SL1和第一位线BL1连接的单元串CSTR可以沿着第一源极线SL1和位线BL1设置为多个。多个单元串CSTR可以沿着字线WL在第一方向D1上布置。与第二源极线SL2和第二位线BL2连接的单元串CSTR可以沿着第二源极线SL2和位线BL2设置为多个。多个单元串CSTR可以沿着字线WL在第一方向D1上布置。

如上所述，根据本实施例的存储单元MEC可以三维地布置。换言之，图1的存储器件可以是存储单元MEC三维地布置的3D半导体存储器件。

在至少一些实施例中，每个存储单元MEC可以被配置为使用其中的铁电材料的极化状态来存储数据。存储单元MEC中的铁电材料可以被控制为具有多个极化状态之一和/或可以被配置为输出与每个极化状态相对应的电信号。例如，存储单元MEC中的铁电材料可以存储和/或输出‘1’或‘0’作为具有逻辑状态的数据。例如，铁电材料可以被配置为在第一极化状态与第二极化状态之间切换，其中一个极化状态抑制电荷载流子在沟道层中转移，而另一个极化状态允许(或促进)电荷载流子在沟道层中转移。

铁电材料可以根据施加到字线WL、位线BL和源极线SL的控制信号而极化。更具体地，电压可以通过字线WL、位线BL和源极线SL施加到铁电材料，并且铁电材料的极化状态可以根据施加到铁电材料的电场的大小和方向而改变。通过将通过位线BL输出的电流与参考电流进行比较，可以读出存储在存储单元MEC中的数据。例如，铁电材料的极化状态可以通过从源极或漏极方向施加大于极化阈值的电场而改变。即使当电力中断时，铁电材料的极化状态也可以保持。换言之，根据本发明构思的实施例的3D半导体存储器件可以是非易失性存储器件。

图2是示出根据本发明构思的一些实施例的3D半导体存储器件的俯视图。图3A是沿着图2的线A-A'截取的截面图。图3B是沿着图2的线B-B'截取的截面图。图3C是沿着图2的线C-C'截取的截面图。图4是示出根据本发明构思的一些实施例的第一单元串的立体图。

参考图2、图3A至图3C和图4，第一层间绝缘层ILD1可以设置在衬底SUB上。第一电极结构ST1、第二电极结构ST2和第三电极结构ST3可以设置在第一层间绝缘层ILD1上。衬底SUB可以是或包括半导体衬底和/或绝缘衬底。例如，半导体衬底可以包括硅衬底、硅锗衬底、锗衬底、在单晶硅衬底上生长的单晶外延层等。例如，绝缘衬底可以包括蓝宝石衬底、玻璃衬底、塑料衬底等。

第一层间绝缘层ILD1可以设置在衬底SUB与第一电极结构ST1、第二电极结构ST2和第三电极结构ST3之间。第一层间绝缘层ILD1可以包括单个绝缘层或堆叠的绝缘层。在至少一个实施例中，堆叠的绝缘层可以彼此不同。例如，第一层间绝缘层ILD1可以包括氧化硅层、氮化硅层和/或氮氧化硅层中的至少一种。

第一电极结构ST1、第二电极结构ST2和第三电极结构ST3可以在第二方向D2上彼此间隔开。当在俯视图中观察时，第一电极结构ST1、第二电极结构ST2和第三电极结构ST3中的每一者可以具有在第一方向D1上延伸的线形。例如，第一电极结构ST1、第二电极结构ST2和第三电极结构ST3中的每一者可以在第一方向D1上延伸。第一电极结构ST1、第二电极结构ST2和第三电极结构ST3中的每一者的线宽可以是基本上一致的。

第一电极结构ST1、第二电极结构ST2和第三电极结构ST3中的每一者可以包括堆叠并彼此间隔开的多个电极EL。绝缘层IL可以设置在彼此垂直相邻的电极EL之间。例如，第一电极结构ST1、第二电极结构ST2和第三电极结构ST3中的每一者可以包括交替堆叠的电极EL和绝缘层IL。本实施例的堆叠电极EL可以与图1的堆叠字线WL相对应。

在至少一些实施例中，电极EL可以包括掺杂的半导体材料(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)、金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)等中的至少一种。绝缘层IL可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅等中的至少一种。

第一贯通结构TRS1可以设置在第一电极结构ST1与第二电极结构ST2之间。第一贯通结构TRS1可以在第一方向D1上布置。每个第一贯通结构TRS1可以包括第一导电柱SLP、第二导电柱BLP和设置在第一导电柱SLP与第二导电柱BLP之间的隔离绝缘图案ISP。

第一导电柱SLP和第二导电柱BLP可以包括掺杂的半导体材料、导电金属氮化物、金属、金属-半导体化合物等中的至少一种。隔离绝缘图案ISP可以包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅等中的至少一种。

第一导电柱SLP和第二导电柱BLP可以具有在第三方向D3上延伸的柱形。第一导电柱SLP和第二导电柱BLP可以在第一方向D1上彼此间隔开，而隔离绝缘图案ISP介于它们之间。第一导电柱SLP和第二导电柱BLP可以设置在第一电极结构ST1的电极EL与第二电极结构ST2的电极EL之间。在至少一些实施例中，第一导电柱SLP可以与图1的第一源极线SL1相对应，并且第二导电柱BLP可以与图1的第一位线BL1相对应。

隔离绝缘图案ISP可以包括将第一导电柱SLP和第二导电柱BLP彼此电隔离的柱部分VTP以及从柱部分VTP水平突出的多个突起PRP。突起PRP可以分别突出到绝缘层IL中。在至少一些实施例中，柱部分VTP在第二方向D2上的宽度可以等于或大于第一导电柱SLP和第二导电柱BLP中的每一者在第二方向D2上的宽度。

沟道层SEL和铁电层FE可以设置在第一贯通结构TRS1的侧壁上。沟道层SEL可以沿着第一贯通结构TRS1的侧壁在第三方向D3上延伸。例如，再次参照图3A，沟道层SEL可以在第三方向D3上延伸，同时覆盖第一导电柱SLP的侧壁和突起PRP。沟道层SEL可以在第三方向D3上延伸，同时覆盖隔离绝缘图案ISP的柱部分VTP的侧壁和突起PRP。铁电层FE可以与沟道层SEL一起在第三方向D3上延伸。

在图2所示的俯视图中，沟道层SEL可以具有从第一贯通结构TRS1的第一导电柱SLP经由隔离绝缘图案ISP延伸到第二导电柱BLP的线形。铁电层FE可以设置在沟道层SEL的外部，并且可以从第一导电柱SLP延伸到第二导电柱BLP。因为铁电层FE设置在沟道层SEL的外部，所以当在俯视图中观察时，铁电层FE可以具有C形状。换言之，当在俯视图中观察时，铁电层FE可以与沟道层SEL的三个表面接触。

第二贯通结构TRS2可以设置在第二电极结构ST2与第三电极结构ST3之间。第二贯通结构TRS2可以在第一方向D1上布置。每个第二贯通结构TRS2可以包括第一导电柱SLP、第二导电柱BLP和设置在第一导电柱SLP与第二导电柱BLP之间的隔离绝缘图案ISP。

沟道层SEL和铁电层FE可以设置在第二贯通结构TRS2的侧壁上。第二贯通结构TRS2的第一导电柱SLP、第二导电柱BLP和隔离绝缘图案ISP、沟道层SEL以及铁电层FE可以与上述基本上相同。

第一贯通结构TRS1可以设置在第二电极结构ST2的第一侧，并且第二贯通结构TRS2可以设置在第二电极结构ST2的第二侧。如上面参照图1描述的，在第一方向D1上布置的第一贯通结构TRS1可以与在第一方向D1上交替地布置的第一位线BL1和第一源极线SL1相对应。如上面参照图1描述的，在第一方向D1上布置的第二贯通结构TRS2可以与在第一方向D1上交替地布置的第二位线BL2和第二源极线SL2相对应。第二电极结构ST2的堆叠电极EL可以与上面参照图1描述的堆叠字线WL相对应。

在至少一些实施例中，第一贯通结构TRS1可以不与在第二方向D2上与其相邻的第二贯通结构TRS2对准，而是可以在第一方向D1上略微偏离第二贯通结构TRS2。这可能是因为第一贯通结构TRS1与稍后将描述的第一位线BL1和第一源极线SL1连接，并且第二贯通结构TRS2与稍后将描述的第二位线BL2和第二源极线SL2连接，因此，第一贯通结构TRS1和第二贯通结构TRS2它们可以在第一方向D1上彼此偏离了互连线的节距。

第一存储单元MEC1、第二存储单元MEC2和第三存储单元MEC3可以分别设置在第一贯通结构TRS1与第一电极结构ST1的电极EL之间。第一电极结构ST1与第一贯通结构TRS1之间的第一存储单元MEC1、第二存储单元MEC2和第三存储单元MEC3可以顺序地堆叠以构成第一单元串CSTR1。

第一存储单元MEC1、第二存储单元MEC2和第三存储单元MEC3可以分别设置在第一贯通结构TRS1与第二电极结构ST2的电极EL之间。第二电极结构ST2与第一贯通结构TRS1之间的第一存储单元MEC1、第二存储单元MEC2和第三存储单元MEC3可以顺序地堆叠以构成第二单元串CSTR2。

第一单元串CSTR1可以设置在第一贯通结构TRS1的第一侧，并且第二单元串CSTR2可以设置在第一贯通结构TRS1的第二侧。第一单元串CSTR1和第二单元串CSTR2也可以分别设置在第二贯通结构TRS2的两侧。

再次参照图4，第一存储单元MEC1、第二存储单元MEC2和第三存储单元MEC3(例如，单位单元)中的每一者可以包括电极EL、沟道层SEL和铁电层FE。单位单元的电极EL、沟道层SEL和铁电层FE可以构成图1的存储单元晶体管MCT。本实施例的存储单元晶体管MCT可以包括薄膜晶体管。本实施例的单位单元可以是单晶体管(1T)存储单元。

沟道层SEL可以将第一导电柱SLP和第二导电柱BLP彼此连接。换言之，通过隔离绝缘图案ISP彼此间隔开的第一导电柱SLP和第二导电柱BLP可以被配置为通过沟道层SEL彼此电连接。沟道层SEL可以形成存储单元晶体管的主体。沟道层SEL可以包括与第一导电柱SLP连接的源极区、与第二导电柱BLP连接的漏极区以及在源极区与漏极区之间的沟道区。

单位单元的沟道层SEL可以包括第一水平延伸部HP1、第二水平延伸部HP2以及将第一水平延伸部HP1和第二水平延伸部HP2彼此连接的垂直延伸部VP。沟道层SEL可以围绕电极EL的侧部SDP。第一水平延伸部HP1可以设置在电极EL的侧部SDP的底表面BTS上。第二水平延伸部HP2可以设置在电极EL的侧部SDP的顶表面TPS上。垂直延伸部VP可以设置在电极EL的侧部SDP的侧表面SIS上。换言之，单位单元的沟道层SEL可以具有C形状，并且可以覆盖电极EL的三个表面TPS、SIS和BTS。沟道层SEL的厚度可以大于铁电层FE的厚度。例如，铁电层FE的厚度可以在5nm至20nm的范围内。

沟道层SEL可以包括半导体材料、非晶氧化物半导体、二维材料等中的至少一种。在一些实施例中，沟道层SEL可以包括多晶硅、掺杂的硅(Si)、硅锗(SiGe)、通过选择性外延生长(SEG)工艺形成的半导体材料等中的至少一种。

在某些实施例中，沟道层SEL可以包括非晶氧化物半导体。例如，沟道层SEL可以包括氧(O)与锌(Zn)、铟(In)、镓(Ga)或锡(Sn)中的至少两种的化合物。例如，沟道层SEL可以包括氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)、Sn-IGZO、IWO、CuS

在某些实施例中，沟道层SEL可以包括二维材料。例如，沟道层SEL可以包括金属硫属化物、过渡金属硫属化物、石墨烯、磷烯等。金属硫属化物或过渡金属硫属化物可以是由化学式MX

铁电层FE可以设置在沟道层SEL与电极EL之间。铁电层FE可以沿着沟道层SEL的轮廓共形地形成。铁电层FE可以被配置为取决于施加在电极EL与第一导电柱SLP和第二导电柱BLP之间的电压而具有各种极化状态之一。

铁电层FE可以包括铁电材料。在一些实施例中，铁电层FE可以包括具有铁电特性的Hf化合物(例如，Hf基氧化物)。在至少一些实施例中，具有铁电性质的Hf基氧化物可以进一步包括掺杂剂，例如选自由Zr、Si、Al、Y、Gd、La、Sc和Sr组成的组的至少一种杂质。例如，铁电层FE可以包括HfO

电流CUR可以通过沟道层SEL从第一导电柱SLP流到第二导电柱BLP。电流CUR可以流过沟道层SEL的第一水平延伸部HP1、第二水平延伸部HP2和垂直延伸部VP。换言之，在本实施例的存储单元晶体管MCT中，载流子可以移动通过具有三维形状的沟道(例如，三维C形状的沟道层SEL)。

隔离绝缘图案ISP的突起PRP可以设置在彼此相邻的存储单元MEC之间。例如，第二存储单元MEC2的沟道层SEL可以通过隔离绝缘图案ISP的突起PRP与第三存储单元MEC3的沟道层SEL节点隔离。换言之，第二存储单元MEC2的沟道层SEL和第三存储单元MEC3的沟道层SEL可以彼此物理连接，但是可以通过隔离绝缘图案ISP的突起PRP彼此独立地操作。

再次参照图2和图3A至图3C，隔离绝缘层ISL可以设置在彼此相邻的第一贯通结构TRS1之间。隔离绝缘层ISL可以使第一贯通结构TRS1与相邻的第一贯通结构TRS1绝缘(或隔离)，使得第一贯通结构TRS1彼此独立地被控制。隔离绝缘层ISL可以将第一贯通结构TRS1两侧的第一单元串CSTR1和第二单元串CSTR2与相邻的第一贯通结构TRS1两侧的第一单元串CSTR1和第二单元串CSTR2隔离。隔离绝缘层ISL也可以设置在彼此相邻的第二贯通结构TRS2之间。

在一些实施例中，第一导电柱SLP的侧壁的第一部分可以与沟道层SEL和铁电层FE接触。第一导电柱SLP的侧壁的第二部分(例如，其余部分)可以与隔离绝缘层ISL接触。第二导电柱BLP的侧壁的第一部分可以与沟道层SEL和铁电层FE接触。第二导电柱BLP的侧壁的第二部分(例如，其余部分)可以与隔离绝缘层ISL接触。

第二层间绝缘层ILD2可以设置在第一电极结构ST1、第二电极结构ST2和第三电极结构ST3上。第二层间绝缘层ILD2可以与隔离绝缘层ISL连接。在一些实施例中，第二层间绝缘层ILD2和隔离绝缘层ISL可以包括相同的绝缘材料。例如，第二层间绝缘层ILD2和隔离绝缘层ISL可以是单个绝缘层。

在本发明构思的一些实施例中，第一贯通结构TRS1的顶表面可以与第二层间绝缘层ILD2的顶表面共面。第二贯通结构TRS2的顶表面可以与第二层间绝缘层ILD2的顶表面共面。沟道层SEL的最上顶表面和铁电层FE的最上顶表面可以与第二层间绝缘层ILD2的顶表面共面。

第三层间绝缘层ILD3可以设置在第二层间绝缘层ILD2上。在第二方向D2上平行延伸的多条互连线可以设置在第三层间绝缘层ILD3的上部。多条互连线可以包括第一位线BL1和第二位线BL2以及第一源极线SL1和第二源极线SL2。

第一源极线SL1和第二源极线SL2可以在第一方向D1上彼此相邻。第一源极线SL1可以与第一贯通结构TRS1的第一导电柱SLP电连接。第二源极线SL2可以与第二贯通结构TRS2的第一导电柱SLP电连接。

第一位线BL1和第二位线BL2可以在第一方向D1上彼此相邻。第一位线BL1可以与第一贯通结构TRS1的第二导电柱BLP电连接。第二位线BL2可以与第二贯通结构TRS2的第二导电柱BLP电连接。

第一源极线SL1和第二源极线SL2可以分别通过接触CNT与第一导电柱SLP连接。第一位线BL1和第二位线BL2可以分别通过接触CNT与第二导电柱BLP连接。

在一些实施例中，第一贯通结构TRS1可以在第一方向D1上与相邻于其的第二贯通结构TRS2偏离第一节距PI1。彼此相邻的第一源极线SL1和第二源极线SL2之间的节距可以是第二节距PI2。彼此相邻的第一位线BL1和第二位线BL2之间的节距可以是第二节距PI2。这里，第一节距PI1可以基本上等于第二节距PI2。例如，第二贯通结构TRS2在第一方向D1上的节距可以是第三节距PI3。第一节距PI1可以小于第三节距PI3的一半(例如，小于PI3/2)。

第二电极结构ST2与第一贯通结构TRS1之间的第二单元串CSTR2可以在第一方向D1上从第二电极结构ST2和第二贯通结构TRS2之间的第一单元串CSTR1偏离第一节距PI1。例如，电极EL两侧的第一单元串CSTR1和第二单元串CSTR2可以在第一方向D1上彼此略微地偏离。

根据本实施例的3D半导体存储器件可以具有其中沟道层SEL三维地围绕电极EL的侧部SDP的三维薄膜晶体管结构。因此，可以改善存储单元晶体管的导通电流(例如CUR)性质。在根据本实施例的3D半导体存储器件中，在第一方向D1上延伸的电极EL可以具有线宽不变的线形，并且可以连接在第一方向D1上布置的单元串。即，电极EL可以形成为具有一致且大的线宽，因此可以降低电极EL的电阻。结果，可以改善3D半导体存储器件的电特性。

图5、图7、图9、图11和图13是示出根据本发明构思的一些实施例的制造3D半导体存储器件的方法的俯视图。图6、图8A、图10A、图12A和图14A分别是沿着图5、图7、图9、图11和图13的线A-A'截取的截面图。图8B、图10B、图12B和图14B分别是沿着图7、图9、图11和图13的线B-B'截取的截面图。图10C、图12C和图14C分别是沿着图9、图11和图13的线C-C'截取的截面图。

参照图5和图6，可以在衬底SUB上形成第一层间绝缘层ILD1。第一层间绝缘层ILD1可以用作蚀刻停止层。第一层间绝缘层ILD1可以包括氧化硅层、氮化硅层、氮氧化硅层等中的至少一种。

可以在第一层间绝缘层ILD1上形成电极结构ST。电极结构ST的形成可以包括在第一层间绝缘层ILD1上交替地堆叠绝缘层IL和电极EL。在至少一些实施例中，绝缘层IL可以由硅(Si)基绝缘材料形成，并且电极EL可以由掺杂的半导体材料、金属、导电金属氮化物、金属半导体化合物等中的至少一种形成。

可以将电极结构ST图案化以形成在第一方向D1延伸的多个电极结构ST1至ST3。多个电极结构ST1至ST3可以包括在第二方向D2上顺序地布置的第一电极结构ST1、第二电极结构ST2和第三电极结构ST3。

第一电极结构ST1、第二电极结构ST2和第三电极结构ST3的形成可以包括各向异性地蚀刻电极结构ST以形成穿透电极结构ST的沟槽TR。沟槽TR可以具有在第一方向D1延伸的线形。沟槽TR可以暴露第一层间绝缘层ILD1。例如，第一层间绝缘层ILD1可以用作各向异性蚀刻工艺的蚀刻停止层。

第一电极结构ST1和第二电极结构ST2可以在第二方向D2上彼此间隔开，而沟槽TR介于第一电极结构ST1与第二电极结构ST2之间。第二电极结构ST2和第三电极结构ST3可以在第二方向D2上彼此间隔开，而沟槽TR介于第二电极结构ST2与第三电极结构ST3之间。

参考图7、图8A和图8B，可以在衬底SUB的整个顶表面上形成覆盖第一电极结构ST1、第二电极结构ST2和第三电极结构ST3的第二层间绝缘层ILD2。第二层间绝缘层ILD2可以形成为使得用于形成第二层间绝缘层ILD2的绝缘材料完全填充沟槽TR。第二层间绝缘层ILD2可以形成有足够的厚度以覆盖第一电极结构ST1、第二电极结构ST2和第三电极结构ST3的顶表面。

第二层间绝缘层ILD2可以由相对于绝缘层IL具有蚀刻选择性的绝缘材料形成。第二层间绝缘层ILD2可以包括氧化硅层、氮化硅层、氮氧化硅层等中的至少一种。例如，第二层间绝缘层ILD2可以由氮化硅层形成。

填充沟槽TR的第二层间绝缘层ILD2可以被称为隔离绝缘层ISL。因此，第一电极结构ST1和第二电极结构ST2可以在第二方向D2上彼此间隔开，而隔离绝缘层ISL介于第一电极结构ST1与第二电极结构ST2之间。第二电极结构ST2和第三电极结构ST3可以在第二方向D2上彼此间隔开，而隔离绝缘层ISL介于第二电极结构ST2与第三电极结构ST3之间。

可以形成单元开口孔CRO1和CRO2以穿透隔离绝缘层ISL。单元开口孔CRO1和CRO2的形成可以包括在第二层间绝缘层ILD2上形成具有开口的掩模层以及使用掩模层作为蚀刻掩模各向异性地蚀刻隔离绝缘层ISL。

单元开口孔CRO1和CRO2可以包括穿透第一电极结构ST1与第二电极结构ST2之间的隔离绝缘层ISL的第一单元开口孔CRO1和穿透第二电极结构ST2与第三电极结构ST3之间的隔离绝缘层ISL的第二单元开口孔CRO2。第一单元开口孔CRO1可以在第一电极结构ST1与第二电极结构ST2之间在第一方向D1上布置。第二单元开口孔CRO2可以在第二电极结构ST2与第三电极结构ST3之间在第一方向D1上布置。

第一单元开口孔CRO1可以略微地偏离第二单元开口孔CRO2。例如，第一单元开口孔CRO1可以在第一方向D1上略微地偏离与其相邻的第二单元开口孔CRO2。当在俯视图中观察时，第一单元开口孔CRO1和第二单元开口孔CRO2可以以Z字形形式布置。

参考图9和图10A至图10C，可以对由第一单元开口孔CRO1和第二单元开口孔CRO2暴露的绝缘层IL执行湿蚀刻工艺。可以选择性地并部分地蚀刻由第一单元开口孔CRO1和第二单元开口孔CRO2暴露的绝缘层IL，以形成水平凹陷区域LRR。

绝缘层IL可以在平行于第二方向D2的方向上水平地凹陷，以形成水平凹陷区域LRR。水平凹陷区域LRR可以形成在彼此垂直相邻的电极EL之间。电极EL的侧部SDP的三个表面可以被水平凹陷区域LRR暴露。例如，电极EL的侧部SDP的底表面BTS、侧表面SIS和顶表面TPS可以通过单元开口孔CRO1或CRO2暴露。

由于水平凹陷区域LRR，第一单元开口孔CRO1和第二单元开口孔CRO2中的每一者的侧壁可以具有不平坦的轮廓。湿蚀刻工艺可以选择性地蚀刻绝缘层IL，但是可以不蚀刻隔离绝缘层ISL，如图10C所示。

参照图11和图12A至图12C，可以在第一单元开口孔CRO1和第二单元开口孔CRO2中的每一者中顺序地形成铁电层FE、沟道层SEL和隔离绝缘图案ISP。

铁电层FE可以通过诸如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺等的沉积工艺共形地形成在第一单元开口孔CRO1和第二单元开口孔CRO2中的每一者中。铁电层FE可以形成为覆盖电极EL的侧部SDP的底表面BTS、侧表面SIS和顶表面TPS。在至少一些实施例中，铁电层FE可以由具有铁电性质的Hf化合物形成。

沟道层SEL可以通过诸如ALD工艺、CVD工艺等的沉积工艺共形地形成在铁电层FE上。沟道层SEL可以包括位于电极EL的侧部SDP的底表面BTS上的第一水平延伸部HP1、位于侧表面SIS上的垂直延伸部VP和位于顶表面TPS上的第二水平延伸部HP2。沟道层SEL可以由诸如元素半导体、化合物半导体、非晶氧化物半导体和/或二维半导体材料之类的半导体材料中的至少一种形成。例如，沟道层SEL可以由非晶氧化物半导体(例如，IGZO)形成。

隔离绝缘图案ISP可以形成为填充单元开口孔CRO1和/或CRO2的空的空间。隔离绝缘图案ISP可以由氧化硅、氮化硅或氮氧化硅中的至少一种形成。隔离绝缘图案ISP可以包括具有垂直延伸的柱形的柱部分VTP以及从柱部分VTP水平突出的多个突起PRP。突起PRP可以分别形成在水平凹陷区域LRR中。

参考图13和图14A至图14C，可以形成第一导电柱SLP和第二导电柱BLP以穿透每个单元开口孔CRO1和CRO2。隔离绝缘图案ISP可以保留在第一导电柱SLP与第二导电柱BLP之间。

第一导电柱SLP和第二导电柱BLP的形成可以包括形成穿透铁电层FE和沟道层SEL的通孔以及用导电材料填充通孔。如图13所示，沟道层SEL和铁电层FE可以通过第一导电柱SLP和第二导电柱BLP被节点划分成第一单元串CSTR1和第二单元串CSTR2。

第一电极结构ST1与第二电极结构ST2之间的第一导电柱SLP、第二导电柱BLP以及第一导电柱SLP与第二导电柱BLP之间的隔离绝缘图案ISP可以构成第一贯通结构TRS1。第一电极结构ST1与第二电极结构ST2之间的第一贯通结构TRS1可以在第一方向D1上布置。彼此相邻的第一贯通结构TRS1可以彼此间隔开，而隔离绝缘层ISL介于它们之间。

第二电极结构ST2与第三电极结构ST3之间的第一导电柱SLP、第二导电柱BLP以及第一导电柱SLP与第二导电柱BLP之间的隔离绝缘图案ISP可以构成第二贯通结构TRS2。第二电极结构ST2与第三电极结构ST3之间的第二贯通结构TRS2可以在第一方向D1上布置。彼此相邻的第二贯通结构TRS2可以彼此间隔开，而隔离绝缘层ISL介于它们之间。

再次参照图2和图3A至图3C，可以在第二层间绝缘层ILD2上设置第三层间绝缘层ILD3。可以在第三层间绝缘层ILD3的上部形成在第二方向D2上延伸的多条互连线。多条互连线可以包括第一位线BL1和第二位线BL2以及第一源极线SL1和第二源极线SL2。可以形成将第一源极线SL1和位线BL1与第一贯通结构TRS1电连接的接触CNT。可以形成将第二源极线SL2和位线BL2与第二贯通结构TRS2电连接的接触CNT。

图15是沿着图2的线A-A'截取的截面图，以示出根据本发明构思的一些实施例的3D半导体存储器件。在本实施例中，为了便于说明，将省略与上面参照图2、图3A至图3C和图4提及的技术特征相同的技术特征的描述，并且将主要描述本实施例与图2、图3A至图3C和图4的实施例之间的差异。

参考图2和图15，栅极绝缘层GI可以进一步设置在沟道层SEL与铁电层FE之间。根据本实施例的存储单元晶体管可以包括位于沟道(例如，沟道层SEL)与栅极(例如，电极EL)之间的栅极绝缘层GI和铁电层FE。在一些实施例中，铁电层FE的介电常数可以大于栅极绝缘层GI的介电常数。铁电层FE的厚度可以大于栅极绝缘层GI的厚度。

例如，栅极绝缘层GI可以包括氧化硅层、氮氧化硅层、介电常数高于氧化硅层的介电常数的高k电介质层、它们的组合等。高k电介质层可以包括介电常数大于氧化硅的介电常数的金属氧化物或金属氮氧化物。栅极绝缘层GI的厚度可以小于铁电层FE和沟道层SEL的厚度。例如，栅极绝缘层GI的厚度可以在0.5nm至5nm的范围内。

图16、图17和图18是示出根据本发明构思的一些实施例的3D半导体存储器件的截面图。

参考图16，外围电路层PER可以设置在衬底SUB上(或中)。外围电路层PER可以设置在衬底SUB与第一层间绝缘层ILD1之间。换言之，外围电路层PER可以设置在包括电极结构ST1至ST3的存储单元阵列下方。根据本实施例的3D半导体存储器件可以具有周边单元(COP)结构。

外围电路层PER可以包括位于衬底SUB上的多个外围晶体管PTR和外围互连线33。外围晶体管PTR和外围互连线33可以被层间绝缘层50覆盖。外围互连线33可以设置在外围晶体管PTR上，并且可以通过接触31与外围晶体管PTR连接。

在一些实施例中，外围电路层PER可以包括与存储单元MEC1至MEC3电连接的感测放大器、行译码器和/或子字线驱动器。

参考图17，外围电路层PER和上衬底USUB可以设置在包括电极结构ST1至ST3的存储单元阵列上。外围电路层PER可以与上面参照图16描述的外围电路层PER基本上相同。根据本实施例的3D半导体存储器件可以具有芯片到芯片(C2C)结构。

外围电路层PER可以设置为面向衬底SUB。即，上衬底USUB可以位于最高位置处，以暴露于外部。上互连线UIL和下接合金属LBM可以设置在存储单元阵列的最上部。下接合金属LBM可以分别设置在上互连线UIL上。上互连线UIL可以在第一位线BL1和第一源极线SL1以及第二位线BL2和第二源极线SL2上方设置在最上面的金属层中。

上接合金属UBM可以在外围电路层PER的最下部。每个上接合金属UBM可以与相应的外围互连线33连接。每个下接合金属LBM可以通过金属接合方法与相应的上接合金属UBM连接。例如，金属接合方法可以是Cu-Cu接合方法。因为下接合金属LBM与上接合金属UBM连接，所以存储单元MEC1至MEC3可以与外围电路层PER连接。

参考图18，外围电路层PER可以设置在衬底SUB的外围区域上。外围电路层PER可以设置在包括电极结构ST1至ST3的存储单元阵列的一侧。外围电路层PER可以与上面参照图16描述的外围电路层PER基本上相同。

第一位线BL1和第一源极线SL1以及第二位线BL2和第二源极线SL2可以从存储单元阵列延伸到外围电路层PER上。外围电路层PER的外围互连线33可以通过贯通通路TV与线BL1、SL1、BL2和SL2电连接。

本发明构思的3D半导体存储器件可以具有其中沟道层三维地围绕电极的侧部的三维薄膜晶体管结构。因此，可以改善存储单元晶体管的导通电流性质。

在本发明构思的3D半导体存储器件中，水平字线可以具有线宽不变的线形，并且可以连接单元串。因此，可以降低水平字线的电阻，以改善3D半导体存储器件的电特性。

虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。