时间数字转换器、数字读出电路以及电子装置

技术领域

本公开的实施例涉及一种时间数字转换器、数字读出电路以及电子装置。

背景技术

基于神经网络的人工智能的兴起，使基于忆阻器的存算一体架构获得了广泛的关注，其通过使用大规模交叉阵列实现存储权重和直接计算的结合，在高算力、高能效上具有很大的优势。

发明内容

本公开的一些实施例提供一种时间数字转换器，所述时间数字转换器包括：第一量化单元，被配置为对输入的延时信号进行第一量化以得到第一量化结果以及时间残差信号；第二量化单元，被配置为对所述时间残差信号进行第二量化以得到第二量化结果；输出单元，被配置为根据所述第一量化结果以及所述第二量化结果得到所述延时信号对应的目标量化结果，其中，所述第一量化对应于所述目标量化结果的高位部分，所述第二量化对应于所述目标量化结果除所述高位部分之外的低位部分。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述第一量化单元还被配置为使用第一时钟计数信号对输入的所述延时信号进行计数从而进行所述第一量化。

例如，在本公开一些实施例提供的一种时间数字转换器还包括：第一计数器，被配置为提供所述第一时钟计数信号。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述延时信号基于第一时间脉冲以及第二时间脉冲获取，其中，所述第二时间脉冲相对于所述第一时间脉冲波形具有延迟；所述第一量化单元包括：计数量化子单元，被配置为根据所述第一时间脉冲、所述第二时间脉冲以及基于所述第一时钟计数信号进行计数以得到所述第一量化结果；残差产生子单元，被配置为基于所述延迟脉冲以及所述计数值获取所述延迟脉冲没有被包括在所述第一量化中的未量化部分，将所述未量化部分作为所述时间残差信号输出。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述延时信号为基于所述第一时间脉冲以及所述第二时间脉冲获取的延迟脉冲信号，所述计数量化子单元包括：计数值获取单元，被配置为由所述延迟脉冲信号内所述第一时钟计数信号的第一个上升沿获取第一计数值，对应地由所述延迟脉冲信号后所述第一时钟计数信号的第一个上升沿获取第二计数值；第一减法器，被配置为使用所述第一计数值和所述第二计数值得到所述第一量化结果。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述第二量化单元包括：采样保持子单元，被配置为对所述时间残差信号进行采样以获得待量化残差信号；量化子单元，被配置为对所述待量化残差信号进行量化以得到所述第二量化结果。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述采样保持子单元包括：至少一个电容式数模转换器(CDAC)，被配置为将所述时间残差信号转化以得到作为电压信号的待量化残差信号；电流镜子单元，与所述至少一个CDAC连接且被配置为根据时间残差信号控制所述至少一个CDAC进行无源积分操作以得到所述电压信号；其中，所述量化子单元包括模数转换器，所述模数转换器被配置为将所述电压信号进行转换以得到所述第二量化结果。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述至少一个CDAC包括并联在所述电流镜子单元和所述量化子单元之间的两个CDAC，所述采样保持子单元还包括分别设置在所述两个CDAC与所述电流镜子单元之间的两个开关，其中，所述两个CDAC与所述两个开关分别对应地构成能够交替工作的两个第二量化通道。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述采样保持子单元包括：至少一个时间信号放大单元，被配置为将所述时间残差信号进行放大以得到待量化残差信号；至少一个电流镜子单元，与所述时间信号放大单元连接且被配置为根据所述时间残差信号控制所述时间信号放大单元的操作；其中，所述量化子单元还被配置为使用第二时钟计数信号对所述待量化残差信号进行转换以得到第二量化结果。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述至少一个时间信号放大单元为两个时间信号放大单元；所述至少一个电流镜子单元为两个电流镜子单元，与所述两个时间信号放大单元对应地串联；所述采样保持子单元还包括分别连接在所述第一量化单元与所述两个电流镜子单元之间的两个开关，其中，所述两个开关、所述两个电流镜子单元和所述两个时间信号放大单元分别对应地构成能够交替工作的两个第二量化通道。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述量化子单元包括第二减法器，且所述第二减法器配置为对于使用所述第二时钟计数信号对所述待量化残差信号进行计数得到的第三计数值和第四计数值进行减法运算以得到所述第二量化结果。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述量化子单元包括第二计数器，所述第二计数器被配置为根据所述第二时钟计数信号进行计数以得到所述第三计数值和所述第四计数值。

例如，在本公开一些实施例提供的一种时间数字转换器中，所述至少一个电流镜子单元被配置为提供第一检测用电流以用于第一充放电操作以及第二检测用电流以用于第二充放电操作；所述时间信号放大单元包括：工作电容，与所述电流镜子单元电连接，以进行所述第一充放电操作或所述第二充放电操作；比较子单元，与所述工作电容以及参考电压电连接，被配置为将所述工作电容中被检测极板的电压与所述参考电压进行比较；控制子单元，被配置为控制电流镜子单元操作，通过所述比较子单元，在所述时间残差信号确定的第一时间段内使得所述第一充放电操作以所述第一检测用电流对所述工作电容中所述被检测极板从所述参考电压充电至第一电压，在第二时间段内使得所述第二充放电操作以所述第二检测用电流对所述工作电容中所述被检测极板从第一电压放电至所述参考电压，以及使用所述第二时间段与所述第一时间段之间的比值获得所述待量化残差信号。

本公开一些实施例还提供一种数字读出电路，所述数字读出电路包括多个上述任一实施例所述的时间数字转换器。

本公开一些实施例还提供一种电子装置，所述电子装置包括延时计算阵列；如上述任一实施例所述数字读出电路，其中，所述延时计算阵列包括多个输出端口，与所述多个时间数字转换器分别对应连接。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1A为一种示例性延时缓冲单元的结构示意图；

图1B为另一种示例性延时缓冲单元的结构示意图；

图2为一种示例性的延时计算阵列的结构示意图；

图3为一种示例性计算装置的结构示意图；

图4A为本公开至少一实施例提供的一种时间数字转换器的结构示意图；

图4B为本公开至少一实施例提供的第一量化单元的结构示意图；

图4C为本公开至少一实施例提供的第二量化单元的结构示意图；

图5为本公开至少一实施例提供的又一种时间数字转换器的结构示意图；

图6为是本公开至少一实施例提供的如图5所示的时间数字转换器工作的时序图；

图7为本公开至少一实施例提供的又一种时间数字转换器的结构示意图；

图8为本公开至少一实施例提供的如图7所示的时间数字转换器工作的时序图；

图9为本公开至少一实施例提供的如图7所示时间数字转换器的第二量化单元进行时间放大以及计数的过程示意图；以及

图10为本公开至少一实施例提供的一种数字读出电路的结构示意图。

具体实施方式

为使本领域技术人员更好地理解本公开的技术方案，下面将结合附图对本公开实施例作进一步地详细描述，此处描述的具体实施例和附图仅仅用于解释本公开，而非对公开实施例的限定，在不冲突的情况下，本公开的各实施例及实施例中的各特征可相互组合。

为便于描述，本公开实施例的附图中仅示出了与本公开实施例相关的部分，而与本公开实施例无关的部分未在附图中示出。本公开的实施例中所涉及的每个单元、模块可仅对应一个实体结构，也可由多个实体结构组成，或者，多个单元、模块也可集成为一个实体结构。在不冲突的情况下，本公开实施例的流程图和框图中所标注的功能、步骤可按照不同于附图中所标注的顺序发生。

本公开实施例的流程图和框图中，示出了按照本公开各实施例的系统、装置、设备、方法的可能实现的体系架构、功能和操作。流程图或框图中的每个方框可代表一个单元、模块、程序段、代码，其包含用于实现规定的功能的可执行指令。而且，框图和流程图中的每个方框或方框的组合，可用实现规定的功能的基于硬件的系统实现，也可用硬件与计算机指令的组合来实现。

为了保持本公开实施例的以下说明清楚且简明，可省略已知功能和已知部(元)件的详细说明。当本公开实施例的任一部(元)件在一个以上的附图中出现时，该部(元)件在每个附图中由相同或类似的参考标号表示。

忆阻器是一种新型信息处理器件，具有存算融合的功能，可在存储的数据上原位实现计算操作，从而消除数据搬移的巨大开销。此外，忆阻器可以直接在模拟域上做运算(例如，忆阻器可以基于欧姆定律完成乘法运算，基于基尔霍夫电流定律完成加法运算)，从而一步实现矩阵向量乘法运算，且运算过程中无需数模转换的开销。近些年来，基于忆阻器的存算一体取得了重大进展。然而，由于终端设备的供电支持是有限的，所以要求基于忆阻器的存算一体装置不仅要具有更高精度的计算，还要具有更低的能耗和更高的能效。为此，忆阻器存算一体设计在阵列结构和外围电路设计等方面做了诸多改进。

一种改进方案是时间域量化方法，将输出结果转至时间域来增大输出范围，从而更简单高效地区分不同输出状态等，但是，时间域量化的输出存在非线性问题。

由此，提供了一种包括忆阻器的延时缓冲单元以及由该延时缓冲单元构成的延时计算阵列，并且使用该延时计算阵列可以实现存算一体的矩阵计算。在操作该延时缓冲单元时，可以根据是否使用忆阻器来改变延时缓冲单元的传输延时，还可以通过控制忆阻器的电阻值变化来改变延时缓冲单元的传输延时，从而实现对延时缓冲单元的动态调控，能够根据实际需求灵活高效地调控延迟的大小。

图1A示出了一种示例性延时缓冲单元的结构示意图；图1B示出了另一种示例性延时缓冲单元的结构示意图。下面结合图1A和图1B对延时缓冲单元的电路结构进行详细说明。

如图1A和图1B所示，该延时缓冲单元10包括第一级反相器P1、第二级反相器P2和延时调节子单元11。

例如，第一级反相器P1的输入端作为该延时缓冲单元10的输入端INT。从第一级反相器P1的输入端可以接收延时缓冲单元的输入信号，该输入信号例如可以是上升沿触发信号(如图1A所示)或下降沿触发信号(如图1B所示)。例如，第一级反相器P1包括两个晶体管T1和T2，T1例如为NMOS管，晶体管T2例如为PMOS管，晶体管T1和T2的栅端可以作为输入端，也即作为延时缓冲单元10的输入端INT以接收输入信号。例如，当输入信号为高电平时，晶体管T1打开，晶体管T2关闭，当输入信号为低电平时，晶体管T1关闭，晶体管T2打开。晶体管T1和T2的漏端彼此电连接并作为第一级反相器P1的输出端，晶体管T1或T2的源端可以连接接地端或电源端，也可以作为第一级反相器P1的第一端。

例如，第二级反相器P2的输入端与第一级反相器P1的输出端连接，并且第二级反相器P2的输出端作为延时缓冲单元10的输出端OUT。第二级反相器P2的电路结构与第一级反相器P1的结构相似，此处不再赘述。需要说明的是，第一级反相器P1和第二级反相器P2的电路结构还可以实现为其他结构。

例如，从第二级反相器P2的输出端可以输出延时缓冲单元10的输出信号，该输出信号对应于输入信号并相对于输入信号具有一定的延迟，该延迟由第一级反相器P1和第二级反相器P2的传输延时组成。例如，如图1A所示，当从延时缓冲单元10的输入端INT接收的输入信号为上升沿触发信号时，从延时缓冲单元10的输出端OUT输出的输出信号相对于上升沿触发信号(在图1A中的输出端OUT处分别用灰色线条和黑色线条表示上升沿触发信号和输出信号)具有一定的延迟t。例如，如图1B所示，当从延时缓冲单元10的输入端INT接收的输入信号为下降沿触发信号时，从延时缓冲单元10的输出端OUT输出的输出信号相对于下降沿触发信号(在图1B中的输出端OUT处分别用灰色线条和黑色线条表示下降沿触发信号和输出信号)具有一定的延迟t。

例如，延时调节子单元11连接在第一级反相器P1的第一端和第一操作电压端1之间，并且延时调节子单元11包括忆阻器(这里以阻变存储器(RRAM)为例)，该延时调节子单元11配置为根据第一控制信号控制使用忆阻器RRAM调节第一级反相器P1的传输延时。例如，第一控制信号由第一控制端NWL提供，并用于控制延时调节子单元11是否使用忆阻器RRAM调节第一级反相器P1的传输延时，进而调节延时缓冲单元10的输出信号与输入信号之间的延时差(延迟t)。

例如，延时调节子单元11还包括控制开关，控制开关可以是N型晶体管或P型晶体管，本公开对此不作限制。控制开关(这里以N型晶体管(NM1)为例)包括第一极、第二极和控制极，控制开关NM1的第一极、第二极和控制极例如分别可以是N型晶体管的源极、漏极和栅极。该控制开关NM1的控制极与第一控制端NWL连接，控制开关NM1从第一控制端NWL接收第一控制信号，并根据第一控制信号将控制开关NM1的第一极和第二极导通或截止。例如，控制开关NM1的第一极与第一级反相器P1的第一端电连接，控制开关NM1的第二极与第一操作电压端1电连接，当控制开关NM1打开时，第一级反相器P1与第一操作电压端1连接，当控制开关NM1关闭时，第一级反相器P1与第一操作电压端1断开连接。控制开关NM1可以是N型晶体管(如图1A所示)，也可以是P型晶体管。

例如，延时调节子单元11中的忆阻器RRAM包括第一端和第二端，忆阻器RRAM的第一端与控制开关NM1的第一极和第一级反相器P1的第一端电连接。在例如，忆阻器RRAM的第二端与控制开关NM1的第二极可以连接到相同的操作电压端或不同的操作电压端。这里，忆阻器RRAM的第二端与控制开关NM1的第二极连接到相同的操作电压端表示两者从同一个(或不同的)操作电压端获得的电压信号是相同的，忆阻器RRAM的第二端与控制开关NM1的第二极连接到不同的操作电压端表示两者分别从不同的操作电压端获得的电压信号是不同的。

例如，在一个示例中，忆阻器RRAM的第二端与第一操作电压端1电连接(如图1B所示)，也即，忆阻器RRAM的第二端与控制开关NM1的第二极一同连接到第一操作电压端上，第一操作电压端1例如可以是电源端(如图1B所示)或接地端。例如，在另一个示例中，如图1A所示，忆阻器RRAM的第二端与第二操作电压端2电连接，控制开关NM1的第二极与第一操作电压端1电连接，第一操作电压端1和第二操作电压端2提供的电压信号不同。例如，在又一个示例中，忆阻器RRAM的第二端与第一操作电压端1电连接，控制开关NM1的第二极与第二操作电压端2电连接，第一操作电压端1和第二操作电压端2不同。

例如，延时调节子单元11与第一级反相器P1的第一端连接，例如与第一级反相器P1的源端连接。例如，如图1A所示，延时调节子单元11连接在第一级反相器P1中的NMOS管T1与第一操作电压端1之间。例如，在图1A所示的延时调节子单元11中，控制开关NM1的第一极(例如漏极)与第一级反相器P1中的NMOS管T1的源端连接，忆阻器RRAM的第一端与第一级反相器P1中的NMOS管T1的源端连接。例如，如图1B所示，延时调节子单元11连接在第一级反相器P1中的PMOS管T2与第一操作电压端1之间。例如，在如图1B所示的延时调节子单元11中，控制开关NM1的第一极(例如源极)与第一级反相器P1中的PMOS管T2的源端连接，忆阻器RRAM的第一端与第一级反相器P1中的PMOS管T2的源端连接。

图2为一种示例性延时计算阵列的结构示意图；如图2所示，该延时计算阵列100包括2M行N列(图中仅示出了4行2列作为示例)的延时缓冲单元10。

例如，每行中的N个延时缓冲单元10彼此串联以形成一行延时链20，每相邻两行延时链20构成一个延时处理组合30。每个延时处理组合30中同一列上的两个延时缓冲单元10的延迟之差可以对应一个有符号的权重元素，例如，通过配置两个延时缓冲单元10中的忆阻器的电阻值，可以使得两个延时缓冲单元10的延迟之差表示一个正值、负值或零值的权重元素。也即，每个延时处理组合30中同一列上的两个延时缓冲单元10可以作为一个差分单元，每个差分单元的延迟可以用于表示一个正值、负值或零值的权重元素。

例如，每个延时处理组合30中的两行延时链20接收同一个输入信号，例如，分别通过两行延时链20中的第一个延时缓冲单元10的输入端接收输入信号。输入信号可以用于控制延时计算阵列100的操作模式。例如，输入信号可以控制延时计算阵列100处于第一操作模式还是第二操作模式。当输入信号保持常低电平(或常高电平)时，延时计算阵列100处于第一操作模式；当输入信号为上升沿触发信号(或下降沿触发信号)时，延时计算阵列100处于第二操作模式。

在第一操作模式下，输入信号例如为低电平，此时可以对忆阻器RRAM执行进行置位操作、复位操作等。在第二操作模式下，输入信号输入边沿信号，此时可以对延时计算阵列100执行计算操作或校准读取操作，例如，从延时链的输出端获取延时计算结果或者延时读取结果。

例如，每个延时处理组合30中的两行延时链20的输出端分别输出两行的多个延时缓冲单元10的累积延迟。例如，如图2所示，第一个延时处理组合30中的第一行延时链20从输出端DLP<0>输出第一行的N个延时缓冲单元10的累积延迟t_DLP<0>，第二行延时链20从输出端DLN<0>输出第二行的N个延时缓冲单元10的累积延迟t_DLN<0>。

例如，在一个示例中，当对延时计算阵列100执行的是计算操作时，延时处理组合30中的两行延时链的累积延迟之差ΔT＝t_DLP<0>-t_DLN<0>，即输出端DLP<0>以及输出端DLN<0>输出的是两个波形相同但具有ΔT延迟的时间信号。

图3为一种示例性计算装置的结构示意图。例如，图3所示的计算装置200包括延时计算阵列100和时间数字转换器(Time-to-Digital Converter，TDC)，该时间数字转换器用于将延时信号转换为数字信号，包括延时电荷转换模块40和模数转换模块50。延时计算阵列100包括多个延时处理组合30，每个延时处理组合30包括进行差分运算的两行延时链20，图3中示出了3个延时处理组合30_A、30_B和30_C作为示例。每个延时电荷转换模块(TQC)40与延时计算阵列100的一个延时处理组合30的输出端连接。例如，延时电荷转换模块TQC_A与延时处理组合30_A连接，延时电荷转换模块TQC_B与延时处理组合30_B连接，延时电荷转换模块TQC_B与延时处理组合30_B连接，从而分别将对应的延时处理组合30中的两行延时链20的输出信号的延时差量化为电压输出信号。

例如，延时电荷转换模块(TQC)40包括电流镜、电流镜控制逻辑41和电容式数模转换器(CDAC)以及相应的数字控制开关。电流镜用于提供电流源，例如输出稳定、可控的工作电流。

例如，在TQC 40工作过程中，延时电荷转换模块40采用低功耗的电流镜控制逻辑41来保证电流镜的及时启动，从而通过电流镜控制CDAC进行无源积分，进而量化延时处理组合30输出的延时差。其中，CDAC进行无源积分时，CDAC中的电容先进行采样后进行电荷分配，例如，采样时，电容底板电压复位到共模电压VCM，电荷分配时，根据比较器比较的结果，将电压较小一端的电容底板的电压切换至参考电压VRP，将将电压较大一端的电容底板的电压切换至参考电压VRN。

上述时间数字转换器TDC采用了时间-电荷转换器(TQC)和电荷-数字转换器(QDC)结合的方式。TQC利用数字逻辑控制电流镜给QDC中的CDAC中的电容进行无源积分，之后通过SAR(successive approximation register，逐次逼近)ADC(模拟数字转换器)量化得到最终结果。这种电路结构可以实现较低的功耗，但也存在可以改进的空间。首先，当芯片的失调较大时，简单的数字域的校准虽可以保证其计算结果的正确性，但却使动态范围损失增大，需额外增加失调校准电路；其次，硬件开销随着电路动态范围和比特数的增加呈指数增加，实现大规模计算的开销增大；最后，受阵列间距的限制，TDC版图走线较为困难。

图4A为本公开至少一实施例提供的一种时间数字转换器的结构示意图。

本公开的至少一个实施例提供了一种时间数字转换器300，如图4A所示，该时间数字转换器300包括第一量化单元301，第二量化单元302以及输出单元303，其中，第一量化单元301被配置为对输入的延时信号进行第一量化以得到第一量化结果以及时间残差信号；第二量化单元302，被配置为对时间残差信号进行第二量化以得到第二量化结果；输出单元303，被配置为根据第一量化结果以及第二量化结果得到延时信号对应的目标量化结果，其中，上述第一量化对应于目标量化结果的高位部分，上述第二量化对应于目标量化结果除高位部分之外的低位部分。对此实施例的一个示例可以参考下面将描述的图10。

在本公开上述实施例中，目标量化结果的高位部分和低位部分分别通过进行两种量化得到，这能够减少TDC随着电路动态范围的增加所需的额外硬件开销。

所得到的目标量化结果以数字化的方式存储，第一量化得到对应于目标量化结果的高位部分，例如M位，第二量化得到对应于目标量化结果除高位部分之外的低位部分，例如N位，由此目标量化结果共有M+N位。例如，在工作过程中，第一量化得到的高位部分存储在第一寄存器中，第二量化得到的低位部分与高位部分相加得到目标量化结果，然后也存入第一寄存器中，或者存入其他寄存器中。这些寄存器例如设置在输出单元303之中。

例如，第一量化单元301还被配置为使用第一时钟计数信号对输入的延时信号进行计数从而进行第一量化。例如，本公开至少一实施例的时间数字转换器还包括第一计数器，该第一计数器被配置为提供上述第一时钟计数信号。

在本公开的上述实施例中，第一量化单元301使用计数器进行粗计数，因此可以具有较大的动态范围，可以直接在数字域进行全电路的失调校准，既保证了计算结果的正确性，又不会压缩量化的动态范围。若需增大其动态范围，只需增大第一时钟计数器的位数以及增加寄存器数量即可，装置的硬件开销随着量化范围的增加较小。

在至少一个示例中，如果电路存在不匹配而导致的偏离，其对动态范围的压缩几乎没有影响，通过数字域校准即可。例如，输出单元303还可以具有数字校准的功能。

下面根据一些具体实施例对本公开中的第一量化单元以及第二量化单元的示例进行说明。

图4B为本公开至少一实施例提供的第一量化单元的结构示意图。

在如图4B所示的示例中，第一量化单元301包括计数量化子单元3011以及残差产生子单元Tres_ge，其中，计数量化子单元3011被配置为根据第一时间脉冲、第二时间脉冲以及基于第一时钟计数信号进行计数以得到第一量化结果；残差产生子单元Tres_ge被配置为基于延迟脉冲以及计数值获取延迟脉冲没有被包括在第一量化中的未量化部分，将未量化部分作为时间残差信号输出。

该实施例的时间数字转换器的输入信号是延时信号P，其中，延时信号P基于第一时间脉冲以及第二时间脉冲获取，其中，第二时间脉冲相对于第一时间脉冲波形具有延迟。例如，第一时间脉冲以及第二时间脉冲可以分别是如图2所示延时处理组合30在输入信号相同的情况下输出端DLP<0>的输出信号以及输出端DLN<0>的输出信号，或者是其他任意两个波形相同但具有一定延迟的时间信号，例如，差分行的两个输出脉冲pulse_T、pulse_B上升沿之差即可得到TDC的输入脉冲pulse。

如图4B所示，第一时间脉冲、第二时间脉冲以及第一时钟计数信号被输入到第一量化单元301进行计数以得到第一量化结果。

例如，第一时钟计数信号是一个周期性的时间脉冲信号，通过该计数信号所经过周期数再乘以每个周期长度(时间)就可以实现计时。例如，残差产生子单元Tres_ge可以通过DFF(D type flip-flop，D类型触发器)实现，即输入为脉冲信号，所采用的时钟为第一计数器的时钟，DFF输出得到一个延迟的脉冲信号，再将该延迟的脉冲信号与输入信号进行异或操作，从而产生时间残差信号。

例如，延时信号P为基于第一时间脉冲以及第二时间脉冲获取的延迟脉冲信号。进一步如图4B所示，在至少一个示例中，计数量化子单元3011包括计数值获取单元3012以及第一减法器SUB，其中，计数值获取单元3012被配置为由延迟脉冲信号内第一时钟计数信号的第一个上升沿(或为第一个下降沿)获取第一计数值，对应地由延迟脉冲信号后第一时钟计数信号的第一个上升沿(或对应地为第一个下降沿)获取第二计数值；第一减法器SUB被配置为使用第一计数值和第二计数值得到第一量化结果。

例如，计数量化子单元3011还包括第一计数器C，第一时钟计数信号用于驱动第一计数器C，也即第一计数器C使用第一时钟计数信号这一时钟脉冲信号进行计数。本公开的实施例对于第一计数器C的具体实现形式没有限定。例如，第一计数器C是一个全局计数器，可以被多个计数量化子单元所共享。

在上述过程中，对于第一时间脉冲以及第二时间脉冲使用第一计数器C进行计数，第一数值为第一计数器C在第一时间脉冲的第一个上升沿之后的第一个上升沿对应的第一个数字码，第二计数值为第一计数器C在第二时间脉冲的第一个上升沿之后的第一个上升沿对应的第二个数字码；第一数值也可以是延时信号P持续时间内的第一时钟计数信号的第一个上升沿对应在第一计数器C中的数字码，第二数值也可以是延时信号P持续时间结束后的第一时钟计数信号的第一个上升沿对应在第一计数器C中的数字码，将这两个数字码输入至减法器SUB，由第二数值减去第一数值即为第一量化(粗量化)的结果。

在本公开的至少一实施例中，第一计数器C在不使用时可以休眠，第一计数器C的寄存器可以采用设置-重置锁存器(Set-Reset Latch)结构以减少功耗，并在第一时钟计数信号的下降沿读取第一计数器C输出的数字码以提高结果的正确性。

在本公开实施例中，受限于第一时钟计数信号的精度，延时信号P内的第一时钟计数信号的第一个上升沿通常并不会与延时信号P的上升沿重合，延时信号P外的第一时钟计数信号的第一个上升沿通常也不会与延时信号P的下降沿重合，因此产生了第一量化单元无法量化的残差部分，这些残差部分由第二量化单元进行量化。

图4C为本公开至少一实施例提供的第二量化单元的结构示意图。

在如图4C所示的示例中，第二量化单元302包括采样保持子单元3021以及量化子单元3022。采样保持子单元3021被配置为对时间残差信号进行采样以获得待量化残差信号；量化子单元3022被配置为对待量化残差信号进行量化以得到第二量化结果。

在本公开中，下面将示例性地介绍两种方式实现第二量化单元的方式，但是本公开的实施例不限于这两种方式。

例如，在本公开至少一实施例的第二量化单元的一个示例中，上述采样保持子单元3021包括至少一个CDAC以及电流镜子单元，其中，CDAC被配置为将时间残差信号转化以得到作为电压信号的待量化残差信号；电流镜子单元与CDAC连接且被配置为根据时间残差信号控制CDAC进行无源积分操作以得到电压信号。量化子单元3021包括模数转换器(ADC)，该模数转换器被配置为将电压信号进行转换以得到第二量化结果。

例如，上述至少一个CDAC包括并联在电流镜子单元和量化子单元之间的两个CDAC，采样保持子单元还包括分别设置在两个CDAC与电流镜子单元之间的两个开关，其中，两个CDAC与两个开关分别对应地构成能够交替工作的两个第二量化通道。

图5为本公开至少一实施例提供的一种时间数字转换器的结构示意图；图6为是如图5所示的时间数字转换器工作的时序图。

下面结合图5和图6对本公开实施例中的第二量化单元的第一种示例性实现方式进行说明。

在图5中，示例性地示出了第一量化单元包括的第一计数器C、第一减法器SUB以及残差产生子单元Tres_ge。

如图5以及图6所示，在图中“keep”表示周期信号，例如可以为图2所示延时计算阵列中延时链接收的输入信号，pulse_T为第一时间脉冲，pulse_B为第二时间脉冲，p表示图5中的延时信号P且由第一时间脉冲和第二时间脉冲相差得到，clk表示时钟信号且驱动第一计数器C的第一时钟计数信号；Vx表示进行无源积分得到的积分电压信号。

如图6所示，比较第一时钟计数信号clk和时钟延时信号P，在第一时钟计数信号clk与延时信号P重叠的第一个上升沿(左侧的向上箭头)得到第一计数值，在第一时钟计数信号clk与延时信号P之后的第一个上升沿(左侧的向上箭头)得到第二计数值，由第一计数值和第二计数值得到粗量化的结果，这两个计数值例如存入寄存器(例如全局寄存器，图中未示出)。因此，减法器SUB的两个输入分别为第一计数值和第二计数值，对应于延时信号P的上升沿和下降沿。

在第一量化操作的粗量化后，通过一定的数字逻辑，即残差产生子单元Tres_ge，得到延时信号P中没有被量化的脉冲pulse_A和信号外多余被量化的脉冲pulse_B。

如图6所示，脉冲pulse_A的上升沿与时钟延时信号P的上升沿对齐，而脉冲pulse_A的下降沿与左侧的向上箭头对齐；脉冲pulse_B的上升沿与时钟延时信号P的下降沿对齐，而脉冲pulse_B的下降沿与右侧的向上箭头对齐。

图5示出了m行第一量化单元与第二量化单元(图中仅画出3行作为示例)。对于每行，第二量化单元包括时间电荷转换器(TQC)(图中包括TQC_A、TQC_B、TQC_C作为示例)、至少一组差分CDAC以及模数转换器(ADC)。TQC包括电流镜(例如用于实现电流源/电流沉)以及用于它们的控制开关SP/SN。例如，模数转换器(ADC)对于多个输出(多行)是共用的，例如该ADC为一个N-位(N-bit)的同步SAR ADC。

这里的示例以两组差分CDAC为例进行说明，这两组差分CDAC分别通过开关CH1以及开关CH2与TQC连接，两组差分CDAC分别通过开关CONV_1(图中表示为CONV_1_A、CONV_1_B、CONV_1_C)以及CONV_2(图中表示为CONV_2_A、CONV_2_B、CONV_2_C)与ADC连接。

对于每一行，时间残差信号送至第二量化单元后，TQC通过开关SP和SN控制电流镜对CDAC进行无源积分，从而进行采样，实现时间电荷转换。其中TQC通过拉电流/灌电流给CDAC中的电容充/放电来将时间转换为电压Vx，并且可以调节积分电流大小来调整级间增益。脉冲pulse_A和脉冲pulse_B在TQC中的积分方向相反，从而实现脉冲时间长度的减法操作(图6中表现为电压Vx的上升与下降)。

在上述示例中，例如，当计算阵列的计算结果时间长度小于第一级计数器时钟的宽度时，整个脉冲宽度均为脉冲pulse_A，且不存在脉冲pulse_B积分阶段。通过TQC采样后便开始量化，由于采样的时间较长，因此采用双通道时间交织的方式，即每一个差分行的输出对应两组差分CDAC，在其中一组CDAC采样时另一组进行量化，从而可以提高吞吐率。

例如，在第二量化的过程中，通过每次比较器比较的结果决定电容底板从共模电压VCM切换至参考电压VRP或者参考电压VRN。

例如，脉冲pulse_A和脉冲pulse_B分别接至电流镜中的控制开关SP/SN，以分别控制控制开关SP/SN的开启时间。脉冲pulse_A和脉冲pulse_B的脉宽决定了在CDAC上积分的时间。

首先，将第一通道(开关CH1所在通道)处于采样状态(CH1＝1，CH2＝0)，第一通道的电容顶板通过电流积分，底板接到VCM，TQC处于全并行的状态；在完成了TQC量化过程后，电容上的积分电压由ADC量化，从而得到细量化数字输出(即第二量化结果)。第一通道的积分电压通过ADC在多个差分行间依次量化。

然后，在第一通道所采用的积分电压被ADC量化的同时，将第二通道(开关CH2所在通道)处于采样状态(CH1＝0，CH2＝1)，第二通道的电容顶板通过电流积分，底板接到共模电压VCM，TQC处于全并行的状态；在完成了TQC量化过程后，电容上的积分电压由ADC量化，从而得到细量化数字输出(即第二量化结果)。如此交替进行采样过程和量化过程，从而提高系统的吞吐率。

例如，如上所述，多行对应TQC可以交替共享一个SAR ADC串行量化，以减少面积开销。

本公开至少一实施例的上述示例可通过无源积分的时间电荷转换器和低功耗的ADC(例如SAR ADC)结合起来的时间数据转换器进行细量化，流水结构提高吞吐率，相比于不进行粗量化直接对延时信号进行无源积分的时间电荷转换，本公开的该实施例可以使用更多比特的CDAC，多比特的CDAC也更便于在有限的版图空间进行连线，从而减少寄生电容，提升算力与能效。例如，在至少一个示例中，在粗计数的同时第二级通过数字逻辑控制全差分双通道的TQC进行残差的放大与采样，并通过调节电流大小实现不同的级间增益，多个TQC并行采样后再通过SAR ADC串行进行低位段的量化。

例如，在本公开至少一实施例的第二量化单元的另一个示例中，采样保持子单元3021包括至少一个时间信号放大单元以及至少一个电流镜子单元，其中该时间信号放大单元被配置为将时间残差信号进行放大以得到待量化残差信号；电流镜子单元与时间信号放大单元连接且被配置为根据时间残差信号控制时间信号放大单元的操作。在该示例中，量化子单元3022还被配置为使用第二时钟计数信号对待量化残差信号进行转换以得到第二量化结果。

例如，至少一个时间信号放大单元为两个时间信号放大单元；至少一个电流镜子单元为两个电流镜子单元，与两个时间信号放大单元对应地串联；采样保持子单元还包括分别连接在第一量化单元与两个电流镜子单元之间的两个开关，其中，两个开关、两个电流镜子单元和两个时间信号放大单元分别对应地构成能够交替工作的两个第二量化通道。

例如，至少一个电流镜子单元被配置为提供第一检测用电流以用于第一充放电操作以及第二检测用电流以用于第二充放电操作。时间信号放大单元包括工作电容、比较子单元以及控制子单元。

工作电容与电流镜子单元电连接，以进行所述第一充放电操作或所述第二充放电操作。比较子单元与工作电容以及参考电压电连接，被配置为将工作电容中被检测极板的电压与参考电压进行比较；控制子单元被配置为控制电流镜子单元操作，通过比较子单元，在时间残差信号确定的第一时间段内使得第一充放电操作以第一检测用电流对工作电容中被检测极板从参考电压充电至第一电压，在第二时间段内使得第二充放电操作以第二检测用电流对工作电容中被检测极板从第一电压放电至参考电压，以及使用第二时间段与第一时间段之间的比值获得待量化残差信号。

例如，量化子单元3022包括第二减法器SUB_2，且第二减法器SUB_2配置为对于使用所述第二时钟计数信号对所述待量化残差信号进行计数得到的第三计数值和第四计数值进行减法运算以得到所述第二量化结果。例如，量化子单元包括第二计数器，第二计数器被配置为根据第二时钟计数信号进行计数以得到第三计数值和第四计数值。即该第二计数器由第二时钟计数信号驱动以进行计数。例如，该量化子单元3022还可以包括计数值获取单元，获取对应于所述待量化残差信号第一边沿(例如上升沿)和第二边沿(例如下降沿)对应的第三计数值和第四计数值。

例如，在至少一个示例中，前述第一量化单元所使用的第一时钟计数信号和第二量化单元所使用的第二时钟计数信号为同一个时钟计数信号。进一步地，在至少一个示例中，前述第一量化单元所使用的第一计数器和第二量化单元所使用的第二计数器是同一个计数器，例如为全局计数器，由此提供计时信号。

图7为本公开至少一实施例提供的一种时间数字转换器结构示意图，图8是如图7所示的时间数字转换器工作的时序图。

在图7中，同样示例性地示出了第一量化单元包括的第一计数器C、第一减法器SUB以及残差产生子单元Tres_ge。

下面结合图7和图8对本公开实施例中的第二量化单元的第二种实现方式进行说明。

在图7和图8中，keep、pulse_T、pulse_B、p、clk、pulseA、pulseB等的含义以及如何实现第一量化的操作与图5和图6相同，为了简洁起见，不再重复。

此外，图8中，CH1、CH2分别表示开关CH1以及开关CH2的状态，例如CH1＝1(CH2＝1)表示开关CH1(CH2)闭合，CH1＝0(CH2＝0)表示开关CH1(CH2)断开；CONV_1、CONV_2分别表示开关CONV_1以及CONV_2的状态，例如CONV_1＝1(CONV_2＝1)表示开关CONV_1(CONV_2)闭合，CONV_1＝0(CONV_2＝0)表示开关CONV_1(CONV_2)断开；Vx1以及Vx2分别表示对应量化通道中操作电容的积分电压信号，OUT_comp为比较器输出的结果。

图7示出了m行第一量化单元与第二量化单元(图中仅画出3行作为示例)。对于每行，两个电流镜子单元分别通过开关CH1以及开关CH2与第一量化单元连接，两个时间信号放大单元与两个电流镜子单元对应连接。

如图7所示，每个时间信号放大单元包括工作电容以及比较器(图中为多个第二量化单元共用一个比较器)，一个时间信号放大单元的工作电容通过开关CONV_1(图中表示为CONV_1_A、CONV_1_B、CONV_1_C作为示例)与比较器连接，以及另一个时间信号放大单元的工作电容通过开关CONV_2(图中表示为CONV_2_A、CONV_2_B、CONV_2_C作为示例)与作为比较单元的比较器连接。

在图示的示例中，上述比较器为多行共用，比较器的同相(+)输入端用于接收输入电压，该比较器的反相(-)输入端用于接收共模电压(VCM)作为比较器使用的参考电压，比较器的输出端与第二减法器SUB_2连接。第二减法器SUB_2由比较器的输出控制并通过计数器来实现第二量化。在另一个示例中，也可以采用其他固定的电压(例如接地电压)作为输入到比较器的反相(-)输入端的参考电压。

如图8所示，在输入信号(keep)的第一个周期中，进行粗量化(第一量化)。在粗量化后，在第一阶段PH1中，通过开关SP(或SN)控制电流镜通过工作电容对时间残差信号(图中脉冲pulseA以及脉冲pulseB)进行无源积分，积分电流为电流镜(例如以第一电流源的方式)提供的I1，即对工作电容进行第一充放电操作，调整工作电容中非接地的极板的电压，例如使得工作电容中非接地的极板的电压升高，例如从共模电压VCM起升高，由此将时间信号转换为电压信号(图中Vx1以及Vx2)。在该第一充放电操作中，脉冲pulseA对应的时间段对工作电容进行充电，而脉冲pulseB对应的时间段对工作电容进行放电。

如图8所示，在之后的第二阶段PH2中，电流镜通过开关SN(或SP)以及与PH1中相反的控制逻辑SN(SP)、以更小的积分电流I2对电容进行第二充放电操作，其中，如果工作电容中非接地的极板的电压高于共模电压VCM，则对工作电容进行放电，否则对工作电容进行充电，该第二充放电的时间则通过计数器对起始时间和终止时间进行计数以得到第三计数值和第四计数值，且结合第二减法器对第四计数值和第三计数值执行减法运算，从而进行第二量化。

这里电流I2由电流镜(例如以第二电流源的方式)提供，I2＝I1/x，其中x为电流放缩的比例系数，由于电流I2小于电流I1，因此比例系数x大于1，例如可以大于10。基于电荷守恒，工作电容的非接地的极板的电压从共模电压VCM被升高到某一电压，然后再从该电压降低到共模电压VCM，那么充电过程中所涉及的电荷数量与放电过程所涉及的电荷数量相当，电荷数量等于电流大小与充电或放电时间的乘积。

调整比例系数x即可调整该时间放大器的增益，放电过程中工作电容的非接地的极板的电压与VCM进行比较，当工作电容的非接地的极板的电压等于VCM时停止充放电。由于I2小于I1，电容放电的速度比充电的速度慢，因此放电花费的时间比充电更久，从而通过时间-电荷-时间的转换来进行时间放大，放大后的时间信号作为待量化残差信号。

图9为本公开至少一实施例提供的如图7所示时间数字转换器的第二量化单元进行时间放大以及计数的过程示意图。

例如，在一个示例中，如图9所示，在第一阶段PH1时，开关SP闭合，开关SN断开，电容通过电流镜提供的电流I1进行充电，工作电容的非接地的极板(图中为上极板)的电压(电容电压)从共模电压VCM提高至VCM+Vres，完成采样过程；在第二阶段PH2时，开关SP断开，开关SN闭合，工作电容通过电流镜提供的电流I2进行放电，电容电压减小至共模电压VCM。比较器将电容电压减小的过程与共模电压VCM比较，从而进行转换以得到待量化残差信号OUT_comp，将待量化残差信号OUT_comp结合例如全局计数器，通过全局计数器得到待量化残差信号OUT_comp的上升沿和下降沿对应的两个计数值，将两个计数值提供至第二减法器SUB_2相减得到放大后的第二量化结果。之后再将放大后的第二量化结果除以调整比例系数x则可以得到所需要的第二量化结果。

如图8所示，第二量化所使用的第二计数器和第一量化所使用的第一计数器是同一个计数器，因此，第二时钟计数信号和第一时钟计数信号相同，以此可以减少电路中的额外硬件开销，采用更小的版图面积。

如图8所示的示例中，比较器电路可被多个TQC对应的时间信号放大单元所共用，进一步减少电路中的额外硬件开销，采用更小的版图面积。

在该示例中，同样可以通过两个通道交替进行采样过程和量化过程，从而提高系统的吞吐率。

例如，第一通道(开关CH1所在通道)处于采样状态时，第一通道的工作电容通过电流I1积分(CH1＝1，CH2＝0)，完成采样过程，再通过电流I2积分完成放电过程以得到待量化残差信号，然后通过全局计数器对待量化残差信号进行计数并使用第二减法器得到细量化数字输出(即第二量化结果)；第一通道的积分电压在多个差分行间依次量化的同时，则第二通道(开关CH2所在通道)处于全并行采样状态。

上述第二示例的细量化方案采用了一种时间域放大技术，即时间-电荷-时间的放大，放大后的时间信号用计数器(例如全局共用的计数器)进行用于低位段的量化，而且粗量化和细量化可以采用流水线的方式执行。

与前一示例中的细量化方案相比，第二示例中的细量化方案中除了采用工作电容进行积分和放电之外，为了实现时间交织，电流镜电路也需要采用双通道的结构，即开关CH1和CH2在两个阶段交替开启以进行残差的采样和量化；而且，通过使用计数器和减法器进行量化从而省去了ADC电路，因此第二示例中的细量化方案对于动态范围的增加所需的额外硬件开销较小，功耗较低。

本公开至少一实施例提出的基于粗-细量化的TDC的量化方法可提高采样率。不使用粗计数直接进行采样量化的方案，需要的比特数更高，且硬件开销随着动态范围和比特数的增加几乎指数增加，与此相比，本公开至少一实施例由于粗量化部分为计数器，其可量化的范围与计数器的比特数呈指数关系，即动态范围的增加所需的额外硬件开销较小，并且能够减小细量化部分的版图复杂度，可降低功耗和面积，提升其算力、能效及算力密度，例如，在一个示例性的方案中，其前仿功耗可压缩至此前不使用粗计数的方案的2/3，版图面积可压缩至此前方案的1/2。本公开的至少一实施例通过两级量化结构避免全部时间信号通过低位量化转换为数字信号，降低时间数字转换的功耗。

本公开至少一实施例还提供一种数字读出电路，该数字读出电路包括多个如上述任一实施例所述的时间数字转换器。

图10为本公开至少一实施例提供的一种数字读出电路的结构示意图。

如图10所示，该数字读出电路为M+N位的基于粗-细量化的时间数字转换器读出电路的结构框图，输入信号IN_P(例如第一行为IN_1)例如可以为图6或图8中所示的pulse_T以及pulse_B，第一级STAGE1包括减法器以及残差产生模块，使用全局的同步计数器以及减法器对输入信号IN_P(例如第一行为IN_1)进行粗量化以得到M-位(M-bit)的第一量化结果，残差产生模块根据输入信号IN_P中没有被第一量化包括的部分生成残差信号；第二级STAGE2包括采样保持放大器和细量化单元，其中采样保持放大器被配置为对第一级STAGE1输出的残差信号进行采样并存储，再通过细量化单元对残差信号进行第二量化以得到N-位(N-bit)的第二量化结果，第一量化结果以及第二量化结果输出至数字校准以及输出寄存器中，由此可以对输出的结果进行校准以及存储，得到M+N位的量化结果，其中，M位的第一量化结果为所得到的量化结果的高M位，而N位的第二量化结果为所得到的量化结果的低N位。

如图10所示，减法器(粗量化)例如可以是上述任一实施例所述的第一减法器；残差产生模块例如可以是上述任一实施例所述的残差产生子单元Tres_ge，残差产生模块的输出例如可以是如图6或图8所示的脉冲pulseA以及脉冲pulseB；采样保持放大器例如可以是上述任一实施例所述的采样保持子单元，细量化单元例如可以是上述任一实施例所述的量化子单元。

此外，整个数字读出电路还包括共模电压模块、偏置产生模块、参考电压模块，其中偏置产生模块被配置为产生偏置电流，例如，为电流镜提供偏置电流，参考电压模块以及共模电压模块被配置为产生第二量化单元所用电压，例如，参考电压提供如图3所示的电压VRP以及VRN，共模电压提供如图3或图6或图8所示的电压VCM。

本公开至少一实施例还提供一种电子装置，该电子装置包括延时计算阵列以及如上述任一实施例所述的数字读出电路，其中，该延时计算阵列包括多个输出端口，与多个时间数字转换器分别对应连接。该延时计算阵列例如可以为如图2所示结构。

该电子装置例如可以是处理器等任何包括该处理器与处理器配套使用的产品或部件。又例如，该电子装置可以是服务端设备或终端设备，例如终端设备可以为手机、笔记本电脑等。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

对于本公开，还有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。

(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。