磁阻式随机存取存储器组件及其形成方法

技术领域

本发明涉及一种半导体组件及其形成方法，且特别是涉及一种磁阻式随机存取存储器(MRAM)组件及其形成方法。

背景技术

许多现代电子装置具有存储器组件。存储器组件可以是易失性存储器或非易失性存储器。非易失性存储器在无电源时也能够保留所存储的数据，而易失性存储器在电源消失时失去其存储数据。磁阻式随机存取存储器(MRAM)因其优于现今存储器组件的特性，在下一世代的非易失性存储器技术中极具发展潜力而备受期待。

磁阻式随机存取存储器并非以传统的电荷来存储位信息，而是以磁性阻抗效果来进行数据的存储。然而，现有的磁阻式随机存取存储器工艺仍有诸多缺点需要进一步改进。

发明内容

本发明提供一种磁阻式随机存取存储器(MRAM)组件，其将上金属导线直接着陆在第二SOT层上，以增加上金属导线与第二SOT层之间的接触面积，进而增加驱动电流。另外，上金属导线直接着陆在第二SOT层上也可有效缩短第二SOT层与前段(FEOL)结构中的晶体管之间的电路径，以降低内连线电阻，进而提升组件效能。

本发明提供一种磁阻式随机存取存储器(MRAM)组件的形成方法，其将刻蚀停止层形成在第二SOT层上，以避免后续后段(BEOL)工艺中沟槽或是通孔的形成损坏第二SOT层，进而提升工艺良率与组件可靠度。

本发明提供一种MRAM组件包括：一种磁阻式随机存取存储器(MRAM)组件包括：底电极、磁性隧穿结(MTJ)结构、第一自旋轨道扭矩(SOT)层、顶盖层、第二SOT层、刻蚀停止层以及上金属导线层。磁性隧穿结结构配置在底电极上。第一SOT层配置在MTJ结构上。顶盖层配置在第一SOT层上。第二SOT层配置在顶盖层上。刻蚀停止层配置在第二SOT层上。上金属导线层穿过刻蚀停止层且着陆在第二SOT层上。

在本发明的一实施例中，上述的刻蚀停止层的材料包括SiN，刻蚀停止层的厚度介于100埃

在本发明的一实施例中，上述的顶盖层的材料包括Ta、TaN、Pt、WN或其组合。

在本发明的一实施例中，上述的第一SOT层的材料包括W，而第二SOT层的材料包括TiN。

在本发明的一实施例中，上述的MRAM组件还包括：保护层，覆盖MTJ结构的侧壁、第一SOT层的侧壁以及顶盖层的侧壁；以及层间介电(ILD)层，配置在保护层上，且横向环绕MTJ结构、第一SOT层、顶盖层、第二SOT层、刻蚀停止层以及上金属导线层。

在本发明的一实施例中，上述的MRAM组件还包括：第一下金属导线层，配置在底电极的正下方，其中底电极通过第一下金属导线层电连接至第一晶体管；以及第二下金属导线层，配置在第一下金属导线层旁，其中上金属导线层通过贯穿ILD层与保护层的导电通孔电连接至第二下金属导线层，且第二下金属导线层电连接至与第一晶体管不同的第二晶体管。

在本发明的一实施例中，上述的保护层的材料包括SiN。

在本发明的一实施例中，上述的第二SOT层的面积大于第一SOT层的面积。

本发明提供一种MRAM组件的形成方法包括：在第一介电层中形成底电极；在底电极上形成存储器堆叠结构；形成保护层以共形覆盖存储器堆叠结构的顶面与侧壁；在保护层上形成第二介电层；进行平坦化工艺，以暴露出存储器堆叠结构的顶面；在第二介电层与存储器堆叠结构的顶面上依序形成SOT材料层与刻蚀停止材料层；图案化刻蚀停止材料层与SOT材料层，以形成对应于存储器堆叠结构的第二SOT层与刻蚀停止层；在刻蚀停止层与第二介电层上形成第三介电层；以及在第三介电层中形成上金属导线层，其中上金属导线层穿过刻蚀停止层且停在第二SOT层上。

在本发明的一实施例中，上述的存储器堆叠结构由下而上依序包括：MTJ结构、第一SOT层以及顶盖层。

在本发明的一实施例中，上述的第一SOT层与第二SOT层具有不同材料，第一SOT层的材料包括W，而第二SOT层的材料包括TiN。

在本发明的一实施例中，上述的刻蚀停止层的材料包括SiN，刻蚀停止层的厚度介于100埃至500埃之间。

在本发明的一实施例中，在形成第二介电层之后，位于存储器堆叠结构上的第二介电层的最顶表面高于位于存储器堆叠结构旁的第二介电层的最顶表面。

在本发明的一实施例中，在平坦化工艺之后，存储器堆叠结构的顶面实质上齐平于第二介电层的顶面。

在本发明的一实施例中，在图案化刻蚀停止材料层与SOT材料层之后，第二SOT层与刻蚀停止层位于存储器堆叠结构的正上方，且部分第二介电层被移除，使得第二介电层的顶面低于第二SOT层的底面。

在本发明的一实施例中，在图案化刻蚀停止材料层与SOT材料层之后，第二SOT层更延伸覆盖第二介电层的顶面。

在本发明的一实施例中，上述的形成上金属导线层包括：在第三介电层上形成硬掩模层，其中硬掩模层具有与第二SOT层部分重叠的开口；以硬掩模层为掩模，移除部分第三介电层，以在第三介电层中形成沟槽，其中沟槽停在刻蚀停止层上；进行过刻蚀工艺，移除部分刻蚀停止层，以使沟槽向下延伸且停在第二SOT层上；以及将金属材料填入沟槽中。

在本发明的一实施例中，在形成沟槽之后，方法还包括形成通孔，其中通孔从沟槽的底面延伸穿过第二介电层、保护层以及第一介电层而抵达下金属导线层。

在本发明的一实施例中，在形成沟槽之前，方法还包括在存储器堆叠结构旁的第一介电层与第二介电层中形成通孔，其中沟槽形成在通孔上，以与通孔空间连通。

在本发明的一实施例中，上述的金属材料同时填入沟槽与通孔中，以形成上金属导线层与导电通孔。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1至图7是本发明一实施例的一种MRAM组件的制造流程的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再赘述。

图1至图7是依照本发明一实施例的一种MRAM组件的制造流程的剖面示意图。

请参照图1，提供一初始结构，包括：下介电层100、下金属导线层102、顶盖层104、第一介电层106、底电极108、存储器堆叠结构110以及保护层118。具体来说，下金属导线层102可内埋在下介电层100中。下金属导线层102可包括第一下金属导线层102A与第二下金属导线层102B。在一实施例中，第一下金属导线层102A对应于上方的底电极108与存储器堆叠结构110，且经配置为将底电极108电连接至前段结构中的第一晶体管(未绘示)。在一实施例中，第二下金属导线层102B配置在第一下金属导线层102A旁，且经配置为将后续形成的上金属导线层134(如图7所示)电连接至前段结构中的与上述第一晶体管不同的第二晶体管(未绘示)。在一实施例中，下介电层100的材料例如是氧化硅或是低介电常数(low-k)介电材料(亦即介电常数值小于3.9的介电材料)，而下金属导线层102的材料包括铜、铝、钨、铝铜等金属材料。另外，下金属导线层102还包括阻障层(未绘示)配置在金属材料与下介电层100之间，阻障层的材料可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。

顶盖层104可覆盖下介电层100与下金属导线层102。在一实施例中，顶盖层104的材料包括氮化硅(SiN)、碳化硅(SiC)、氮碳化硅(SiCN)、氮氧化硅(SiON)或其组合。

第一介电层106可配置在顶盖层104上。在一实施例中，第一介电层106的材料例如是氧化硅或是low-k介电材料。底电极108可配置在第一介电层106中，且穿过顶盖层104而与第一下金属导线层102A接触。底电极108可包括阻障层108a与导体层108b。在一实施例中，阻障层108a的材料包括Ti、TiN、Ta、TaN或其组合，而导体层108b包括铜、铝、钨、铝铜等金属材料。

存储器堆叠结构110可配置在底电极108上，且与底电极108接触。详细地说，存储器堆叠结构110可由下而上依序包括：磁性隧穿结(MTJ)结构112、第一自旋轨道扭矩(SOT)层114以及顶盖层116。虽然图1所绘示的MTJ结构112是单层结构，但本发明不限于此。在一些实施例中，MTJ结构112至少包括由下铁磁层、阻障层以及上铁磁层所构成的三层结构。阻障层将上铁磁层与下铁磁层间隔开。上铁磁层与下铁磁层的材料可包括钴(Co)、铁(Fe)、硼(B)或其组合，而阻障层的材料可包括氧化镁、氧化铝或其组合。在一些实施例中，下铁磁层可具有固定的或被钉扎的(pinned)磁性方向，而上铁磁层可具有可变的或自由的磁性方向，而可于两个或更多的不同的磁极性(magnetic polarity)间切换，上述不同的磁极性可各自代表不同的数据状态。在此实施例中，下铁磁层可视为钉扎参考层(pinned referencelayer)，而上铁磁层可视为自由层(free layer)。在替代实施例中，MTJ结构112可垂直地倒装(flipped)，亦即下铁磁层可具有自由的磁性方向，而上铁磁层可具有被钉扎的磁性方向。虽然MTJ结构112是以上述实施例进行说明，但本发明并不以此为限，所述技术领域普通技术人员可依据产品需求来调整MTJ结构112的组成。

第一SOT层114可夹置在MTJ结构112与顶盖层116之间。在一实施例中，第一SOT层114的材料包括重金属材料，例如铂、钯、钨、钽、金、前述材料的合金或其组合。在本实施例中，第一SOT层114的材料为钨(W)。在一实施例中，顶盖层116的材料包括Ta、TaN、Pt、WN或其组合。在本实施例中，顶盖层116可视为顶电极或是刻蚀停止层，以避免后续工艺损坏到下方的第一SOT层114。

另外，存储器堆叠结构110的制造方法可包括以下步骤，但本发明并不以此为限。首先，可在下介电层100与下金属导线层102上依序形成顶盖层104与第一介电层106。接着，可通过单镶嵌工艺在顶盖层104与第一介电层106中形成底电极108。然后，可通过沉积工艺在第一介电层106与底电极108上依序形成MTJ材料层、SOT材料层以及顶盖材料层(未绘示)，再通过光刻工艺与刻蚀工艺对MTJ材料层、SOT材料层以及顶盖材料层进行图案化，从而形成MTJ结构112、第一SOT层114以及顶盖层116。

在形成存储器堆叠结构110之后，可形成保护层118以共形覆盖存储器堆叠结构110的顶面与侧壁。详细地说，保护层118从存储器堆叠结构110的表面延伸以覆盖第一介电层106的顶面。在一实施例中，保护层118的材料例如是氮化硅，且保护层118的形成方法例如是化学气相沉积(CVD)法。

请参照图2，在保护层118上形成第二介电层120。在一实施例中，第二介电层120的材料例如是氧化硅或是low-k介电材料，且第二介电层120的形成方法例如是原子层沉积(ALD)法。在形成第二介电层120之后，位于存储器堆叠结构110上的第二介电层120的最顶表面120t1高于位于存储器堆叠结构110旁的第二介电层120的最顶表面120t2。也就是说，第二介电层120具有凹凸不平的顶面。

请参照图3，进行平坦化工艺，以暴露出存储器堆叠结构110的顶面110t。具体来说，平坦化工艺包括移除部分第二介电层120与部分保护层118，以暴露出顶盖层116。在一实施例中，平坦化工艺例如是化学机械抛光(CMP)工艺。另外，在进行平坦化工艺之后，存储器堆叠结构110的顶面110t实质上齐平于第二介电层120的顶面120t。

请参照图4，在第二介电层120的顶面120t与存储器堆叠结构110的顶面110t上依序形成SOT材料层122a与刻蚀停止材料层124a。SOT材料层122a上覆第二介电层120、存储器堆叠结构110以及保护层118，而刻蚀停止材料层124a形成在SOT材料层122a上。在一实施例中，SOT材料层122a与第一SOT层114具有不同材料。举例来说，第一SOT层114的材料为钨(W)，而SOT材料层122a的材料为氮化钛(TiN)。在一实施例中，刻蚀停止材料层124a的材料例如是氮化硅(SiN)，刻蚀停止材料层124a的厚度介于100埃至500埃之间。另外，SOT材料层122a与刻蚀停止材料层124a的形成方法可例如是CVD法。

请参照图4与图5，图案化刻蚀停止材料层124a与SOT材料层122a，以形成对应于存储器堆叠结构110的第二SOT层122与刻蚀停止层124。具体来说，可将掩模图案(例如光刻胶图案)形成在刻蚀停止材料层124a上。接着，以上述掩模图案当作刻蚀掩模进行刻蚀工艺，移除部分刻蚀停止材料层124a与部分SOT材料层122a，从而形成第二SOT层122与刻蚀停止层124。在图案化工艺后，第二SOT层122与刻蚀停止层124可位于存储器堆叠结构110的正上方。在一实施例中，刻蚀工艺包括干式刻蚀工艺，例如是反应离子刻蚀(RIE)工艺。另外，上述刻蚀工艺也会移除部分第二介电层120，以确保相邻第二SOT层122之间是断开的。在此情况下，第二介电层120的顶面可低于第二SOT层122的底面以形成凹槽，如图5所示。值得注意的是，第二SOT层122的面积可大于第一SOT层114的面积或是存储器堆叠结构110的面积。也就是说，第二SOT层122上覆存储器堆叠结构110的顶面，且延伸覆盖保护层118以及第二介电层120的部分顶面。

请参照图5至图7，在刻蚀停止层124与第二介电层120上形成第三介电层126。在一实施例中，第三介电层126的材料例如是超低介电常数(ultra low-k，以下简称为ULK)介电材料，亦即介电常数值小于2.6的介电材料。第三介电层126的形成方法包括通过CVD法沉积ULK介电材料且对ULK介电材料进行平坦化工艺(例如CMP工艺)。第三介电层126与其下方的第二介电层120可一起视为层间介电(ILD)层，此ILD层可配置在保护层118上且横向环绕存储器堆叠结构110、第二SOT层122、刻蚀停止层124以及后续形成的上金属导线层134与导电通孔132(如图7所示)。

接着，在第三介电层126中形成上金属导线层134。具体来说，上金属导线层134的制造方法可包括以下步骤，但本发明并不以此为限。首先，在第三介电层126上形成硬掩模层128，如图6所示。硬掩模层128可具有与第二SOT层122部分重叠的开口127。硬掩模层128可包括下硬掩模层128a与上硬掩模层128b配置在下硬掩模层128a上。在一实施例中，下硬掩模层128a的材料例如是TiN，而上硬掩模层128b的材料例如是氧化硅。接着，以硬掩模层128为掩模，进行刻蚀工艺(例如RIE工艺)移除部分第三介电层126，以在第三介电层126中形成沟槽，其中沟槽停在刻蚀停止层124上。然后，进行过刻蚀工艺，移除部分刻蚀停止层124，以使沟槽133向下延伸并停在第二SOT层122上，如图7所示。值得注意的是，刻蚀停止层124的材料为氮化硅，且第三介电层126的材料为ULK介电材料，因此刻蚀停止层124与第三介电层126具有高刻蚀选择性。也就是说，在上述刻蚀工艺中，第三介电层126的刻蚀速率大于刻蚀停止层124的刻蚀速率。在此情况下，沟槽会停在刻蚀停止层124上，而不会损坏下方的第二SOT层122。因此，本实施例的刻蚀停止层124可保护第二SOT层122免受损坏，进而提升工艺良率与组件可靠度。

在形成沟槽133之后，上述制造方法还包括形成通孔131。通孔131从沟槽133的未被刻蚀停止层124阻挡的底面延伸穿过第二介电层120、保护层118、第一介电层106以及顶盖层104而抵达第二下金属导线层102B。上述沟槽133在通孔131之前形成的步骤可称为沟槽优先(trench first)工艺。但本发明不以此为限，在其他实施例中，通孔131也可在沟槽133之前形成，亦即通孔优先(via first)工艺。沟槽133与通孔131可空间连通，以构成双镶嵌(dual damascene)开口。之后，将金属材料同时填入沟槽133与通孔131中，以形成双镶嵌金属结构130，从而完成本发明的MRAM组件。在一实施例中，金属材料例如是铜，且可通过物理气相沉积(PVD)法或电镀法来形成。在本实施例中，双镶嵌金属结构130可包括导电通孔132与上金属导线层134配置在导电通孔132上。

如图7所示，本实施例的MRAM组件包括：底电极108配置在下金属导线层102上；存储器堆叠结构110配置在底电极108上；第二SOT层122配置在存储器堆叠结构110上；刻蚀停止层124配置在第二SOT层122上；以及上金属导线层134穿过刻蚀停止层124且着陆在第二SOT层122上。在一实施例中，存储器堆叠结构110可内埋在后段(BEOL)结构中且垂直夹置在下金属导线层102(例如第二层金属M2)与上金属导线层134(例如第三层金属M3)之间。值得注意的是，上金属导线层134可直接着陆在第二SOT层122上，以增加上金属导线134与第二SOT层122之间的接触面积，进而增加驱动电流。另外，相较于现有技术中通过导电通孔着陆在第二SOT层上的结构，本实施例将上金属导线134直接着陆在第二SOT层122上也可有效缩短第二SOT层122与前段结构中的晶体管之间的电路径，以降低制造成本与内连线电阻，进而提升组件效能。举例来说，第二SOT层122可通过由上金属导线134、导电通孔132以及第二下金属导线层102B所构成的电路径电连接至下方的第二晶体管，而不需经过其他额外布线。

此外，本实施例的MRAM组件可例如是三端式的存储器组件。具体来说，存储器堆叠结构110可通过底电极108与第一下金属导线层102A电连接至第一晶体管。第二SOT层122的一端可通过由上金属导线134、导电通孔132以及第二下金属导线层102B所构成的电路径而电连接至与第一晶体管不同的第二晶体管。第二SOT层122的另一端(即垂直于纸面的一端，未绘示于此剖面)可通过另一电路径而接地。

综上所述，本发明实施例将薄的氮化硅层作为刻蚀停止层并形成在第二SOT层上，以避免后续后段工艺中沟槽或是通孔的形成损坏第二SOT层，进而提升工艺良率与组件可靠度。在此情况下，上金属导线可直接着陆在第二SOT层上，以增加上金属导线与第二SOT层之间的接触面积，进而增加驱动电流。另外，上金属导线直接着陆在第二SOT层上也可有效缩短第二SOT层与前段结构中的晶体管之间的电路径，以降低制造成本与内连线电阻，进而提升组件效能。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。