显示基板及显示装置

本公开至少一个实施例涉及一种显示基板以及显示装置。

目前，有源矩阵有机发光二极管(AMOLED)柔性屏技术日趋成熟，其具有的可弯曲，对比度高，功耗低等特点，由此具有较高的发展前景。随着显示技术的不断发展，优化显示效果已成为必然趋势，为了提高显示器件的均一性，减小在静电释放等像素工艺工程中的影响，一些显示产品采用断开式的有源图案设计。

发明内容

本公开至少一个实施例提供一种显示基板以及显示装置。

本公开实施例提供一种显示基板，包括衬底基板和多个像素电路，所述多个像素电路沿阵列排布在所述衬底基板上，其中，所述多个像素电路包括多个有源图案，所述多个有源图案沿所述第一方向延伸，所述多个有源图案沿所述第二方向排布，相邻的有源图案在所述第二方向上彼此间隔，所述多个有源图案中的至少一个包括至少一处断开位置，以形成彼此独立的多个有源子图案。

例如，根据本公开的实施例，两个相邻的有源子图案在断开位置通过同一个连接部连接，和/或两个相邻的有源子图案在断开位置分别与两个不同的信号线连接。

例如，根据本公开的实施例，所述有源图案包括半导体区和导体区，所述有源图案的断开位置位于所述导体区。

例如，根据本公开的实施例，所述半导体区的材料包括多晶硅，所述导体区的材料包括经掺杂的多晶硅。

例如，根据本公开的实施例，所述像素电路包括晶体管，所述晶体管包括控制极、第一极和第二极；所述半导体区被配置为形成所述晶体管的对应于所述控制极的沟道区，所述导体区被配置为形成所述晶体管的所述第一极和所述第二极。

例如，根据本公开的实施例，每个像素电路至少包括一处断开位置。

例如，根据本公开的实施例，每个像素电路对应的有源图案的断开位置相同。

例如，根据本公开的实施例，至少部分像素电路对应的有源图案的断开位置不同。

例如，根据本公开的实施例，所述显示基板还包括第一连接层，其中，所述第一连接层设置在所述有源图案的背离所述衬底基板的一侧，所述第一连接层包括多个连接部，所述多个连接部中至少之一被配置为将所述晶体管进行连接。

例如，根据本公开的实施例，所述导体区包括第一导体部，所述第一导体部断开且在断开位置处包括第一断开端和第二断开端，所述多个晶体管包括第一复位晶体管和阈值补偿晶体管，所述第一断开端作为所述第一复位晶体管的第二极，所述第二断开端作为所述阈值补偿晶体管的第二极，所述多个连接部包括第一连接部，所述第一连接部被配置为将所述第一导体部的第一断开端和第二断开端进行连接。

例如，根据本公开的实施例，所述多个晶体管还包括驱动晶体管，所述第一连接部与所述驱动晶体管的控制极连接。

例如，根据本公开的实施例，所述导体区还包括第二导体部，所述第二导体部断开且在断开位置处包括第三断开端和第四断开端，所述多个晶体管还包括第一发光控制晶体管和第二复位晶体管，所述第三断开端作为所述第一发光控制晶体管的第二极，所述第四断开端作为所述第二复位晶体管的第二极，所述第二连接层包括第二连接部，所述第二连接部被配置为将第二导体部的第三断开端和第四断开端进行连接。

例如，根据本公开的实施例，所述显示基板还包括发光元件，所述第二连接部与所述发光元件、所述第三断开端和所述第四断开端分别相连。

例如，根据本公开的实施例，所述导体区还包括第三导体部，所述第三导体部断开且在断开位置处包括第五断开端和第六断开端；所述多个晶体管还包括第一复位晶体管和第二复位晶体管；所述第五断开端作为所述第一复位晶体管的第一极，所述第六断开端作为所述第二复位晶体管的第一极；所述显示基板还包括第一导电层和所述第二导电层，所述有源图案、所述第一导电层和第二导电层沿远离所述衬底基板的方向依次设置，所述多个连接部包括第五连接部和第六连接部；其中，所述第二导电层包括第一初始化信号 线和第二初始化信号线，所述第一复位晶体管的第一极与所述第一初始化信号线通过所述第五连接部实现连接，所述第二复位晶体管的第一极与所述第二初始化信号线通过所述第六连接部实现连接。

例如，根据本公开的实施例，所述多个像素电路阵列排布在所述衬底基板上，所述多个有源图案中的至少一个包括相邻且间隔至少一行所述像素电路的断开位置。

例如，根据本公开的实施例，至少两列所述像素电路的个数不相等。

例如，根据本公开的实施例，至少一列所述像素电路所对应的有源图案均存在至少一个断开位置，和/或至少一行所述像素电路所对应的有源图案均存在至少一个断开位置。

例如，根据本公开的实施例，至少一列所述像素电路所对应的有源图案均存在至少一个断开位置相同，和/或至少一行所述像素电路所对应的有源图案均存在至少一个断开位置相同。

例如，根据本公开的实施例，所述晶体管包括阀值补偿晶体管，所述阀值补偿晶体管为单栅晶体管。

例如，根据本公开的实施例，所述显示基板还包括第一导电层和第二导电层，其中，所述第一导电层位于所述有源图案与所述第一连接层之间，所述阀值补偿晶体管的控制极与所述栅线连接；所述第二导电层位于所述第一导电层与所述第一连接层之间，所述第二导电层包括第一电源信号线，所述第一电源信号线沿所述第二方向延伸，所述晶体管还包括驱动晶体管，且在所述第一方向上，所述第一电源信号线位于所述阀值补偿晶体管的控制极远离所述驱动晶体管的一侧。

例如，根据本公开的实施例，所述导体区包括第一导体部，所述晶体管还包括第一复位晶体管，所述第一导体部作为所述第一复位晶体管的第二极以及所述阀值补偿晶体管的第二极，所述第一连接层包括第一连接部，所述驱动晶体管的控制极通过所述第一连接部与所述第一导体部在第一过孔处连接；所述第一电源信号线包括主体部和至少一个隔离部，所述主体部沿所述第二方向延伸，所述至少一个隔离部与所述主体部连接并沿所述第一方向延伸，所述第一过孔位于所述至少一个隔离部与所述主体部形成的围设区内。

例如，根据本公开的实施例，所述第一电源信号线还包括至少一个遮挡部，所述至少一个遮挡部与所述主体部连接并沿所述第一方向延伸，所述至 少一个遮挡部设置在所述主体部远离所述隔离部的一侧，所述至少一个遮挡部在所述衬底基板上的正投影和所述第一导体部的在所述衬底基板上的正投影至少部分交叠。

例如，根据本公开的实施例，所述显示基板还包括第一导电层和第二导电层，其中，所述第一导电层、所述第二导电层以及所述第一连接层沿远离所述衬底基板的方向依次设置，所述第二导电层包括第一电源信号线，其中，所述第一电源信号线包括多个电源部，所述多个电源部沿所述第二方向排布，且间隔设置；所述导体区包括第一导体部，所述晶体管还包括第一复位晶体管、阀值补偿晶体管和驱动晶体管，所述第一导体部作为所述第一复位晶体管的第二极以及所述阀值补偿晶体管的第二极；所述多个连接部包括第一连接部，所述驱动晶体管的控制极通过所述第一连接部与所述第一导体部在第一过孔处连接，所述第一过孔位于相邻的电源部之间。

例如，根据本公开的实施例，所述电源部包括主体部和至少一个隔离部，所述至少一个隔离部与所述主体部连接并沿所述第一方向延伸，所述第一过孔位于相邻的主体部与隔离部之间。

例如，根据本公开的实施例，所述显示基板还包括第一导电层、第二导电层以及第二连接层，其中，所述第一导电层、所述第二导电层以及所述第二连接层沿远离所述衬底基板的方向依次设置，所述第二连接层位于所述第一连接层远离所述衬底基板的一侧，所述第二连接层包括初始化连接信号线，且所述初始化连接信号线沿所述第一方向延伸；所述第二导电层包括第一初始化信号线，所述第一初始化信号线沿所述第二方向延伸；所述多个晶体管包括第一复位晶体管，所述第一复位晶体管的第一极与所述第一初始化信号线连接，所述第一初始化信号线与所述初始化连接信号线连接。

例如，根据本公开的实施例，所述多个连接部包括第一连接部；所述晶体管还包括阈值补偿晶体管和驱动晶体管，所述第一复位晶体管的第二极、所述阈值补偿晶体管的第二极以及所述驱动晶体管的控制极与所述第一连接部连接，所述初始化连接信号线在所述衬底基板上的正投影与所述第一连接部在所述衬底基板上的正投影至少部分交叠。

例如，根据本公开的实施例，所述第一导电层包括第一电容部，所述第一电容部包括多个第一电容子部，且所述多个第一电容子部沿所述第二方向间隔排列；所述第二导电层包括第二电容部，所述第二电容部包括多个电容 岛，所述多个电容岛间隔排列，且每个第一电容子部与每个电容岛的至少部分相对设置。

本公开的实施例提供一种显示装置，包括上述任一种显示基板。

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1是本公开一实施例提供的一种显示基板的结构示意图。

图2A是本公开一实施例提供的一种显示基板的像素单元的示意图。

图2B是本公开一实施例提供的一种显示基板中的像素电路的示意图。

图3是本公开一实施例提供的一种显示基板出现显示不良的示意图。

图4为图3中显示基板的第一区的有源图案的示意图。

图5A是本公开一实施例提供的显示基板中像素电路的布局图。

图5B是对应于图5A中显示基板的像素电路的有源图案。

图6A是本公开的实施例提供的一种显示基板的有源图案的平面图。

图6B是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。

图6C是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。

图6D是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。

图6E是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

图7A是本公开的实施例提供的一种显示基板的有源图案的平面图。

图7B对应于图7A提供的显示基板中的像素电路的布局图。

图8A是本公开的实施例提供的一种显示基板的有源图案的平面图。

图8B是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。

图8C是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。

图8D是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。

图8E是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

图9是本公开的实施例提供的显示基板的有源图案的示意图。

图10A是本公开的实施例提供的一种显示基板的有源图案的平面图。

图10B是本公开的实施例提供的一种显示基板的第一导电层的示意图。

图10C是本公开的实施例提供的一种显示基板的第二导电层的示意图。

图10D是本公开的实施例提供的一种显示基板的第一连接层的示意图。

图10E是本公开的实施例提供的一种显示基板的第二连接层的示意图。

图10F是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。

图10G是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。

图10H是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。

图10I是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

图11A是本公开的实施例提供的一种显示基板的有源图案的平面图。

图11B是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。

图11C是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。

图11D是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。

图11E是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

图12A是本公开的实施例提供的一种显示基板的有源图案的平面图。

图12B是本公开的实施例提供的一种显示基板的第一导电层的示意图。

图12C是本公开的实施例提供的一种显示基板的第二导电层的示意图。

图12D是本公开的实施例提供的一种显示基板的第一连接层的示意图。

图12E是本公开的实施例提供的一种显示基板的第二连接层的示意图。

图12F是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。

图12G是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。

图12H是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。

图12I是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

图13是本公开的实施例提供的显示基板中包括挖空区的示意图。

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

本公开实施例中使用的“垂直”以及“相同”等特征均包括严格意义的“垂直”、“相同”等特征，以及“大致垂直”、“大致相同”等包含一定误差的情况，考虑到测量和与特定量的测量相关的误差(也就是，测量系统的限制)，表示在本领域的普通技术人员所确定的对于特定值的可接受的偏差范围内。本公开实施例中的“中心”可以包括严格的位于几何中心的位置以及位于几何中心周围一小区域内的大致中心的位置。例如，“大致”能够表示在一个或多个标准偏差内，或者在所述值的10％或者5％内。

随着显示技术的发展，现有的刘海屏或水滴屏设计均逐渐不能满足用户 对显示基板高屏占比的需求，一系列具有透光显示区的显示基板应运而生。该类显示基板中，可以将感光传感器(如，摄像头)等硬件设置于透光显示区，因无需打孔，故在确保显示基板实用性的前提下，使真全面屏成为可能。

相关技术中，具有屏下摄像头的显示基板一般包括用于正常显示的第一显示区以及用于设置摄像头的第二显示区。该第二显示区一般包括：多个发光元件和多个像素电路，每个像素电路与一个发光元件连接，并用于驱动发光元件发光，且相互连接的像素电路和发光元件在垂直于显示基板的方向上重叠。

图1是本公开一实施例提供的一种显示基板的结构示意图。

如图1所示，该显示基板可以包括：衬底基板。显示基板包括第一显示区R1和第二显示区R2，该第一显示区R1可以位于第二显示区R2的至少一侧。例如，在一些实施例中，第一显示区R1围绕第二显示区R2。即第二显示区R2可以被第一显示区R1包围。第二显示区R2也可以设置在其他位置处，第二显示区R2的设置位置可根据需要而定。例如，第二显示区R2可以位于衬底基板BS的顶部正中间位置处，也可以位于衬底基板BS的左上角位置或右上角位置处。例如，感光传感器(如，摄像头)等硬件设置于显示基板的第二显示区R2。例如，第二显示区R2为透光显示区，第一显示区R1为显示区。例如，第一显示区R1不透光仅用于显示。

图2A是本公开一实施例提供的一种显示基板的像素单元的示意图。显示基板包括像素单元100，像素单元100位于衬底基板上。例如，每个像素单元对应于一个子像素。如图2A所示，像素单元100包括像素电路100a和发光元件100b，像素电路100a配置为驱动发光元件100b。例如，像素电路100a配置为提供驱动电流以驱动发光元件100b发光。例如，发光元件100b为有机发光二极管(OLED)，发光元件100b在其对应的像素电路100b的驱动下发出红光、绿光、蓝光，或者白光等。发光元件100b发光的颜色可根据需要而定。

例如，为了提高第二显示区R2的光透过率，可以在第二显示区R2仅设置发光元件，而将驱动第二显示区R2的发光元件的像素电路设置在第一显示区R1。即，通过发光元件和像素电路分离设置的方式来提高第二显示区R2的光透过率。例如，像素电路100a可为相关技术中常见的低温多晶硅(Low Temperature Poly-silicon，LTPS)AMOLED的像素电路。

图2B是本公开一实施例提供的一种显示基板中的像素电路的示意图。

如图2B所示，像素单元100包括像素电路100a和发光元件100b。像素电路100a包括六个开关晶体管(T1-T2、T4-T7)、一个驱动晶体管T3和一个存储电容Cst。六个开关晶体管分别为第一复位晶体管T1、阈值补偿晶体管T2、数据写入晶体管T4、第一发光控制晶体管T6、第二发光控制晶体管T5、以及第二复位晶体管T7。发光元件100b包括第一极E1和第二极E2以及位于第一极E1和第二极E2之间的发光功能层。例如，第一极E1为阳极，第二极E2为阴极。例如，第一复位晶体管T1和阈值补偿晶体管T2可以采用双栅薄膜晶体管(Thin Film Transistor，TFT)的方式降低漏电。

如图2B所示，显示基板包括控制线GT、数据线DT、第一电源线PL1、第二电源线PL2、发光控制信号线EML、初始化信号线INT、复位控制信号线RST等。例如，复位控制信号线RST包括第一复位控制信号线RST1和第二复位控制信号线RST2。第一电源线PL1配置为向像素单元100提供恒定的第一电压信号VD、第二电源线PL2配置为向像素单元100提供恒定的第二电压信号VSS，并且第一电压信号VD大于第二电压信号VSS。控制线GT配置为向像素单元100提供扫描信号SCAN、数据线DT配置为向像素单元100提供数据信号DATA(例如，数据电压VDATA)、发光控制信号线EML配置为向像素单元100提供发光控制信号EM，第一复位控制信号线RST1配置为向像素单元100提供第一复位控制信号RESET1，第二复位控制信号线RST2配置为向像素单元100提供扫描信号SCAN。第一初始化信号线INT1配置为向像素单元100提供第一初始化信号ViniT1。第二初始化信号线INT2配置为向像素单元100提供第二初始化信号ViniT2。例如，第一初始化信号ViniT1和第二初始化信号ViniT2为恒定的电压信号，其大小例如可以介于第一电压信号VD和第二电压信号VSS之间，但不限于此，例如，第一初始化信号ViniT1和第二初始化信号ViniT2可均小于或等于第二电压信号VSS。例如，在一些实施例中，第一初始化信号线INT1和第二初始化信号线INT2相连，均配置为向像素单元100提供初始化信号Vinit，即，第一初始化信号线INT1和第二初始化信号线INT2均称作初始化信号线INT，第一初始化信号ViniT1和第二初始化信号ViniT2相等，均为Vinit。

如图2B所示，驱动晶体管T3与发光元件100b电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号VD、第二电压信号VSS等信号的控 制下输出驱动电流以驱动发光元件100b发光。

例如，发光元件100b包括有机发光二极管(OLED)，发光元件100b在其对应的像素电路100a的驱动下发出红光、绿光、蓝光，或者白光等。例如，一个像素包括多个像素单元。一个像素可包括出射不同颜色光的多个像素单元。例如，一个像素包括出射红光的像素单元，出射绿光的像素单元和出射蓝光的像素单元，但不限于此。一个像素包括的像素单元的个数以及每个像素单元的出光情况可根据需要而定。

例如，如图2B所示，数据写入晶体管T4的控制极与控制线GT相连，数据写入晶体管T4的第一极与数据线DT相连，数据写入晶体管T4的第二极与驱动晶体管T3的第一极相连。

例如，如图2B所示，像素电路100a还包括阈值补偿晶体管T2，阈值补偿晶体管T2的控制极与控制线GT相连，阈值补偿晶体管T2的第一极与驱动晶体管T3的第二极相连，阈值补偿晶体管T2的第二极与驱动晶体管T3的控制极相连。

例如，如图2B所示，显示基板还包括发光控制信号线EML，像素电路100a还包括第一发光控制晶体管T6和第二发光控制晶体管T5，第二发光控制晶体管T5的控制极与发光控制信号线EML相连，第二发光控制晶体管T5的第一极与第一电源线PL1相连，第二发光控制晶体管T5的第二极与驱动晶体管T3的第一极相连；第一发光控制晶体管T6的控制极与发光控制信号线EML相连，第一发光控制晶体管T6的第一极与驱动晶体管T3的第二极相连，第一发光控制晶体管T6的第二极与发光元件100b的第一极相连。

如图2B所示，第一复位晶体管T1的第二极与驱动晶体管T3的控制极相连，并配置为对驱动晶体管T3的控制极进行复位，第二复位晶体管T7与发光元件100b的第一极E1相连，并配置为对发光元件100b的第一极E1进行复位。第一初始化信号线INT1通过第一复位晶体管T1与驱动晶体管T3的控制极相连。第二初始化信号线INT2通过第二复位晶体管T7与发光元件100b的第一极E1相连。例如，第一初始化信号线INT1和第二初始化信号线INT2相连，以被输入相同的初始化信号，但不限于此，在一些实施例中，第一初始化信号线INT1和第二初始化信号线INT2也可以彼此绝缘，并配置为分别输入信号。

例如，如图2B所示，第一复位晶体管T1的第一极与第一初始化信号线 INT1相连，第一复位晶体管T1的第二极与驱动晶体管T3的控制极相连，第二复位晶体管T7的第一极与第二初始化信号线INT2相连，第二复位晶体管T7的第二极与发光元件100b的第一极E1相连。例如，如图2B所示，第一复位晶体管T1的控制极与第一复位控制信号线RST1相连，第二复位晶体管T7的控制极与第二复位控制信号线RST2相连。

如图2B所示，第一电源线PL1配置为向像素电路100a提供第一电压信号VD；像素电路还包括存储电容Cst，存储电容Cst的第一极Ca与驱动晶体管T3的控制极相连，存储电容Cst的第二极Cb与第一电源线PL1相连。

例如，如图2B还示出了第一节点n1、第二节点n2、第三节点n3和第四节点n4。第一复位晶体管T1的第二极、阈值补偿晶体管T2的第二极、驱动晶体管T3的控制极以及存储电容Cst的第一极在第一节点n1处连接；驱动晶体管T3的第一极、数据写入晶体管T4的第二极、第二发光控制晶体管T5的第二极在第二节点n2处连接；阈值补偿晶体管T2的第一极、驱动晶体管T3的第二极以及第一发光控制晶体管T6的第一极在第三节点n3处连接；第一发光控制晶体管T6的第二极、第二复位晶体管T7的第二极和发光元件的第一电极在第四节点连接。

例如，如图2B所示，显示基板还包括第二电源线PL2，第二电源线PL2与发光元件100b的第二极E2相连。

基于上述研究成果，然而，本公开的发明人发现，由于屏下显示技术的不断引入，显示基板会出现由于第二显示区R2(参考图1)的设置而使得整个显示基板的像素排布环境被改变，进而出现显现不良的问题。例如，在一些实践中，显示基板会出现竖向Mura以及其他可能的显示不良，进而影响显示效果。

图3是本公开一实施例提供的一种显示基板出现显示不良的示意图。图4为图3中显示基板的主显示区的有源图案的示意图。

参考图1、图3和图4，显示基板中的第一区003对应于第一显示区R1，第二区004对应于第二显示区R2，第一区003包括第一区域A、第二区域B、第三区域C和第四区域D，其中第一区域A和第三区域C分别位于第二区004的相对的两侧，且第一区域A的面积小于第三区域C的面积。第二区域B和第四区域D基于第三区域C对称分布。例如，在本公开的一些实施例中，显示基板的对应于第二区004的结构可以被部分去除，以利于放置传感器，例 如，传感器可以包括相机等。

图4为对应于图3中显示基板的第一区003的有源图案。根据图4可知，显示基板中同一列的有源图案均为连接在一起的结构，因此，在显示基板的ESD(Electro-Static discharge)等工艺过程中，相对于第二区域B或第四区域D，第一区域A中的有源图案的ESD环境有较大的差异，而第三区域C中的有源图案的ESD环境则差异较小。因此，如图3所示，第一区域A相比于第二区域B、第三区域C和第四区域D的显示效果具有较明显的差异，进而可能形成非常明显的Mura以及其他可能的显示不良。

本公开的实施例提供一种显示基板以及显示装置。显示基板包括衬底基板和多个像素电路，多个像素电路阵列排布在衬底基板上，其中，多个像素电路包括多个有源图案，多个有源图案沿第一方向延伸，多个有源图案沿第二方向排布，相邻的有源图案在第二方向上彼此间隔，多个有源图案中的至少一个包括至少一处断开位置，以形成彼此独立的多个有源子图案。

本公开的实施例通过将像素电路中的有源图案断开为多个独立的有源子图案，使得显示基板各个区域中的有源图案的ESD环境均一化，可有效减小在静电释放等工艺过程中由于有源图案的结构差异产生的影响，改善了显示基板的显示效果，提高了产品的良率。

下面结合附图对本公开实施例提供的显示基板以及显示装置进行描述。其中，本公开的实施例中的显示基板基于上述图2B所示的像素电路原理进行。

图5A是本公开一实施例提供的显示基板中像素电路的布局图。图5B是对应于图5A中显示基板的像素电路的有源图案。

例如，为了尽量不影响显示基板的基本构图，并兼顾制作和操控成本因素，本公开的实施例将有源图案的断开位置设置在对像素电路可能产生较小影响的区域，例如选取在过孔等位置。

参考图5A和图5B，显示基板包括在衬底基板上依次设置的有源图案层LY0、第一导电层LY1、第二导电层LY2、第一连接层LY3和第二连接层LY4，并且在各层之间均设置有绝缘层。例如，第一连接层LY3通过过孔H1与第一复位晶体管T1的第二极相连，第二连接层LY4通过过孔H2与第一连接层LY3相连。

如图5A所示，显示基板包括第一导体部N1、第二导体部N2、第三导体 部N3和第四导体部N4。第一导体部N1作为第一复位晶体管T1的第二极和阈值补偿晶体管T2的第二极，并且和第一导体部N1在有源图案层LY0一体形成，驱动晶体管T3的控制极通过第一连接层LY3中的连接部005在第一过孔H1处与第一导体部N1连接。驱动晶体管T3的第一极、第二导体部N2作为数据写入晶体管T4的第二极和第一发光控制晶体管T5的第二极，并且第二导体部N2与有源图案层LY0一体形成。阈值补偿晶体管T2的第一极连接至第三导体部N3，第三导体部N3作为驱动晶体管T3的第二极和第二发光控制晶体管T6的第一极，并且和第三导体部N3在有源图案层LY0一体形成。第四导体部N4作为第二发光控制晶体管T6的第二极和第二复位晶体管T7的第二极，并且与有源图案层LY0上一体形成，发光元件的第一极E1通过过孔H3连接至第四导体部N4。

参考图5A和图5B，本公开的实施例选取的断开位置为显示基板的有源图案中的第一断开处110、或第二断开处120或第三断开处130。第一断开处110对应于显示基板的像素电路中的第一导体部N1，第二断开处120对应于显示基板的像素电路中的第四导体部N4，第三断开处130对应于显示基板的像素电路中的第一复位晶体管T1的第一极和第一复位晶体管T7的第一极的连接位置。第一导体部N1对应于像素电路100中的N1节点，第二导体部N4对应于像素电路100中的n4节点。由此，选取上述的断开位置可以减小像素电路的设计和制造成本，且利于操作。

当然，在一些实施例中，也可以选取其他位置作为断开处，本公开的实施例对此不作限制。

图6A是本公开的实施例提供的一种显示基板的有源图案的平面图。

如图6A所示，显示基板包括衬底基板和多个像素电路，多个像素电路阵列排布在衬底基板上，多个像素电路包括多个有源图案601，多个有源图案601沿第一方向N延伸并沿第二方向Y排布，相邻的有源图案601在第二方向Y上彼此间隔，多个有源图案601中的至少一个包括至少一处断开位置，以形成彼此独立的多个有源子图案。

如图6A所示，显示基板包括有源图案层LY0，有源图案层LY0包括多个有源图案601。在本实施例中，有源图案601的断开位置为第一断开端605，当然，在一些实施例中，断开位置也可以是有源图案601中的其他位置。由此，断开后的有源图案601形成了多个有源子图案602、多个有源子图案603 以及多个有源子图案604，并且多个有源子图案602、多个有源子图案603以及多个有源子图案604之间互相独立。如图6A所示，每个有源图案601包括有源子图案602、有源子图案603以及有源子图案604。例如，在有源图案601中，每个像素电路包括一个有源单元606，以驱动发光元件发出红光、绿光、蓝光，或者白光等。

参考图3和图6A，通过将连续的有源图案601断开为多个有源子图案，将有源图案601隔断，多个有源子图案彼此间隔，分别独立设置，可以使得显示基板中各个区域中的有源图案的(Electro-Static discharge，ESD)环境均一化，从而减小工艺过程中的ESD影响的差异。例如，相对于第二区域B或第四区域D，第一区域A和第三区域C中的有源图案的ESD环境差异均较小。因此，第一区域A相比于第二区域B、第三区域C和第四区域D的显示效果将无明显的差异，进而可能减少因有源图案的ESD环境差异而出现的Mura以及其他可能的显示不良。

例如，如图6A所示，有源图案601可以包括半导体区和导体区，且有源图案601的断开位置位于导体区。

图6B是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。

如图6B所示，第一导电层LY1在衬底基板上的正投影与有源图案层LY0在衬底基板上的正投影至少部分交叠。

例如，在显示基板的制作过程中，采用自对准工艺，以第一导电层LY1为掩模对有源图案层LY0进行导体化处理。有源图案层LY0可通过对半导体薄膜进行构图而形成。有源图案层LY0经过导体化的区域为导体区，而未被导体化的区域未半导体区。由于有源图案层LY0中的导体区未被第一导电层LY1进行覆盖，因此将断开位置设置在导体区内可以不破坏显示基板的基本构图，减小对像素电路可能产生的影响，并且利于操作，减小制造成本。

例如，显示基板中的像素电路包括晶体管，并且晶体管包括控制极、第一极和第二极；半导体区被配置为形成晶体管的对应于控制极的沟道区，导体区被配置为形成晶体管的第一极和第二极。

例如，可以采用离子注入对有源图案层LY0进行掺杂，从而使得有源图案层LY0未被第一导电层LY1覆盖的部分被导体化，形成阈值补偿晶体管T2的第一极和第二极、驱动晶体管T3的第一极和第二极、数据写入晶体管T4 的第一极和第二极、第一发光控制晶体管T6的第一极和第二极、第二发光控制晶体管T5的第一极和第二极、第一复位晶体管T1的第一极和第二极、以及第二复位晶体管T7的第一极和第二极。有源图案层LY0被第一导电层LY1覆盖的部分为半导体区，并保留半导体特性，形成阈值补偿晶体管T2的沟道区、驱动晶体管T3的沟道区、数据写入晶体管T4的沟道区、第一发光控制晶体管T6的沟道区、第二发光控制晶体管T5的沟道区、第一复位晶体管T1的沟道区、以及第二复位晶体管T7的沟道区。

例如，如图6B所示，第二复位晶体管T7的第二极和第一发光控制晶体管T6的第二极一体形成；驱动晶体管T3的第一极、数据写入晶体管T4的第二极、第二发光控制晶体管T5的第二极一体形成。第二复位晶体管T7的第一极和第一复位晶体管T1的第一极可一体形成。由此，像素电路中的各晶体管的位置设置在有源图案层LY0中的导体区内和半导体区内。

例如，显示基板中的半导体区的材料包括多晶硅，导体区的材料包括经掺杂的多晶硅。

例如，本公开实施例采用的晶体管的沟道区可以为单晶硅、多晶硅(例如低温多晶硅)或金属氧化物半导体材料(如IGZO、AZO等)。在一个实施例中，该晶体管均为P型低温多晶硅(LTPS)薄膜晶体管。在另一个实施例中，与驱动晶体管T3的控制极直接连接的阈值补偿晶体管T2和第一复位晶体管T1为金属氧化物半导体薄膜晶体管，即晶体管的沟道材料也可以为金属氧化物半导体材料(如IGZO、AZO等)，金属氧化物半导体薄膜晶体管具有较低的漏电流，可以有助于降低驱动晶体管T3的控制极漏电流。

例如，本公开实施例采用的晶体管可以包括多种结构，如顶栅型、底栅型或者双栅结构。在一个实施例中，与驱动晶体管T3的控制极直接连接的阈值补偿晶体管T2和第一复位晶体管T1为双栅型薄膜晶体管，可以有助于降低驱动晶体管T3的控制极漏电流。

根据图6B可知，有源图案601从第一断开端605处断开，并且第一断开端605位于有源图案601的导体区内。此时，第一复位晶体管T1的第二极与阈值补偿晶体管T2的第二极断开。

图6C是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。

参考图6B和图6C，第一导电层LY1为像素电路提供了控制线GT、发 光控制信号线EML、复位控制信号线RST(包括第一复位控制信号线RST1和第二复位控制信号线RST2)以及存储电容Cst的第一极Ca，并且控制线GT、发光控制信号线EML、复位控制信号线RST均沿第二方向Y延伸；第二导电层LY2为像素电路提供了初始化信号线INT，并且第一初始化信号线viniT1和第二初始化信号线viniT2相连，以被输入相同的初始化信号vinit。此外，存储电容Cst的第二极Cb设置在第二导电层LY2中。

由图6C可知，第二导电层LY2的设置与第一断开端605处无连接关系。

图6D是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。

例如，两个相邻的有源子图案在断开位置通过同一个连接部连接，和/或两个相邻的有源子图案在断开位置分别与两个不同的信号线连接。

例如，显示基板还包括第一连接层LY3，第一连接层LY3设置在有源图案601的背离衬底基板的一侧，第一连接层LY3包括多个连接部，且多个连接部中的至少一个被配置为将各个晶体管进行连接。

如图6D所示，第一连接层LY3设置在有源图案601的背离衬底基板的一侧，并且第一连接层LY3在衬底基板上的正投影与第一导电层LY1在衬底基板上的正投影、第二导电层LY2在衬底基板上的正投影分别至少部分交叠。第一连接层LY3为像素电路提供了第一电压信号线VDD以及多个连接部。例如，多个连接部包括第一连接部611、第三连接部613、第四连接部614、发光控制连接部615和复位控制连接部616，多个连接部可以对显示基板中的晶体管进行连接。

例如，参考图6B、图6C和图6D，有源图案601的导体区包括第一导体部620，第一导体部620断开且在断开位置处包括第一断开端621和第二断开端622，多个晶体管包括第一复位晶体管T1和阈值补偿晶体管T2，第一断开端621作为第一复位晶体管T1的第二极，第二断开端622作为阈值补偿晶体管T2的第二极，多个连接部包括第一连接部611，且第一连接部611被配置为将第一导体部620的第一断开端621和第二断开端622进行连接。

例如，多个晶体管还包括驱动晶体管T3，并且第一连接部611与驱动晶体管T3的控制极连接。

参考图6C和图6D，在第一断开端621处，有源子图案618和有源子图案619为两个相邻的有源子图案，在第一断开端605通过同一个连接部连接， 即通过第一连接部611进行连接。第一连接部611通过孔H61与第一复位晶体管T1的第二极进行连接；在第二断开端622处，第一连接部611通过孔H62与阈值补偿晶体管T2的第二极进行连接。第一连接部611同时还通过孔H63与驱动晶体管T3的控制极连接。由此，通过设置第一连接部611，可以将第一复位晶体管T1的第二极、阈值补偿晶体管T2的第二极以及驱动晶体管T3的控制极连接在一起，并且通过第一连接部611对第一导体部620的断开处及驱动晶体管T3的控制极进行连接，将不会破坏像素电路中其他晶体管的连接结构，有利于减小制造成本。

此外，如图6D所示，第一发光控制晶体管T6的第二极与第二复位晶体管T7的第二极一体形成，并通过第四连接部614在孔H64处与发光元件的第一极相连。第二发光控制晶体管T5的第一极通过发光控制连接部615在孔H65处与第一电压信号线VDD连接。第二复位晶体管T7的第一极通过与复位控制连接部616的一端在孔H66处连接，复位控制连接部616的另一端在孔H67处与第二初始化信号线INT2连接，进而使得第二复位晶体管T7的第一极连接至第二初始化信号线INT2。

图6E是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

如图6E所示，第二连接层LY4设置在第一连接层LY3的背离衬底基板的一侧，并且第二连接层LY4在衬底基板上的正投影与第一导电层LY1在衬底基板上的正投影、第二导电层LY2在衬底基板上的正投影以及第一连接层LY3在衬底基板上的正投影分别至少部分交叠。第二连接层LY4为像素电路提供了数据线DT。

参考图6E与图6D，第一连接层LY3中的第三连接部613的一端通过孔H671与数据写入晶体管T4的第一极连接，第三连接部613的另一端通过孔H672与数据线DT连接，也即，第三连接部613作为一个中间转接连接件，将数据写入晶体管T4的第一极与数据线DT连接。

参考图6A至图6E，由于本实施例中显示基板的像素电路结构与图5A相同，关于各个晶体管之间的连接关系、各条信号线以及数据线的功能和实现方式等均可参考图5A和图5B中示出的显示基板，在此不作赘述。

例如，显示基板中每个像素电路至少包括一处断开位置。

参考图5B和图6A，有源图案层LY0的可选取的断开位置可以为第一断 开处110、第二断开处120或第三断开处130。例如，在有源图案601中，有源单元606对应于一个像素电路，且在每个有源单元606内均至少包括一处断开位置，由此，可以使得每个有源单元606内均包括至少两个有源子图案，以使得显示基板的各个区域内的有源子图案拥有基本相同的ESD环境，由此减小由于有源子图案的ESD环境差异而带来的Mura以及其他可能的显示不良。

例如，为了提高均一性，避免ESD环境差异的影响，显示基板中每个像素电路对应的有源图案的断开位置可以是相同的。

参考图5B和图6A，例如，在每个有源单元606内均至少包括一处断开位置，并且断开位置均选取在每个有源单元606内的第一断开处110，或选取在第二断开处120，或选取在第三断开处130。在每个有源单元606内选择相同的断开位置，可以使得每个有源单元606内均包括相同的有源子图案，由此可以减小由于有源子图案的形状差异而可能带来的ESD环境差异的影响，易于保证和实现对有源子图案的ESD环境的均一性，同时还可以减小制造和操作成本。

例如，显示基板中至少部分像素电路对应的有源图案的断开位置是不同的。

参考图5B和图6A，例如，在每个有源单元606内均至少包括一处断开位置，并且每个有源单元606内的断开位置不相同。例如，每个有源单元606内的断开位置可以是在第一断开处110或在第二断开处120，或选取在第三断开处130。例如，在每个有源单元606内选择的断开位置可以根据像素电路的实际构图情况而定。例如，当像素电路中的构图空间受限或者连接部件排布不便时，也可以根据实际情况将有源单元606中的断开位置设置在不同的位置，从而可以更好地满足像素电路的构图需求和功能实现需求。

例如，显示基板中至少两列所述像素电路的个数不相等。

参考图3和图6A，显示基板中阵列排布有多个像素电路，对于同一列中的像素电路可以为不连续设置。例如，同一列中的像素电路之间可以预留出一定的间隔距离。相应地，同一列有源图案601中相邻的有源单元606之间可以设置有一定间隔距离。

例如，在第一方向N上，该间隔距离可以为显示基板的最大尺寸的1/20-1/8；例如，在第一方向N上，该间隔距离可以为显示基板的最大尺寸的 1/15-1/10；例如，在第一方向N上，该间隔距离可以为显示基板的最大尺寸的1/12-1/11。例如，当同一列中的像素电路为不连续设置时，显示基板可以是例如图3所示的设置有孔的显示基板，例如，可以通过设置有孔的显示基板来进行功能提升，例如可以在该区域内设置摄像头等装置。

由此，通过使显示基板中至少两列所述像素电路的个数不相等，可以适应于更多形式需求的显示基板，例如，可以适应于需要进行开孔的显示基板。同时，通过使得显示基板中列向的有源图案包括至少一处断开位置，以形成多个有源子图案，从而可以减小由于有源子图案的形状差异而可能带来的ESD环境差异的影响，易于保证和实现对有源子图案的ESD环境的均一性。

例如，显示基板中至少一列所述像素电路所对应的有源图案均存在至少一个断开位置，和/或至少一行所述像素电路所对应的有源图案均存在至少一个断开位置。

例如，参考图3、图5B和图6A，显示基板中可以至少包括一列有源图案中的有源单元606均包括至少一处断开位置，由此对于同一列的每个有源单元606在进行断开后均包括多个有源子图案。也即，显示面板中存在至少一列像素电路，该列中的每个像素电路所对应的有源图案均包括至少一个断开位置。例如，显示基板中可以包括多列有源图案中的有源单元606均包括至少一处断开位置。例如，显示基板中可以包括多列相邻的有源图案中的有源单元606均包括至少一处断开位置。例如，如图3所示，第二区域B，和/或第四区域D可以为多列相邻的有源图案中的有源单元606均包括至少一处断开位置的区域；例如，如图3所示，第一区域A、第二区域B和第三区域C可以为多列相邻的有源图案中的有源单元606均包括至少一处断开位置的区域；例如，如图3所示，第一区域A、第二区域B和第四区域D可以为多列相邻的有源图案中的有源单元606均包括至少一处断开位置的区域。因此，至少可以使得特定区域，例如第一区域A、第二区域B、第三区域C以及第四区域D由于有源子图案的形状差异而可能带来的ESD环境差异的影响减小，并易于保证和实现对有源子图案的ESD环境的均一性。

例如，参考图3、图5B和图6A，显示基板中可以至少包括一行有源单元606在进行断开后均包括多个有源子图案。也即，显示面板中存在至少一行像素电路，该行中的每个像素电路所对应的有源图案均包括至少一个断开位置。例如，第三区005(如图3所示)中的每行有源单元606可以不设置断 开位置，而显示基板中除第三区005以外的区域中的像素电路所对应的有源单元606中可以均设置有断开位置，这样，至少可以使得第三区005或除第三区005以外的区域由于有源子图案的形状差异而可能带来的ESD环境差异的影响减小，并易于保证和实现对有源子图案的ESD环境的均一性。

例如，显示基板中至少一列所述像素电路所对应的有源图案均存在至少一个断开位置相同，和/或至少一行所述像素电路所对应的有源图案均存在至少一个断开位置相同。

结合上述关于断开方案的描述，当至少一列所述像素电路所对应的有源图案均存在至少一个断开位置相同，和/或至少一行所述像素电路所对应的有源图案均存在至少一个断开位置相同时，可以减小所选的进行断开设计的有源图案的中有源子图案的形状差异，从而进一步减小由于有源子图案的形状差异而可能带来的ESD环境差异的影响减小，并易于保证和实现对有源子图案的ESD环境的均一性，并更好地满足像素电路的构图需求和功能实现需求。

图7A是本公开的实施例提供的一种显示基板的有源图案的平面图。图7B对应于图7A提供的显示基板中的像素电路的布局图。

相比于图6A至图6E的实施例提供的显示基板，图7A和图7B所示的显示基板中的像素电路的制作流程、各层之间的层叠关系以及各个晶体管之间的连接和功能基本相同，差异在于图7A和图6A中有源图案层LY0的断开位置不同，由此在不同的断开位置处的连接方式不同。参考图5B、图6A和图7A，图6A中有源图案层LY0的断开位置对应于图5B中的第一断开处110，图7A中有源图案层LY0的断开位置对应于图5B中的第二断开处120。

例如，参考图7A和图7B，在显示基板的有源图案层LY0中，有源图案701的导体区包括第二导体部702，第二导体部702断开且在断开位置处包括第三断开端703和第四断开端704，显示基板中的多个晶体管包括第一发光控制晶体管T6和第二复位晶体管T7，并且第三断开端703作为第一发光控制晶体管T6的第二极，第四断开端704作为第二复位晶体管T7的第二极，第二连接层LY4包括第二连接部705(如图7B中的黑色框线所示)，第二连接部705被配置为将第二导体部702的第三断开端703和第四断开端704进行连接。

如图7B所示，第二连接部705设置在第一连接层LY3，第二连接部705与第一发光控制晶体管T6的第二极通过孔H710进行连接，第二连接部705 第二复位晶体管T7的第二极通过孔H711进行连接。

例如，参考图7A和图7B，显示基板包括发光元件(图中未示出)，第二连接部705与发光元件、第三断开端703和第四断开端704分别相连。

例如，参考图7A和图7B，发光元件可以设置在第二连接层LY4远离衬底基板的一侧，并且发光元件的第一极可以通过孔H711与第二连接部705进行连接，从而实现与第三断开端703和第四断开端704的连接，也即实现了与第一发光控制晶体管T6的第二极以及第二复位晶体管T7的第二极的连接。

通过将显示基板中有源图案层LY0的断开位置设置在第二断开处120，并通过第一连接层LY3中的第二连接部705对各断开端进行连接，可以在实现显示基板中像素电路正常运行的同时，降低由于有源图案701的ESD环境差异而产生的影响，进而避免由此导致的显示基板上出现Mura以及其他可能的显示不良等现象。

图8A是本公开的实施例提供的一种显示基板的有源图案的平面图。图8B是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。图8C是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。图8D是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。图8E是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

相比于图6A至图6E的实施例提供的显示基板，图8A至图8E所示的显示基板中的像素电路的制作流程、各层之间的层叠关系以及各个晶体管之间的连接和功能基本相同，差异在于图8A至图8E中有源图案层LY0的断开位置不同，由此在不同的断开位置处的连接方式不同。参考图5B、图6A、图7A和图8A，图6A中有源图案层LY0的断开位置对应于图5B中的第一断开处110，图7A中有源图案层LY0的断开位置对应于图5B中的第二断开处120，图8A中有源图案层LY0的断开位置对应于图5B中的第三断开处130。

例如，参考图8A至图8C所示，在显示基板的有源图案层LY0中，有源图案801的导体区包括第三导体部802，第三导体部802断开且在断开位置处包括第五断开端803和第六断开端804；像素电路中的多个晶体管包括第一复位晶体管T1和第二复位晶体管T7；第五断开端803作为第一复位晶体管T1的第一极，第六断开端804作为第二复位晶体管T7的第一极；显示基板包括 第一导电层LY1和第二导电层LY2，并且有源图案层LY0、第一导电层LY1和第二导电层LY2沿远离衬底基板的方向依次设置，多个连接部包括第五连接部807和第六连接部808，其中，第二导电层LY2包括第一初始化信号线ViniT1和第二初始化信号线ViniT2，第一复位晶体管T1的第一极与第一初始化信号线ViniT1通过第五连接部807实现连接，第二复位晶体管T2的第一极与第二初始化信号线ViniT2通过第六连接部808实现连接。

例如，参考8A和图8B，有源图案801中包括多个有源单元805，并且每个有源单元805对应于一个像素电路。图8A中的显示基板中的各个有源图案801沿第一方向延伸，按照第二方向Y排布，并且每一行中的有源单元805均在相应的第二导体部802处断开，由此可形成排布在同一行中的多个第三断开端803或多个第四断开端804。例如，断开区806示出了分布在第二方向Y上同行排列的多个有源单元805的多个断开端。

参考图8A和图8B，将有源图案801在第三导体部802断开后，第二复位晶体管T7的第二极和第一发光控制晶体管T6的第二极连接并一体形成；第二复位晶体管T7的第一极与第一复位晶体管T1的第一极断开；第一复位晶体管T1的第一极与阈值补偿晶体管T2的第二极连接并一体形成。第一复位晶体管T1和阈值补偿晶体管T2均以双栅的形式设置，有利于降低漏电。

如图8C所示，第二导电层LY2为像素电路提供了两条初始化信号线INT，即第一初始化信号线INT1和第二初始化信号线INT2相连，以使得第一复位晶体管T1和第二复位晶体管T7分别接收初始化信号。第一初始化信号线INT1被配置为给第一复位晶体管T1输入初始化信号，并与第一复位晶体管T1的第一极连接。第二初始化信号线INT2被配置为给第二复位晶体管T7输入初始化信号，并与第二复位晶体管T7的第一极连接。第一初始化信号线INT1设置在第二初始化信号线INT2远离第一复位晶体管T1的控制极的一侧，并且第一初始化信号线INT1在衬底基板上的正投影与有源图案在衬底基板上的正投影至少部分交叠。在第一方向N上，第二初始化信号线INT2设置在第一初始化信号线INT1与复位控制信号线RST之间，并且第二初始化信号线INT2在衬底基板上的正投影与有源图案在衬底基板上的正投影至少部分交叠。

如图8D所示，第一连接层LY3包括第五连接部807和第六连接部808，第五连接部807的一端与第一复位晶体管T1的第一极通过孔H81连接，第五 连接部807的另一端与第一初始化信号线INT1通过孔H82连接，进而实现了第一复位晶体管T1的第一极与第一初始化信号线INT1的连接。

如图8D所示，第六连接部808的一端与第二复位晶体管T7的第一极通过孔H83连接，第六连接部808的另一端与第二初始化信号线INT2通过孔H84连接，进而实现了第二复位晶体管T7的第一极与第二初始化信号线INT2的连接。由此，第一复位晶体管T1与第二复位晶体管T7可以分别接收初始化信号。

参考图8A和图8E，在显示基板设置第二连接层LY4后，第二连接层LY4为像素电路提供了数据线DT，并且数据写入晶体管T4的第一极与数据线DT连接。显示基板中的各个有源图案801每一行中的有源单元805均在相应的第二导体部802处断开，并形成了断开区806内分布在第二方向Y上同行排列的多个有源单元805的多个断开端。如图8E所示，在连接区810，分布在同一行的有源单元805中的多个第五断开端803均与第二初始化信号线连接，多个第六断开端804均与第一初始化信号线连接。

由此，将像素电路中的有源图案801从第三导体部802处断开，可以使得第一复位晶体管T1与第二复位晶体管T7可以分别接收不同的初始化信号，可以保证像素电路的正常运行并减少信号干扰的风险；同时，还可以增强有源图案层LY0中各个区域内的有源子图案的ESD环境的均一性，减小由于有源子图案的ESD环境差异而带来的Mura以及其他可能的显示不良。

图9是本公开的实施例提供的显示基板的有源图案的示意图。

例如，在一些实施例中，多个像素电路阵列排布在衬底基板上。例如，

如图9所示，显示基板中的多个像素电路包括多个有源图案901，并且有源图案901中的至少一个包括相邻且间隔至少一行像素电路的断开位置。也即，同一列的有源图案中的相邻的断开位置可以间隔至少一行。

参考图5A和图9，有源图案层LY0中包括第四断开处910、第五断开处920或第六断开处930，第四断开处910对应于显示基板的像素电路中的第一导体部N1，第五断开处920对应于显示基板的像素电路中的第四导体部N4，第六断开处930对应于显示基板的像素电路中的第一复位晶体管T1的第一极和第一复位晶体管T7的第一极的连接位置。在沿第一方向N的至少一列多个像素电路中，有源单元902和有源单元903的断开位置可以不相同，例如，有源单元902可以在第四断开处910处断开，有源单元903可以在第五断开 处920处断开，因此，在有源单元902和有源单元903可以间隔至少一行像素电路。例如，在有源单元902和有源单元903可以包括一个或多一行像素电路，其中在两个进行断开的有源单元之间所间隔的像素电路的具体行数可以根据实际的构图情况而定，例如，同一列的有源图案中的相邻的断开位置可以间隔至少两行，本公开的实施例对于同一列的有源图案中的相邻的断开位置的间隔的像素电路的行数不作限定。当然，在一些实施例中，进行断开设计的有源单元也可以选取在不同行或不同列，本公开对此不作限制。

因此，可以根据实际构图需求，将有源图案中的断开位置设置在同一列中的不相邻的有源单元，从而在保证和实现对有源子图案的ESD环境的均一性的同时，还可以更好地满足像素电路的构图需求和功能实现需求。

图10A是本公开的实施例提供的一种显示基板的有源图案的平面图。图10B是本公开的实施例提供的一种显示基板的第一导电层的示意图。图10C是本公开的实施例提供的一种显示基板的第二导电层的示意图。图10D是本公开的实施例提供的一种显示基板的第一连接层的示意图。图10E是本公开的实施例提供的一种显示基板的第二连接层的示意图。图10F是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。图10G是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。图10H是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。图10I是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

相比于前述实施例中所提供的显示基板，图10A至图10I所示的显示基板中的像素电路的制作流程、各层之间的层叠次序以及各个晶体管之间的连接和功能基本相同，并且图10A至图10I所示的显示基板中的像素电路的中有源图案层LY0的断开位置也对应于图5B中的第三断开处130，对于相同之处在此不作过多赘述。在图10A至图10I所示的显示基板中，像素电路中信号线的形状及走线方式进行了优化设计，以减少显示串扰等问题的出现，并提升显示基板的显示效果。

图10A-图10I示出了本公开一些实施例提供的一种像素电路的各层及其叠加关系的示意图，参考图10A、图10B和图10F，该像素电路包括图2B所示的第一复位晶体管T1、阈值补偿晶体管T2、数据写入晶体管T4、第二发 光控制晶体管T5、第一发光控制晶体管T6、第二复位晶体管T7、驱动晶体管T3以及存储电容Cst，各晶体管的控制极、第一极和第二极的形成方式可参考前述实施例，相同之处在此不作赘述。

图10A-图10I还示出了设置在第一导电层LY1中的控制线GT、发光控制信号线EML、复位控制信号线RST以及存储电容Cst的第一极Ca，并且控制线GT、发光控制信号线EML、复位控制信号线RST均沿第二方向Y延伸。第二导电层LY2为像素电路提供了初始化信号线INT，并且第一初始化信号线INT1和第二初始化信号线INT2分别设置，此外，存储电容Cst的第二极Cb设置在第二导电层LY2中。第一连接层LY3为像素电路提供了第一电压信号线VDD以及多个连接部。例如，多个连接部可以对显示基板中的晶体管进行连接。第二连接层LY4为像素电路提供了数据线DT。各条信号线和数据线的连接关系和作用实现原理可参考前述实施例。

例如，如图10F所示，阀值补偿晶体管T2可以为单栅晶体管。

参考图10D、图10F和图10H，显示基板包括第一导体部N10和第一连接部101，第一复位晶体管T1的第二极和阈值补偿晶体管T2的第二极连接至第一导体部N10，并且和第一导体部N10在有源图案层LY0上一体形成；驱动晶体管T3的控制极通过第一连接部101与第一导体部N10在第一过孔H101处实现连接。控制线GT沿第二方向沿伸，当阀值补偿晶体管T2为单栅晶体管时，阈值补偿晶体管T2在第一方向N上的结构空间要求较低，从而可以在复位控制信号线RST与控制线GT之间预留出更多的空间，使得显示基板的版图排布更加宽松。

例如，可以根据实际设计需要调整第一导体部N10的形状与走势，也可以改变第一过孔H101在第一导体部N10上的位置。例如，如图10G所示，第一过孔H101可以设置在靠近控制线GT的位置。

例如，如图10H所示的显示基板，包括有源图案层LY0、第一导电层LY1、第二导电层LY2和第一连接层LY3，第一导电层LY1位于有源图案层LY0与第一连接层LY3之间，，并且阀值补偿晶体管T2的控制极位于第一导体层LY1；第二导电层LY2位于第一导电层LY1与第一连接层LY3之间，第二导电层LY2包括第一电源信号线VDD1，第一电源信号线VDD1沿第二方向Y延伸。像素电路中的晶体管还包括驱动晶体管T3，且在第一方向N上，第一电源信号线VDD1位于阀值补偿晶体管T2的控制极远离驱动晶体管T3的一 侧。

如图10H所示，第一电源信号线VDD1设置于复位控制信号线RST与控制线GT之间，控制线GT的一部分作为阀值补偿晶体管T2的控制极，驱动晶体管T3位于阀值补偿晶体管T2的控制极(控制线GT)远离第一电源信号线VDD1的一侧，并且复位控制信号线RST与控制线GT均无交叠，由此可以在良好地利于版图空间的同时，减少与复位控制信号线RST与控制线GT上的信号发生串扰的风险。同时，通过沿第二方向Y延伸的第一电源信号线VDD1，可以将控制线GT与复位控制信号线RST间隔开，从而也可以减小与控制线GT与复位控制信号线RST上的信号发生串扰的风险。

例如，参考图10A、图10C和10H，第一连接层LY3包括第一连接部101，并且驱动晶体管T3的控制极通过第一连接部101与第一导体部N10在第一过孔H101处连接。第一电源信号线VDD1包括主体部102和至少一个隔离部103，主体部102沿第二方向Y延伸，至少一个隔离部103与主体部102连接并沿第一方向N延伸，第一过孔H101位于至少一个隔离部103与主体部102形成的围设区104内。

参考图10C和10H，至少一个隔离部103与主体部102形成的围设区104为不封闭区域，并且至少一个隔离部103与控制线GT均无交叠，在第一方向N上，围设区104与驱动晶体管T3的控制极的中心线基本重合，图10C中以L11表示，也即，驱动晶体管T3的控制极正对着围设区104。第一连接部101伸入但未贯穿围设区104，以将驱动晶体管T3的控制极与第一导体部N10在第一过孔H101处实现连接。第一过孔H101在第一方向N上远离驱动晶体管T3的一侧以及在第二方向Y上的两侧均被围设区104包围，因此，围设区104的设置可以将第一过孔H101两侧及远离驱动晶体管T3的一侧的信号进行隔离，以减小通过第一过孔H101连接的信号线发生串扰的风险。例如，参考图10I，围设区104的设置还可以减小在第一过孔H101进行连接的信号线与数据线DT之间的串扰等相互影响。

例如，参考图10C、图10G和图10H，第一电源信号线VDD1还包括至少一个遮挡部105，至少一个遮挡部105与主体部102连接并沿第一方向N延伸，至少一个遮挡部105设置在主体部102远离隔离部103的一侧，且至少一个遮挡部105在衬底基板上的正投影和第一导体部N10在衬底基板上的正投影至少部分交叠。

参考图10C、图10G和图10H，在复位控制信号线RST与控制线GT之间的第一电源信号线VDD1总体上沿第二方向Y沿伸，至少一个遮挡部105随第一导体部N10的走线趋势进行设计，并尽可能地将其覆盖，由此形成了遮蔽区106，遮蔽区106与两侧的过孔结构无交叠。通过用遮挡部105对第一导体部N10(例如，可以为除第一过孔H101区域以外的部分)进行遮蔽，有利于显示基板的信号屏蔽和版图设计。

参考图10E和图10I，显示基板中设置有第一导电层LY1和第二导电层LY2以及第二连接层LY4，并且第一导电层LY1、所述第二导电层LY2以及第二连接层LY4沿远离衬底基板的方向依次设置，第二连接层LY4位于第一连接层LY3远离衬底基板的一侧，第二连接层LY4包括初始化连接信号线CON-Vinit，且初始化连接信号线CON-Vinit沿第一方向N延伸；第二导电层LY2包括第一初始化信号线INT1，第一初始化信号线INT1沿第二方向Y延伸；多个晶体管中包括第一复位晶体管T1，其中，第一复位晶体管T1的第一极与第一初始化信号线INT1连接，而第一初始化信号线INT1与初始化连接信号线CON-Vinit连接。

参考图10E和图10I，第二连接层LY4包括多条数据线DT以及多个连接部，在第二方向上，初始化连接信号线CON-Vinit设置在两条数据线DT之间。第一初始化信号线INT1沿第二方向延伸，第一复位晶体管T1的第一极通过过孔H1002与第一初始化信号线INT1进行连接。初始化连接信号线CON-Vinit通过过孔H103与第一初始化信号线INT1进行连接，从而可以通过初始化连接信号线CON-Vinit减小第一初始化信号线INT1的loading，从而使得像素充电速率提升。

例如，如图10I所示，显示基板中包括对应于多个子像素的多个像素电路，例如，多个像素电路包括多个像素电路组，每个像素电路组包括第一像素电路子组1010和第二像素电路子组，并且第二像素电路子组、第一像素电路子组1010沿第二方向依次排布，第一像素电路子组1010包括沿第一方向依次排布的多个第一像素电路，第二像素电路子组包括沿第一方向依次排布的多个第二像素电路和第三像素电路，初始化连接信号线CON-Vinit设置在所述第一像素电路子组1010中，以利于版图设计和提高显示效果。

例如，多个像素电路组中的第二像素电路子组包括第二像素电路子组1020和第二像素电路子组1030，第二像素电路子组1020中包括多个第二像 素电路，第二像素电路子组1030包括多个第三像素电路。例如，第一像素电路被配置为驱动绿色子像素发光，第二像素电路被配置为驱动红色子像素发光，第三像素电路被配置为驱动蓝色子像素发光。在本公开的一些实施例中，各像素电路与子像素之间的对应关系可以根据实际设计需求而灵活设置，本公开的实施例对此不作显示。例如，第二像素电路1020也可以被配置为驱动绿色子像素发光，第三像素电路1030也可以被配置为驱动红色子像素发光。

参考图10D、图10F、图10E和图10H，显示基板设置有第一连接部101，第一复位晶体管T1的第二极、阈值补偿晶体管T2的第二极以及驱动晶体管T3的控制极与第一连接部101在第一过孔H101处实现连接，初始化连接信号线CON-Vinit在衬底基板上的正投影与第一连接部101在衬底基板上的正投影至少部分交叠。

参考图10D、图10E、图10F和图10H，初始化连接信号线CON-Vinit覆盖在第一过孔H101处的第一连接部101上，由此可以削弱连接在第一过孔H101处的信号线受第一过孔H101周围及上方信号的影响。

例如，参考图10B、图10C、图10F和图10G，第一导电层LY1包括第一电容部170，第一电容部170包括多个第一电容子部171，且多个第一电容子部171沿第二方向Y间隔排列；第二导电层LY2包括第二电容部180，第二电容部180包括多个电容岛181，多个电容岛181沿第二方向Y间隔排列，且每个第一电容子部171与每个电容岛181的至少部分相对设置。

参考图10B、图10C、图10F和图10G，每个第一电容子部171与每个电容岛181一一对应，第一电容子部171作为存储电容的第一极Ca，电容岛181作为存储电容的第二极Cb，第一电容子部171与电容岛181相对设置，以形成存储电容Cst。存储电容的第一极Ca也作为驱动晶体管T3的控制极。

如图10F所示，显示基板还包括第二导体部N20、第三导体部N30和第四导体部N40。驱动晶体管T3的第一极、数据写入晶体管T4的第二极和第二发光控制晶体管T5的第二极连接至第二导体部N20，并且和第二导体部N20在有源图案层LY0一体形成。阈值补偿晶体管T2的第一极、驱动晶体管T3的第二极和第一发光控制晶体管T6的第一极连接至第三导体部N30，并且和第三导体部N30在有源图案层LY0一体形成。第一发光控制晶体管T6的第二极和第二复位晶体管T7的第二极连接至第四导体部N40，并且与第四导体部N40在有源图案层LY0层上一体形成。

如图10C所示，第二电容部180中的多个电容岛181间隔设置，且互相之间未连通。如图10C所示，相邻的电容岛181设置有间隔区182，间隔区182的尺寸可以根据实际版图设计的需要进行设计，本公开的实施例对此不作限制。参考图10C和图10G，当相邻的电容岛181设置有间隔区182后，间隔区182在衬底基板上的正投影与第三导体部N30在衬底基板上的正投影至少部分交叠，而电容岛181在衬底基板上的正投影与第三导体部N30在衬底基板上的正投影无交叠。因此，通过将多个电容岛181间隔设置可以减小电容岛181与第三导体部N30之间的寄生电容，从而减少对像素电路的稳定运行造成影响。

参考图10D、图10E、图10H与图10I，第一连接层LY3还包括连接部131、连接部132、连接部133、连接部134，多个连接部可以对显示基板中的晶体管进行连接。

参考图10D、图10E、图10H与图10I，连接部131的一端通过过孔H105与第一复位晶体管T1的第一极进行连接，连接部131的另一端通过过孔H106连接至第一初始化信号线INT1，也即通过连接部131实现了第一复位晶体管T1的第一极与第一初始化信号线INT1之间的连接。

参考图10D、图10E、图10H与图10I，连接部132的一端通过过孔H107与第二复位晶体管T7的第一极进行连接，连接部132的另一端通过过孔H108连接至第二初始化信号线INT2，也即通过连接部132实现了第二复位晶体管T7的第一极与第二初始化信号线INT2之间的连接。

参考图10D、图10E、图10H与图10I，连接部133的一端通过过孔H109与数据写入晶体管T4的第一极进行连接，连接部132的另一端通过过孔H121连接至数据线DT，也即通过连接部133实现了数据写入晶体管T4的第一极与数据线DT之间的连接，也即，连接部133作为一个中间转接连接件，将数据写入晶体管T4的第一极与数据线DT连接。

参考图10D、图10E、图10H与图10I，连接部134的一端通过过孔H122与第一发光控制晶体管T6的第二极进行连接，连接部134的另一端通过过孔H123连接至第二连接层LY4上的连接部135，进而通过过孔H123与发光元件的第一极E1(图中未示出)进行连接，也即，连接部134和连接部135作为两个中间转接连接件，将第一发光控制晶体管T6的第二极与发光元件的第一极E1连接。

参考图10D、图10E、图10H与图10I，在第三像素电路中，第一电压信号线VDD沿第一方向延伸，第一电源信号线VDD1通过过孔H102与第一电压信号线VDD进行连接，由此可以减小第一电压信号线VDD的负载(loading)，提升像素电路的运行性能。第二连接层LY4还包括第二电源信号线VDD2，第二电源信号线VDD2沿第一方向延伸，并且第二电源信号线VDD2的走线形势尽量趋近于第一连接层LY3中的第一电压信号线VDD。如图10I所示，沿垂直于衬底基板的方向，第二电源信号线VDD2覆盖在第一电压信号线VDD上，并且通过过孔H125与第一电压信号线VDD实现连接，因此，第二电源信号线VDD2由此设置可以减小第一电压信号线VDD的负载(loading)，有利于像素电路的有效运行。

图11A是本公开的实施例提供的一种显示基板的有源图案的平面图。图11B是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。图11C是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。图11D是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。图11E是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

相比于图10A至图10I所提供的显示基板，图11A至图11E所示的显示基板中的像素电路的制作流程、各层之间的层叠次序以及各个晶体管之间的连接和功能基本相同，并且图11A至图11E所示的显示基板中的像素电路的中有源图案层LY0的断开位置也对应于图5B中的第三断开处130，对于相同之处在此不作过多赘述。不同的是，在图11A至图11E所示的显示基板中，像素电路中各条信号线的形状及走线方式进行了另一种优化设计，以减少显示串扰等问题的出现，并提升显示基板的显示效果。

图11A至图11E示出了本公开一些实施例提供的一种像素电路的各层及其叠加关系的示意图，该像素电路包括图2B所示的第一复位晶体管T1、阈值补偿晶体管T2、数据写入晶体管T4、第二发光控制晶体管T5、第一发光控制晶体管T6、第二复位晶体管T7、驱动晶体管T3以及存储电容Cst，各晶体管的控制极、第一极和第二极的形成方式可参考前述实施例，相同之处在此不作赘述。

图11A至图11E还示出了设置在第一导电层LY1中的控制线GT、发光 控制信号线EML、复位控制信号线RST以及存储电容Cst的第一极Ca，并且控制线GT、发光控制信号线EML、复位控制信号线RST均沿第二方向Y延伸。第二导电层LY2为像素电路提供了初始化信号线INT，即分别设置的第一初始化信号线INT1和第二初始化信号线INT2，此外，存储电容Cst的第二极Cb设置在第二导电层LY2中。第一连接层LY3为像素电路提供了第一电压信号线VDD以及多个连接部。例如，多个连接部可以对显示基板中的晶体管进行连接。第二连接层LY4为像素电路提供了数据线DT。各条信号线和数据线的连接关系和作用实现原理可参考前述实施例。

例如，参考图11A至图11E，显示基板包括第一导电层LY1和第二导电层LY2，其中，第一导电层LY1、第二导电层LY2以及第一连接层LY3沿远离衬底基板的方向依次设置，第二导电层LY2包括第一电源信号线VDD1，其中，第一电源信号线VDD1包括多个电源部，例如电源部111、电源部112、电源部113，多个电源部沿第二方向Y排布，且间隔设置；显示基板的导体区包括第一导体部N21，显示基板中的晶体管包括第一复位晶体管T1、阀值补偿晶体管T2和驱动晶体管T3，第一导体部N21与第一复位晶体管T1的第二极和阀值补偿晶体管T2的第二极分别连接；显示基板中的多个连接部包括第一连接部114，驱动晶体管T3的控制极通过第一连接部114与第一导体部N21在第一过孔H110处连接，第一过孔H110位于相邻的电源部之间。

如图11D所示，第一过孔H110在衬底基板上的正投影与各个电源部衬底基板上的正投影无交叠，并且在第二方向Y上，各个电源部具有水平中心线L110，第一过孔H110基本设置在水平中心线L110上。

参考图11D和图11E，通过将第一过孔H110设置在相邻的电源部之间，可以使得位于第一过孔H110两侧的电源部对连接在第一过孔H110处的信号线起到隔离和屏蔽信号的作用。例如，在第二方向Y上，第一过孔H110远离阀值补偿晶体管T2的一侧设置有数据线DT，电源部112可以对第一过孔H110处的信号线与数据线进行隔离，以减小数据线中的信号对第一过孔处的信号产生干扰，进而可以优化像素电路的运行性能。

例如，参考图11C、图11D和图11E，至少一个电源部中包括主体部和至少一个隔离部，并且至少一个隔离部与主体部连接并沿第一方向N延伸，第一过孔H110位于相邻的主体部与隔离部之间。

参考图11D和图11E，第一连接部包括连接部1125，连接部1125的一端 通过过孔H1101与数据写入晶体管T4的第一极进行连接，连接部1125的另一端通过过孔H1112连接至数据线DT，也即通过连接部1125实现了数据写入晶体管T4的第一极与数据线DT之间的连接。也即，连接部1125作为一个中间转接连接件，将数据写入晶体管T4的第一极与数据线DT连接。

参考图11C和图11D，电源部111包括主体部115和隔离部(未示出)，电源部112包括主体部116和隔离部1120，电源部113包括主体部117和隔离部1120。各个电源部中通过设置隔离部1120，可以对第一过孔H110处的信号线(第一连接部)与数据线进行隔离，对第一过孔H110处的信号线在左右两侧进行隔离屏蔽，以减小数据线DT上的信号对第一过孔H110处的信号产生干扰，进一步优化像素电路的运行性能。

参考图11A、图11C和图11D，第一电源信号线VDD1还包括至少一个遮挡部119，至少一个遮挡部119与各个主体部连接并沿第一方向N延伸，至少一个遮挡部119设置在主体部远离隔离部1120的一侧，并且至少一个遮挡部119在衬底基板上的正投影与第一导体部N21在衬底基板上的正投影至少部分交叠。

参考图11B、图11C和图11D，在复位控制信号线RST与控制线GT之间的第一电源信号线VDD1总体上沿第二方向Y沿伸，至少一个遮挡部119随第一导体部N21的走线趋势进行设计，并尽可能地将其覆盖，遮挡部119与其周围的过孔结构无交叠。通过用遮挡部119对第一导体部N21(例如，除第一过孔H110区域以外的部分)进行遮蔽，有利于像素电路的信号屏蔽，并使得版图空间相对宽松。

例如，参考图11A至图11C，显示基板中的驱动晶体管T3的沟道区1126呈折线型。相比于一些实施例中的其他形状(例如，几字型有源图案)，设计为折线型的沟道区1126可以减小驱动晶体管T3的沟道区的有源图案在第一方向N上的尺寸L，有利于使得显示基板的构图空间更宽松，增加构图空间的利用率。

例如，可以将驱动晶体管T3的沟道区设计为呈Z形，从而可以在驱动晶体管T3的正常运行的同时，减小驱动晶体管T3的沟道区的有源图案在第一方向N上的尺寸L，并且Z形有源图案易于实现，操作成本较低。

例如，在本公开的一些实施例中，不限于将折线形驱动晶体管T3的沟道区的有源图案设计为Z形，任何可以减小驱动晶体管T3的沟道区的有源图案 在第一方向N上的尺寸L，并有利于使显示基板的构图空间更宽松的形状均可，本公开的实施例对此不作限制。

例如，参考图11D和图11E，显示基板中的第一导电层LY1、第二导电层LY2以及第二连接层LY4沿远离所述衬底基板的方向依次设置，第二连接层LY4位于第一连接层LY3远离衬底基板的一侧，第二连接层LY4包括初始化连接信号线CON-Vinit，且初始化连接信号线CON-Vinit沿第一方向N延伸；第二导电层LY2包括第一初始化信号线INT1，第一初始化信号线INT1沿第二方向Y延伸；多个晶体管包括第一复位晶体管T1，第一复位晶体管T1的第一极与第一初始化信号线INT1连接，第一初始化信号线INT1与初始化连接信号线CON-Vinit连接。

相比于图10E中的显示基板，图11E中的初始化连接信号线连接CON-Vinit的形状走势不同，但是同样设置在驱动绿色子像素发光的子像素电路中，也即初始化连接信号线连接CON-Vinit设置在子像素电路1130中。初始化连接信号线连接CON-Vinit与第一初始化信号线INT1进行连接，进而可以减小第一初始化信号线INT1的loading，从而使得像素充电速率提升。

例如，参考图11C-图11D，初始化连接信号线CON-Vinit在衬底基板上的正投影与第一连接部114在衬底基板上的正投影至少部分交叠，初始化连接信号线CON-Vinit覆盖在第一过孔H110处的第一连接部114上，由此可以削弱连接在第一过孔H110处的信号线受第一过孔H110周围及上方信号的影响。

图12A是本公开的实施例提供的一种显示基板的有源图案的平面图。图12B是本公开的实施例提供的一种显示基板的第一导电层的示意图。图12C是本公开的实施例提供的一种显示基板的第二导电层的示意图。图12D是本公开的实施例提供的一种显示基板的第一连接层的示意图。图12E是本公开的实施例提供的一种显示基板的第二连接层的示意图。图12F是本公开的实施例提供的一种显示基板的有源图案和第一导电层的叠层平面图。图12G是本公开的实施例提供的一种显示基板的有源图案、第一导电层和第二导电层的叠层平面图。图12H是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层和第一连接层的叠层平面图。图12I是是本公开的实施例提供的一种显示基板的有源图案、第一导电层、第二导电层、第一连接层和第二连接层的叠层平面图。

相比于图11A至图11E中所提供的显示基板，图12A至图12I所示的显示基板中的像素电路的制作流程、各层之间的层叠次序以及各个晶体管之间的连接和功能基本相同，并且图12A至图12I所示的显示基板中的像素电路的中有源图案层LY0的断开位置也对应于图5B中的第三断开处130，对于相同之处在此不作过多赘述。不同的是，在图12A至图12I所示的显示基板中，像素电路中信号线的形状及走线方式进行了再一种优化设计，以减少显示串扰等问题的出现，并提升显示基板的显示效果。

例如，如图12F所示，阀值补偿晶体管T2为单栅晶体管。

参考图12A、图12D、图12F和12H，显示基板包括第一导体部N51和第一连接部151，第一复位晶体管T1的第二极和阈值补偿晶体管T2的第二极连接至第一导体部N51，并且和第一导体部N51在有源图案层LY0上一体形成；驱动晶体管T3的控制极通过第一连接部151与第一导体部N51在第一过孔H151处实现连接。控制线GT沿第二方向沿伸，采用单栅结构的阀值补偿晶体管T2在第一方向N上的结构空间要求较低，从而可以在复位控制信号线RST与控制线GT之间预留出更多的空间，使得显示基板的版图排布更加宽松。

例如，可以根据实际设计需要调整第一导体部N10的形状与走势，也可以改变第一过孔H151在第一导体部N51上的位置。

如图12H所示的显示基板，包括有源图案层LY0、第一导电层LY1、第二导电层LY2和第一连接层LY3，第一导电层LY1位于有源图案层LY0与第一连接层LY3之间，且第一导电层LY1包括一条栅线，即控制线GT，并且阀值补偿晶体管T2的控制极与控制线GT连接。第二导电层LY2位于第一导电层LY1与第一连接层LY3之间，第二导电层LY2包括第一电源信号线VDD1，第一电源信号线VDD1沿第二方向Y延伸，且在第一方向N上，第一电源信号线VDD1位于控制线GT远离阀值补偿晶体管T2的一侧。

如图12H所示，第一电源信号线VDD1第一电源信号线VDD1设置于复位控制信号线RST与控制线GT之间，并且与复位控制信号线RST与控制线GT均无交叠，由此可以在良好地利于版图空间的同时，减少与复位控制信号线RST与控制线GT上的信号发生串扰的风险。同时，通过沿第二方向Y延伸的第一电源信号线VDD1，可以将控制线GT与复位控制信号线RST间隔开，从而也可以减小与控制线GT与复位控制信号线RST上的信号发生串扰 的风险。

参考图12C和12H，第一连接层LY3包括第一连接部151，并且驱动晶体管T3的控制极通过第一连接部151与第一导体部N51在第一过孔H151处连接。第一电源信号线VDD1包括主体部152和至少一个隔离部153，主体部152沿第二方向Y延伸，至少一个隔离部153与主体部152连接并沿第一方向N延伸，第一过孔H151位于至少一个隔离部153与主体部152形成的围设区154内。

参考图12C和12H，至少一个隔离部153与主体部152形成的围设区154为不封闭区域，并且至少一个隔离部153与控制线GT均无交叠，在第一方向N上，围设区154的中心线L51与驱动晶体管T3的控制极的中心线L52基本重合。隔离部153与驱动晶体管T3的控制极交错排布，隔离部153的中心线L53与驱动晶体管T3的控制极的中心线L52不重合。第一连接部151伸入但未贯穿围设区154，以将驱动晶体管T3的控制极与第一导体部N51在第一过孔H151处实现连接。第一过孔H151在第一方向N上远离驱动晶体管T3的一侧以及在第二方向Y上的两侧均被围设区154包围，因此，围设区104的设置可以将第一过孔H151两侧及远离驱动晶体管T3的一侧的信号进行隔离，以减小通过第一过孔H151连接的信号线发生串扰的风险。例如，参考图12I，相邻的两条数据线DT设置在围设区154的远离第一过孔H151的外侧，因此围设区154的设置可以减小在第一过孔H151进行连接的信号线与数据线DT之间发生串扰及相互影响。

参考图12C、图12F和图12G，第一电源信号线VDD1还包括至少一个遮挡部155，至少一个遮挡部155与主体部152连接并沿第一方向N延伸，至少一个遮挡部155设置在主体部152远离隔离部153的一侧，并且至少一个遮挡部155在衬底基板上的正投影与第一导体部N51在衬底基板上的正投影至少部分交叠。

参考图12C、图12F、图12G和图12H，在复位控制信号线RST与控制线GT之间的第一电源信号线VDD1总体上沿第二方向Y沿伸，并且第一电源信号线VDD1连续设置，隔离部153、遮挡部155以及第一导体部N51的延伸方向相同，具有基本相同的走线趋势，并且中心线基本重合，图12G中以L53作为示意。遮挡部155尽可能地覆盖在第一导体部N51上，并且遮挡部155与其周围的过孔结构无交叠。通过用遮挡部155对第一导体部N51(例 如为除第一过孔H151区域以外的部分)进行遮蔽，有利于对像素电路的信号屏蔽，并使得版图空间相对宽松。

与图11A至图11E所示的显示基板类似，参考图12E和图12I，第二连接层LY4中包括走势不同的初始化连接信号线CON-Vinit，且初始化连接信号线CON-Vinit沿第一方向N延伸；第二导电层LY2包括第一初始化信号线INT1，第一初始化信号线INT1沿第二方向Y延伸；多个晶体管包括第一复位晶体管T1，第一复位晶体管T1的第一极与第一初始化信号线INT1连接，第一初始化信号线INT1与初始化连接信号线CON-Vinit连接。初始化连接信号线CON-Vinit在衬底基板上的正投影与第一连接部151在衬底基板上的正投影至少部分交叠，初始化连接信号线CON-Vinit覆盖在第一过孔H151处的第一连接部151上，以削弱连接在第一过孔H151处的信号线受第一过孔H151周围及上方信号的影响。

例如，参考图12D、图12E和图12I，多个像素电路包括多个像素电路组，每个像素电路组包括第一像素电路子组162和第二像素电路子组，并且第二像素电路子组、第一像素电路子组162沿第二方向依次排布，第一像素电路子组162包括沿第一方向依次排布的多个第一像素电路，第二像素电路子组包括沿第一方向依次排布的多个第二像素电路和第三像素电路，初始化连接信号线CON-Vinit设置在所述第一像素电路子组162中，以利于版图设计和提高显示效果。

例如，第一像素电路子组162被配置为驱动绿色子像素发光。多个子像素电路的基本构成结构相同，下面以第一像素电路子组162为例进行说明。其中，初始化连接信号线CON-Vinit设置在第一像素电路子组162中。

参考图12D、图12E和图12I，除第一连接部151外，显示基板还包括设置在第一连接层LY3上的多个连接部，即连接部157、连接部158、连接部159、连接部160、连接部161，以及设置在第二连接层LY4上的连接部163，多个连接部可以对显示基板中的晶体管进行连接。

参考图12D、图12E和图12I，第一复位晶体管T1的第一极通过与连接部157的一端在孔H165处连接，连接部157的另一端在孔H166处与第一初始化信号线INT1连接，进而使得第一复位晶体管T1的第一极连接至第一初始化信号线INT1。连接部161的一端通过过孔H170与数据写入晶体管T4的第一极进行连接，连接部161的另一端通过过孔H171连接至数据线DT， 也即通过连接部161实现了数据写入晶体管T4的第一极与数据线DT之间的连接。第二发光控制晶体管T5的第一极通过连接部159在孔H167处与第一电压信号线VDD连接。连接部160的一端通过过孔H168与第一发光控制晶体管T6的第二极进行连接，连接部160的另一端通过过孔H169连接至第二连接层LY4上的连接部163，进而通过过孔H169与发光元件的第一极E1(图中未示出)进行连接。也即，连接部160和连接部163作为两个中间转接连接件，将第一发光控制晶体管T6的第二极与发光元件的第一极E1连接。第二复位晶体管T7的第一极通过与连接部158的一端在孔H163处连接，连接部158的另一端在孔H164处与第二初始化信号线INT2连接，进而使得第二复位晶体管T7的第一极连接至第二初始化信号线INT2。

例如，第一电压信号线VDD设置在第一连接层LY3中，并且第一电压信号线VDD沿所述第一方向N延伸，初始化连接信号线CON-Vinit在衬底基板上的正投影与第一电压信号线VDD在衬底基板上的正投影至少部分交叠。

参考图12D、图12E和图12I，在第一方向上，初始化连接信号线CON-Vinit首先经过第一连接部151，进而延伸至第一电压信号线VDD上，最后顺沿至连接部157上。根据图12I可知，第一电压信号线VDD与第一连接部151间隔设置且无交叠，初始化连接信号线CON-Vinit在延伸过程中在与第一连接部151交叠以外的部分，尽量覆盖在第一电压信号线VDD上，并且初始化连接信号线CON-Vinit在衬底基板上的正投影与第一电压信号线VDD在衬底基板上的正投影至少部分交叠。这样，初始化连接信号线CON-Vinit可以减小第一电压信号线VDD对其他信号产生干扰。

例如，在本公开的一些实施例中，显示基板包括至少一个过孔、至少一个无机层231和至少一个填充部，其中，至少一个过孔被配置为在像素电路不同层之间实现连接，至少一个过孔在衬底基板上的正投影与第一连接层LY3在衬底基板上的正投影无交叠；至少一个无机层231设置在第一连接层LY3与衬底基板之间，并包括至少一个挖空区232，至少一个挖空区232在衬底基板上的正投影与第一连接层LY3在衬底基板上的正投影无交叠，填充部配置为填充在至少一个挖空区232内。

图13是本公开的实施例提供的显示基板中包括挖空区的示意图。

例如，参考图10A至图10I和图13，显示基板包括在衬底基板上依次设置的有源图案层LY0、第一导电层LY1、第二导电层LY2、第一连接层LY3 和第四连接层LY4，关于各层之间的层叠关系以及连接关系可以参考上述实施例中的相关说明，在此不作过多赘述。

需要说明的是，在像素电路中的有源图案层LY0、第一导电层LY1、第二导电层LY2、第一连接层LY3和第四连接层LY4之间，还可以设置有无机层，以对各层之间进行绝缘，减少电路串扰的风险。

在一些实施例中，显示基板可以包括至少一个无机层231，至少一个无机层231包括第一无机层ISL1、第二无机层ISL2、第三无机层ISL3和第四无机层ISL4。

例如，在垂直于衬底基板并且远离衬底基板的方向上，在衬底基板上可依次设置：缓冲层、隔离层、有源图案层LY0、第一无机层ISL1、第一导电层LY1、第二无机层ISL2、第二导电层LY2、第三无机层ISL3、第一连接层LY3、第四无机层ISL4、第四连接层LY4等，其中每个无机层可以由无机材料构成。

参考图10A至图10I和图13，像素电路中的各条信号线以及数据线等可以贯穿各个无机层进行连接，例如，像素电路中的各条信号线以及数据线

可通过至少一个过孔进行连接，至少一个过孔可贯穿相邻的连接层之间的无机层，以实现连接。图13中示出了各个过孔的位置关系，其中，关于各个过孔在像素电路中的连接关系可参照上述实施例中的描述，在此不作赘述。

例如，图10A至图10I和图13，至少一个无机层231包括至少一个挖空区232，且至少一个挖空区232在衬底基板上的正投影与第一连接层LY3在衬底基板上的正投影无交叠，填充部配置为填充在至少一个挖空区232内。也即，设置在至少一个无机层231上的挖空区的位置需要避开第一连接层LY3中的图案结构，以及与第一连接层LY3进行连接的过孔的位置，即在图13中以a进行示意的部分。这样，可以减少第一连接层LY3之间的信号短路问题。

例如，图10A至图10I和图13，填充部设置在每个挖空区232内部。例如，填充部的材料可以与无机层的材料不同。

例如，填充部可以包括有机材料。例如，可以选择具有高绝缘、高耐摩擦和高强度的有机材料，例如可以采用聚酰亚胺等材料，从而可以改善显示基板的抗挤压性能，并优化弯折性能。

本公开另一实施例提供一种显示装置，包括上述任一种显示基板。本公 开实施例提供的显示装置通过对位于显示区的像素电路进行设计，通过对像素电路中的有源图案进行断开式设计，使有源图案形成彼此独立的多个单元(多个有源子图案)，并对断开的有源图案通过连接部件进行连接或分别进行信号输入，进而可有效减小在静电释放等工艺过程中的影响，改善了显示基板的显示效果，提高了产品的良率。例如，显示基板中的像素电路也可以采用5T1C或8T1C等其他像素电路，本公开的实施例对于像素电路的形式仅是示例性的，而非作限制。

例如，本公开实施例提供的显示装置可以为有机发光二极管显示装置。

例如，显示装置还可以包括位于显示基板的显示侧的盖板。

例如，该显示装置可以为具有屏下摄像头的手机、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件，本实施例不限于此。

需要说明的是，本公开一实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开一实施例中，为了区分晶体管除控制极(栅极)之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。

此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。本公开实施例以晶体管均采用P型晶体管为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在无需做出创造性劳动前提下，能够容易想到将本公开实施例的像素电路结构中至少部分晶体管采用N型晶体管，即采用N型晶体管或N型晶体管和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

有以下几点需要说明：

(1)本公开的实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范 围，本公开的保护范围由所附的权利要求确定。