半导体器件和包括该半导体器件的电子系统

相关申请的交叉引用

本申请要求于2022年7月27日在韩国知识产权局递交的韩国专利申请No.10-2022-0093049的优先权，上述申请的全部内容通过引用合并于此。

技术领域

本公开的方面涉及半导体器件和包括该半导体器件的电子系统。

背景技术

越来越需要被配置为存储高容量数据以在需要数据存储的电子系统中使用的半导体器件。因此，已经研究了用于增加半导体器件的数据存储容量的方法。例如，所提出的一种用于增加半导体器件的数据存储容量的方法包括三维地而不是二维地布置存储单元。

发明内容

一些示例实施例提供具有改善的电特性和改善的可靠性的半导体器件。

一些示例实施例提供电子系统，该电子系统包括具有改善的电特性和改善的可靠性的半导体器件。

根据一些示例实施例，一种半导体器件可以包括：外围电路区，包括第一衬底、第一衬底上的电路器件、以及电连接到电路器件的第一互连结构；以及存储单元区，与外围电路区重叠。存储单元区可以包括：第二衬底；在垂直于第二衬底的上表面的竖直方向上堆叠的栅电极和层间绝缘层的堆叠；以及沟道结构，延伸穿过堆叠并包括沟道层。栅电极可以包括第一栅电极、第一栅电极上的第二栅电极、第二栅电极上的第三栅电极、第三栅电极上的第四栅电极、以及第四栅电极上的第五栅电极。层间绝缘层可以包括第一层间绝缘层、第一层间绝缘层上的第二层间绝缘层、第二层间绝缘层上的第三层间绝缘层、第三层间绝缘层上的第四层间绝缘层、以及第四层间绝缘层上的第五层间绝缘层。每一个第四栅电极的厚度可以大于每一个第三栅电极的厚度。每一个第二层间绝缘层的厚度可以大于每一个第三层间绝缘层的厚度。

根据一些示例实施例，一种半导体器件可以包括：堆叠结构，包括在竖直方向上重复且交替地堆叠的栅电极和层间绝缘层；以及沟道结构，延伸穿过堆叠结构。栅电极可以包括第一栅电极、第一栅电极上的第二栅电极、以及第二栅电极上的第三栅电极。每一个第一栅电极具有第一厚度。每一个第二栅电极的第二厚度可以大于第一厚度。每一个第三栅电极的第三厚度可以小于第二厚度。

根据一些示例实施例，一种电子系统可以包括：半导体器件，包括：外围电路区，该外围电路区包括第一衬底、第一衬底上的电路器件、以及电连接到电路器件的第一互连结构；以及存储单元区，与外围电路区重叠；输入/输出焊盘，电连接到电路器件；以及控制器，通过输入/输出焊盘电连接到半导体器件，并且控制半导体器件。存储单元区可以包括：栅电极，在第一区域上在垂直于第二衬底的上表面的第一方向上堆叠并彼此间隔开；层间绝缘层，与栅电极交替地堆叠；以及沟道结构，穿透栅电极，该沟道结构垂直于第二衬底延伸，并且包括沟道层。栅电极可以包括第一栅电极、第一栅电极上的第二栅电极、第二栅电极上的第三栅电极、第三栅电极上的第四栅电极、以及第四栅电极上的第五栅电极。层间绝缘层可以包括第一层间绝缘层、第一层间绝缘层上的第二层间绝缘层、第二层间绝缘层上的第三层间绝缘层、第三层间绝缘层上的第四层间绝缘层、以及第四层间绝缘层上的第五层间绝缘层。每一个第四栅电极的厚度可以大于每一个第三栅电极的厚度，并且每一个第二层间绝缘层的厚度可以大于每一个第三层间绝缘层的厚度。

附图说明

根据结合附图的以下详细描述，将更清楚地理解本公开的上述和其他方面、特征和优点，其中：

图1A是示出了根据一些示例实施例的半导体器件的截面图；

图1B是示出了根据一些示例实施例的半导体器件的截面图；

图2A是示出了根据一些示例实施例的半导体器件的一部分的放大图；

图2B是根据一些示例实施例的与半导体器件相关的表；

图3是示出了根据一些示例实施例的半导体器件的电路图；

图4A是示出了根据一些示例实施例的半导体器件的一部分的放大图；

图4B是根据一些示例实施例的与半导体器件相关的表；

图5A是示出了根据一些示例实施例的半导体器件的一部分的放大图；

图5B是根据一些示例实施例的与半导体器件相关的表；

图6A、图6B、图6C、图6D、图6E、图6F和图6G是示出了根据一些示例实施例的制造半导体器件的方法的截面图；

图7是示出了根据一些示例实施例的包括半导体器件的电子系统的图；

图8是示出了根据一些示例实施例的包括半导体器件的电子系统的透视图；以及

图9是示出了根据一些示例实施例的半导体封装的截面图。

具体实施方式

在下文中，将参考附图如下描述由本公开提供的发明构思的实施例的一些示例。在下文中，诸如“上部”、“中部”和“下部”之类的术语可以被其他术语(例如，“第一”、“第二”和“第三”)替换，以描述说明书的元件。诸如“第一”、“第二”和“第三”之类的术语可以用于描述不同的元件，但这些元件不受术语的限制，并且“第一元件”可以被称为“第二元件”。

图1A和图1B是示出了根据一些示例实施例的半导体器件的截面图。图2A是示出了根据一些示例实施例的半导体器件的一部分的放大图，并且具体地示出了图1B中的区域“D”。图2B是根据一些示例实施例的与半导体器件相关的表。图3是示出了根据一些示例实施例的半导体器件的电路图。

参考图1A至图3，半导体器件100可以包括：外围电路区PERI，包括第一衬底201；存储单元区CELL，包括第二衬底101；贯通互连区TR，包括将外围电路区PERI电连接到存储单元区CELL的第一通孔165；以及接地互连结构GI，将第一衬底201连接到第二衬底101。存储单元区CELL可以在竖直方向或Z方向上与外围电路区PERI重叠。存储单元区CELL可以在外围电路区PERI上。备选地，根据一些示例实施例，单元区CELL可以在外围电路区PERI下方。贯通互连区TR可以从存储单元区CELL延伸到外围电路区PERI。接地互连结构GI可以从存储单元区CELL的下部区域延伸到外围电路区PERI。

外围电路区PERI可以包括：第一衬底201、在第一衬底201中的源/漏区205和器件隔离层210、在第一衬底201上的电路器件220、外围区绝缘层290、下保护层295和第一互连结构LI。

第一衬底201可以具有在第一水平方向和第二水平方向(例如，X方向和Y方向)上延伸的上表面。可以通过器件隔离层210在第一衬底201中限定有源区。源/漏区205可以包括杂质，并且可以在有源区的一部分中。第一衬底201可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一衬底201可以被提供为体晶片或外延层。

电路器件220可以包括平面晶体管。每个电路器件220可以包括电路栅介电层222、间隔物层224和电路栅电极225。源/漏区205可以在第一衬底201中在电路栅电极225的第一侧和第二侧(例如，在第一水平方向上)。

外围区绝缘层290可以在第一衬底201上的电路器件220上。外围区绝缘层290可以包括第一外围区绝缘层292和第二外围区绝缘层294，并且第一外围区绝缘层292和第二外围区绝缘层294中的每一个也可以包括多个绝缘层。外围区绝缘层290可以由绝缘材料形成。

下保护层295可以在第一外围区绝缘层292和第二外围区绝缘层294之间在(下面进一步讨论的)第三下互连线286的上表面上。在示例实施例中，下保护层295可以在(下面进一步讨论的)第一下互连线282和第二下互连线284的上表面上。下保护层295可以设置为防止下互连线280被设置在其下方的金属材料污染。下保护层295可以由与外围区绝缘层290的绝缘材料不同的绝缘材料形成，并且可以包括例如氮化硅。

第一互连结构LI可以是电连接到电路器件220和源/漏区205的互连结构。第一互连结构L1可以包括具有柱形状的下接触插塞270和具有线形状的下互连线280。下接触插塞270可以包括第一至第三下接触插塞272、274和276。第一下接触插塞272可以在电路器件220和源/漏区205上，第二下接触插塞274可以在第一下互连线282上，并且第三下接触插塞276可以在第二下互连线284上。下互连线280可以包括第一至第三下互连线282、284和286。第一下互连线282可以在第一下接触插塞272上，第二下互连线284可以在第二下接触插塞274上，并且第三下互连线286可以在第三下接触插塞276上。第一互连结构LI可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)等，并且每个元件还可以包括扩散阻挡层。在一些示例实施例中，第一互连结构LI中包括的下接触插塞270和下互连线280的层数和布置可以变化。

存储单元区CELL可以包括具有第一区域A和第二区域B的第二衬底101、在第二衬底101上的第一水平导电层102和第二水平导电层104、堆叠在第二衬底101上的栅电极130、以及可以延伸穿过包括栅电极130的堆叠结构的第一分离区MS1和第二分离区MS2。存储单元区CELL还可以包括：上分离区SS，可以延伸穿过堆叠结构的一部分；沟道结构CH，可以延伸穿过堆叠结构；以及第二互连结构UI，电连接到沟道结构CH。存储单元区CELL还可以包括衬底绝缘层105i和105o、在第二衬底101上与栅电极130交替堆叠的层间绝缘层120、连接到栅电极130的栅接触部162、连接到第二衬底101的衬底接触部164、覆盖栅电极130的单元区绝缘层190、以及上保护层195。存储单元区CELL还可以包括在第二衬底101的外侧上的第三区域C、以及在第三区域C中将存储单元区CELL连接到外围电路区PERI的贯通互连结构(例如，第二通孔167)。堆叠结构可以包括在Z方向上重复且交替地堆叠的栅电极130和层间绝缘层120。

栅电极130可以竖直地堆叠，并且沟道结构CH可以在第二衬底101的第一区域A中，并且在第二区域B中，栅电极130可以延伸以具有不同的长度，并且第二区域B可以将存储单元电连接到外围电路区PERI。第二区域B可以在至少一个方向(即，例如，X方向)上在第一区域A的至少一端上。

第二衬底101可以具有在X方向和Y方向上延伸的上表面。第二衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。第二衬底101还可以包括杂质。第二衬底101可以设置为诸如多晶硅层之类的多晶半导体层或外延层。第二衬底101可以具有基本上平坦的上表面和通过上过孔GV突出的非平坦的下表面。

第一水平导电层102和第二水平导电层104可以堆叠在第二衬底101的上表面上。第一水平导电层102和第二水平导电层104中的至少一部分可以用作半导体器件100的公共源极线的一部分，即，例如，与第二衬底101一起用作公共源极线。如图1B中的放大图所示，第一水平导电层102可以在沟道层140周围直接连接到沟道层140。第一水平导电层102和第二水平导电层104可以包括诸如多晶硅之类的半导体材料。在一些实施例中，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层或包括从第一水平导电层102扩散的杂质的层。

水平绝缘层110可以在第二区域B的至少一部分中在第二衬底101上平行于第一水平导电层102。水平绝缘层110可以是在制造半导体器件100的过程中在水平绝缘层110的一部分被第一水平导电层102替代之后剩余的层。水平绝缘层110可以包括氧化硅、氮化硅、碳化硅或氮氧化硅。在一些实施例中，水平绝缘层110可以包括顺序堆叠的第一至第三水平绝缘层，第一水平绝缘层和第三水平绝缘层可以是氧化硅层，而第二水平绝缘层可以是氮化硅层。

衬底绝缘层105i和105o可以在去除了第二衬底101、第一水平导电层102和第二水平导电层104、以及水平绝缘层110的一部分的区域中，并且可以与第二衬底101、第一水平导电层102和第二水平导电层104、以及水平绝缘层110的侧表面接触。衬底绝缘层105i和105o的下表面可以与第二衬底101的下表面共面，或者可以在比第二衬底101的下表面的水平低的水平上。衬底绝缘层105i和105o可以由绝缘材料形成，并且可以包括例如氧化硅、氮氧化硅或氮化硅。

栅电极130可以在第二衬底101上竖直堆叠并彼此间隔开，并且可以形成堆叠结构。如图2A所示，栅电极130可以从第二衬底101顺序地包括形成地选择晶体管的地选择栅电极130L、形成存储单元的存储单元栅电极130M、以及形成串选择晶体管的串选择栅电极130U。在一些示例实施例中，地选择栅电极130L和串选择栅电极130U中的每一个可以包括一个栅电极或者两个或更多个栅电极，并且可以具有与存储单元栅电极130M相同或不同的结构。存储单元栅电极130M的数量可以根据半导体器件100的容量来确定。存储单元栅电极130M可以包括第一栅电极130M1、第一栅电极130M1上的第二栅电极130M2、第二栅电极130M2上的第三栅电极130M3、第三栅电极130M3上的第四栅电极130M4、以及第四栅电极130M4上的第五栅电极130M5。此外，栅电极130还可以包括在串选择栅电极130U上或上方或在地选择栅电极130L下方并且被包括在擦除晶体管中的擦除栅电极130E，该擦除晶体管用于使用栅极感应漏极泄漏(GIDL)现象的擦除操作。栅电极130的一部分(即，例如，与串选择栅电极130U和地选择栅电极130L相邻的栅电极130)可以是虚设栅电极。

第一至第五栅电极130M1、130M2、130M3、130M4和130M5中的每一个可以具有水平面积或宽度，并且其大小可以在远离第二衬底101的方向上减小。换言之，第一至第五栅电极130M1、130M2、130M3、130M4和130M5中的每一个的水平面积或宽度可以随着与第二衬底101的距离增加而减小。这可能是因为沟道结构CH的由第一至第五栅电极130M1、130M2、130M3、130M4和130M5围绕的水平面积的大小可以在远离第二衬底101的方向上增加(或者换言之，沟道结构的水平面积或宽度可以随着与第二衬底101的距离增加而增加)。第一至第五栅电极130M1、130M2、130M3、130M4和130M5中的每一个的电阻值可以在远离第二衬底101的方向上增加。这可能是因为第一至第五栅电极130M1、130M2、130M3、130M4和130M5中的每一个的水平面积的大小在远离第二衬底101的方向上减小。在一些示例实施例中，第一至第五栅电极130M1、130M2、130M3、130M4和130M5中的每一个的厚度可以变化。例如，每个第四栅电极130M4的厚度可以大于第一栅电极130M1、第二栅电极130M2、第三栅电极130M3和第五栅电极130M5中的每一个的厚度。例如，每个第四栅电极130M4的厚度可以是第一栅电极130M1、第二栅电极130M2、第三栅电极130M3和第五栅电极130M5中的每一个的厚度的约1.005倍至约1.1倍。这可以导致每个第四栅电极130M4例如因为每个第四栅电极130M4的厚度可以增加而具有更低的电阻值。然而，每个第五栅电极130M5的厚度可以不增加，并且每个第五栅电极130M5可以具有与第一至第三栅电极130M1、130M2和130M3中的每一个的厚度基本上相同的厚度。这可以防止第一至第五栅电极130M1、130M2、130M3、130M4和130M5的总厚度过度地增加。此外，每个第四栅电极130M4在竖直方向上与沟道结构CH重叠的长度可以大于第一栅电极130M1、第二栅电极130M2、第三栅电极130M3和第五栅电极130M5中的每一个在竖直方向上与沟道结构CH重叠的长度。此外，每个第四栅电极130M4围绕沟道结构CH的面积可以大于第一栅电极130M1、第二栅电极130M2、第三栅电极130M3和第五栅电极130M5中的每一个围绕沟道结构CH的面积。串选择栅电极、地选择栅电极和擦除栅电极中的每一个的厚度可以大于第一栅电极130M1、第二栅电极130M2、第三栅电极130M3和第五栅电极130M5中的每一个的厚度。第一栅电极130M1、第二栅电极130M2、第三栅电极130M3和第五栅电极130M5可以具有基本上相同的厚度。

栅电极130可以在第一区域A上竖直地堆叠并彼此间隔开，可以以不同长度从第一区域A延伸到第二区域B，并且可以以阶梯形状形成台阶结构。如图1A所示，栅电极130可以在X方向上形成台阶结构。在示例实施例中，预定数量的栅电极130(即，例如，两个至六个栅电极130)可以形成栅组，并且栅组可以在X方向上形成台阶结构。在一些实施例中，栅组中包括的栅电极130也可以在Y方向上具有台阶结构。由于台阶结构，栅电极130可以形成下栅电极130比上栅电极130延伸得更长的阶梯形状，并且可以提供从层间绝缘层120向上暴露的端部。在一些示例实施例中，栅电极130可以在端部上具有增加的厚度。

栅电极130可以包括金属材料，例如，钨(W)。在示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。在一些示例实施例中，栅电极130还可以包括扩散阻挡层，并且例如，扩散阻挡层可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。

层间绝缘层120可以在栅电极130之间。类似于栅电极130，层间绝缘层120可以在垂直于第二衬底101的上表面的竖直方向上彼此间隔开，并且可以在X方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅之类的绝缘材料。层间绝缘层120可以包括第一层间绝缘层120M1、在第一层间绝缘层120M1上的第二层间绝缘层120M2、在第二层间绝缘层120M2上的第三层间绝缘层120M3、在第三层间绝缘层120M3上的第四层间绝缘层120M4、以及在第四层间绝缘层120M4上的第五层间绝缘层120M5。

在一些示例实施例中，第一层间绝缘层120M1和第二层间绝缘层120M2中的每一个的厚度可以大于第三至第五层间绝缘层120M3、120M4和120M5中的每一个的厚度，并且例如，第一层间绝缘层120M1和第二层间绝缘层120M2中的每一个的厚度可以是第三至第五层间绝缘层120M3、120M4和120M5中的每一个的厚度的约1.005倍至约1.1倍。这可以改善与第一层间绝缘层120M1和第二层间绝缘层120M2接触的第一栅电极130M1和第二栅电极130M2中的每一个的读取窗口(例如，临界读取窗口)，第一层间绝缘层120M1和第二层间绝缘层120M2中的每一个的厚度可以增加。此外，第一层间绝缘层120M1和第二层间绝缘层120M2中的每一个在竖直方向上与沟道结构CH重叠的长度可以大于第三至第五层间绝缘层120M3、120M4和120M5中的每一个在竖直方向上与沟道结构CH重叠的长度。此外，第一层间绝缘层120M1和第二层间绝缘层120M2中的每一个围绕沟道结构CH的面积可以大于第三至第五层间绝缘层120M3、120M4和120M5中的每一个围绕沟道结构CH的面积。第三至第五层间绝缘层120M3、120M4和120M5可以具有基本上相同的厚度。

第一栅电极130M1和第一层间绝缘层120M1可以在Z方向上重复且交替地堆叠。第二栅电极130M2和第二层间绝缘层120M2可以在Z方向上重复且交替地堆叠。第三栅电极130M3和第三层间绝缘层120M3可以在Z方向上重复且交替地堆叠。第四栅电极130M4和第四层间绝缘层120M4可以在Z方向上重复且交替地堆叠。第五栅电极和第五层间绝缘层可以在Z方向上重复且交替地堆叠。

第一分离区MS1和第二分离区MS2可以延伸穿过栅电极130的堆叠，并且可以在第一区域A和第二区域B中在X方向上延伸。第一分离区MS1和第二分离区MS2可以彼此平行。如图1B所示，第一分离区MS1和第二分离区MS2可以延伸穿过堆叠在第二衬底101上的栅电极130的整个堆叠，并且可以连接到第二衬底101。第一分离区MS1可以作为单个区域沿着第一区域A和第二区域B延伸，并且第二分离区MS2可以仅延伸到第二区域B的一部分。在一些实施例中，第二分离区MS2可以间歇地布置在第一区域A和第二区域B中。在示例实施例中，第一分离区MS1和第二分离区MS2的布置顺序以及它们之间的布置间距可以变化。

隔离绝缘层108可以在第一分离区MS1和第二分离区MS2中。在示例实施例中，隔离绝缘层108可以由于高纵横比而具有其中宽度可以朝向第二衬底101减小的形状。在示例实施例中，导电层可以在第一分离区MS1和第二分离区MS2中的隔离绝缘层108之间。在这种情况下，导电层可以用作公共源极线或连接到半导体器件100的公共源极线的接触插塞。

上分离区SS可以在第一分离区MS1和第二分离区MS2之间在X方向上延伸。上分离区SS可以在第二区域B的一部分和第一区域A的一部分中，并且可以延伸穿过栅电极130的堆叠的一部分。上分离区SS可以延伸穿过栅电极130之中的最上面的栅电极130。如图1B所示，上分离区SS可以在Y方向上将例如三个栅电极130彼此隔离。在一些示例实施例中，由上分离区SS隔离的栅电极130的数量可以变化。上分离区SS可以包括上隔离绝缘层107。

每个沟道结构CH可以形成存储单元串，并且可以在第一区域A上形成行和列的同时彼此间隔开。沟道结构CH可以在X-Y平面上形成栅格图案，或者可以在一个或多个方向上呈锯齿形图案。沟道结构CH可以具有柱状形状，并且可以具有倾斜的侧表面，该侧表面在一个或多个水平方向上的宽度根据纵横比朝向第二衬底101减小。在示例实施例中，基本上不形成存储单元串的虚设沟道可以进一步在第一区域A和第二区域B的与第二区域B相邻的端部上。

如图1B中的放大图所示，沟道层140可以在沟道结构CH中。在沟道结构CH中，沟道层140可以形成为围绕其中的沟道绝缘层150的环形形状。然而，在示例实施例中，沟道层140可以具有柱状形状(例如圆柱形状或棱柱形状)而不具有沟道绝缘层150。沟道层140可以在下部处连接到第一水平导电层102。沟道层140可以包括诸如多晶硅或单晶硅之类的半导体材料。在第一分离区MS1或第二分离区MS2与上分离区SS之间沿Y方向的直线上的沟道结构CH可以通过连接到沟道焊盘155的第二互连结构UI来彼此电隔离。

在沟道结构CH中，沟道焊盘155可以在沟道层140上。沟道焊盘155可以覆盖沟道绝缘层150的上表面，并且可以电连接到沟道层140。沟道焊盘155可以包括例如掺杂多晶硅。

每个沟道结构CH还可以包括分别面向栅电极130的存储单元。在一些示例实施例中，参考图3，在存储单元之中，分别面向第二至第四栅电极130M2、130M3和130M4的第二存储单元MC_U、第三存储单元MC_M和第四存储单元MC_L可以存储N比特数据，并且分别面向第一栅电极130M1和第五栅电极130M5的第一存储单元MC_DU和第五存储单元MC_DL可以存储M比特数据。第二存储单元MC_U、第三存储单元MC_M和第四存储单元MC_L中的每一个可以存储N比特数据。第一存储单元MC_DU和第五存储单元MC_DL中的每一个可以存储M比特数据。N和M可以是不同的自然数。因此，第二存储单元MC_U、第三存储单元MC_M和第四存储单元MC_L可以不同于第一存储单元MC_DU和第五存储单元MC_DL。

例如，第二存储单元MC_U、第三存储单元MC_M和第四存储单元MC_L中的每一个可以是存储三比特数据的三级单元(TLC)，第一存储单元MC_DU和第五存储单元MC_DL中的每一个可以是存储两比特数据的多级单元(MLC)。这可以提高单元操作速度。

栅介电层145可以在栅电极130和沟道层140之间。尽管未具体示出，但是栅介电层145可以包括从沟道层140顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层中，并且可以包括例如氧化硅(SiO

单元区绝缘层190可以覆盖第二衬底101、第二衬底101上的栅电极130以及外围区绝缘层290。单元区绝缘层190可以包括第一单元区绝缘层192和第二单元区绝缘层194，并且第一单元区绝缘层192和第二单元区绝缘层194中的每一个也可以包括多个绝缘层。单元区绝缘层190可以由绝缘材料形成。

上保护层195可以在第一单元区绝缘层192和第二单元区绝缘层194之间在第一上互连线182的上表面上。在示例实施例中，上保护层195可以在第二上互连线184的上表面上。上保护层195可以设置为防止在上保护层195下方的上互连线180由于金属材料而受到污染。上保护层195可以由与单元区绝缘层190的绝缘材料不同的绝缘材料形成，并且可以包括例如氮化硅。

栅接触部162可以在第二区域B中连接到栅电极130。栅接触部162可以延伸穿过第一单元区绝缘层192的至少一部分，并且可以连接到向上暴露的栅电极130中的每一个。栅接触部162可以包括分别连接到第一至第五栅电极130M1、130M2、130M3、130M4和130M5的第一至第五栅接触部。在一些示例实施例中，第四栅接触部之中的彼此相邻的第四栅接触部之间的水平差可以大于第三栅接触部之中的彼此相邻的第三栅接触部之间的水平差。该水平可以从第二衬底101的表面测量。第四栅接触部之中的彼此相邻的第四栅接触部的下表面之间的水平差可以大于第三栅接触部之中的彼此相邻的第三栅接触部的下表面之间的水平差。第一栅接触部和第二栅接触部之中的彼此相邻的第一栅接触部和第二栅接触部之间的水平差可以大于第三栅接触部之中的彼此相邻的第三栅接触部之间的水平差。第一栅接触部和第二栅接触部之中的彼此相邻的第一栅接触部和第二栅接触部的下表面之间的水平差可以大于第三栅接触部之中的彼此相邻的第三栅接触部的下表面之间的水平差。

衬底接触部164可以在第二区域B的端部上连接到第二衬底101。衬底接触部164可以延伸穿过第一单元区绝缘层192的至少一部分，可以延伸穿过向上暴露的第一水平导电层102和第二水平导电层104，并且可以连接到第二衬底101。衬底接触部164可以将电信号施加到例如包括第二衬底101的公共源极线。

第二互连结构UI可以是电连接到栅电极130和沟道结构CH的互连结构。第二互连结构UI可以包括具有柱形状的上接触插塞170和具有线形状的上互连线180。上接触插塞170可以包括第一至第三上接触插塞172、174和176。第一上接触插塞172可以在沟道焊盘155和栅接触部162上，第二上接触插塞174可以在第一上接触插塞172上，并且第三上接触插塞176可以在第一上互连线182上。上互连线180可以包括第一上互连线182和第二上互连线184。第一上互连线182可以在第二上接触插塞174上，并且第二上互连线184可以在第三上接触插塞176上。第二互连结构UI可以包括导电材料，例如，钨(W)、铜(Cu)、铝(Al)等，并且还可以包括扩散阻挡层。在示例实施例中，第二互连结构UI中包括的上接触插塞170和上互连线180的层数及其布置可以变化。

贯通互连区TR可以是包括可以将存储单元区CELL与外围电路区PERI电连接的贯通互连结构的区域。贯通互连区TR可以包括从存储单元区CELL的上部沿竖直方向(Z方向)延伸穿过第二衬底101的第一通孔165和围绕第一通孔165的绝缘区。绝缘区可以包括牺牲绝缘层118、设置为平行于牺牲绝缘层118的层间绝缘层120、以及衬底绝缘层105i。在示例实施例中，贯通互连区TR的大小、布置和形状可以变化。在图1A中，贯通互连区TR可以在第二区域B中，但本公开不限于此，并且贯通互连区TR也可以在第一区域A中，在它们之间具有预定距离。贯通互连区TR可以与第一分离区MS1和第二分离区MS2间隔开。例如，贯通互连区TR可以位于在Y方向上相邻的一对第一分离区MS1的中心。通过这种布置，牺牲绝缘层118可以保留在贯通互连区TR中。

第一通孔165可以从上部延伸穿过第一单元区绝缘层192的一部分、绝缘区、下保护层295和第二外围区绝缘层294，并且可以垂直于第二衬底101的上表面延伸。第一通孔165的上端可以连接到第二互连结构UI，并且第一通孔165的下端可以连接到第一互连结构LI。在示例实施例中，一个贯通互连区TR中的第一通孔165的数量、布置和形状可以变化。第一通孔165可以包括导电材料，例如，诸如钨(W)、铜(Cu)或铝(Al)之类的金属材料。

牺牲绝缘层118可以在与栅电极130的水平相同的水平处，并且可以具有与栅电极130的厚度相同的厚度，并且可以设置为使得牺牲绝缘层118的侧表面可以在贯通互连区TR的边界上与栅电极130接触。在示例实施例中，阻挡结构可以在牺牲绝缘层118和栅电极130之间。牺牲绝缘层118可以与层间绝缘层120交替堆叠，并且可以形成绝缘区。牺牲绝缘层118在一个或多个水平方向上的宽度可以与其下方的内衬底绝缘层105i的宽度相同或不同。牺牲绝缘层118可以由与层间绝缘层120的绝缘材料不同的绝缘材料形成，并且可以包括例如氧化硅、氮化硅或氮氧化硅。

第二通孔167可以延伸穿过外区域C中的外衬底绝缘层105o，并且可以延伸到外围电路结构PERI。类似于贯通互连区TR的第一通孔165，第二通孔167可以将上互连结构UI连接到下互连结构LI。第二通孔167可以包括导电材料，例如，诸如钨(W)、铜(Cu)或铝(Al)之类的金属材料。

接地互连结构GI可以贯通外围电路区PERI和存储单元区CELL，并且可以将第一衬底201连接到第二衬底101。接地互连结构GI可以在制造半导体器件100的过程期间执行将第二衬底101接地的功能。接地互连结构GI可以包括下接触插塞270和下互连线280，下接触插塞270和下互连线280可以是与第一互连结构LI相对应的下互连结构，并且接地互连结构GI还可以包括上过孔GV，上过孔GV连接到下互连线280之中的在最上部分中的第三下互连线286。

上过孔GV可以延伸穿过第二外围区绝缘层294和下保护层295，并且可以直接连接到第三下互连线286。上过孔GV可以与存储单元区CELL的第二衬底101集成。上过孔GV可以与第二衬底101一起形成，并且可以包括与第二衬底101的材料相同的材料，并且可以不存在与第二衬底101的界面。

图4A是示出了根据一些示例实施例的半导体器件的一部分的放大图。

图4B是根据一些示例实施例的与半导体器件相关的表。

参考图4A和图4B，与参考图1A至图3所讨论的示例实施例不同，每个第五栅电极130M5的厚度可以大于第一栅电极130M1、第二栅电极130M2和第三栅电极130M3的厚度。例如，每个第五栅电极130M5的厚度可以是第一栅电极130M1、第二栅电极130M2和第三栅电极130M3中的每一个的厚度的约1.005倍至约1.1倍。在这种情况下，为了降低每个第五栅电极130M5的电阻值，可以增加每个第五栅电极130M5的厚度。

每个第一层间绝缘层120M1可以不具有增加的厚度，并且每个第一层间绝缘层120M1可以具有与第三至第五层间绝缘层120M3、120M4和120M5中的每一个的厚度基本相同的厚度。这可以防止第一至第五层间绝缘层120M1、120M2、120M3、120M4和120M5的总厚度过度地增加。

图5A是示出了根据一些示例实施例的半导体器件的一部分的放大图。

图5B是根据一些示例实施例的与半导体器件相关的表。

参考图5A和图5B，与参考图1A至图3所讨论的示例实施例不同，每个第五栅电极130M5的厚度可以大于第一栅电极130M1、第二栅电极130M2和第三栅电极130M3的厚度。例如，每个第五栅电极130M5的厚度可以是第一栅电极130M1、第二栅电极130M2和第三栅电极130M3中的每一个的厚度的约1.005倍至约1.1倍。在这种情况下，可以增加每个第五栅电极130M5的厚度，以降低每个第五栅电极130M5的电阻值。

图6A至图6G是示出了根据一些示例实施例的制造半导体器件的方法的截面图，其示出了与图1A所示的区域相对应的区域。

参考图6A，可以在第一衬底201上形成电路器件220和第一互连结构LI。

首先，可以在第一衬底201中形成器件隔离层210，并且可以在第一衬底201上顺序地形成电路栅介电层222和电路栅电极225。可以通过例如浅沟槽隔离(STI)工艺形成器件隔离层210。可以使用原子层沉积(ALD)或化学气相沉积(CVD)来形成电路栅介电层222和电路栅电极225。电路栅介电层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物层中的至少一种形成，但本公开不限于此。此后，可以在电路栅介电层222和电路栅电极225的两个侧壁上形成间隔物层224和源/漏区205。在一些示例实施例中，间隔物层224可以包括多个层。此后，可以通过执行离子注入工艺来形成源/漏区205。

可以通过部分地形成第一外围区绝缘层292、通过蚀刻去除第一外围区绝缘层292的一部分并填充导电材料来形成第一互连结构LI的下接触插塞270。可以通过例如沉积导电材料并图案化该材料来形成下互连线280。当形成第一互连结构LI时，可以一起形成下互连结构，该下互连结构形成接地互连结构GI的一部分(参见图1A)。因此，下互连结构可以具有与第一互连结构LI的堆叠结构相同的堆叠结构。

第一外围区绝缘层292可以包括多个绝缘层。可以在形成第一互连结构LI的每个过程中部分地形成第一外围区绝缘层292。可以在第一外围区绝缘层292上形成覆盖第三下互连线286的上表面的下保护层295。

参考图6B，可以在下保护层295上形成第二外围区绝缘层294，并且可以在外围电路区PERI上形成存储单元区的第二衬底101和接地互连结构GI的上过孔GV。

通过形成第二外围区绝缘层294，可以形成整个外围电路区PERI。

可以通过部分地去除第二外围区绝缘层294来形成过孔孔(via hole)。过孔孔可以是用于形成接地互连结构GI的上过孔GV(参见图1A)的通孔。可以通过使用掩模层去除第二外围区绝缘层294和下保护层295来形成过孔孔，使得可以暴露接地互连结构GI中包括的下互连结构的第三下互连线286。

第二衬底101可以由例如多晶硅形成，并且可以通过CVD工艺形成。当形成第二衬底101时，第二衬底101中包括的材料可以填充过孔孔，并且可以形成上过孔GV。形成第二衬底101的多晶硅可以包括杂质，例如，N型杂质。可以在第二外围区绝缘层294(例如，整个第二外围区绝缘层294)上形成第二衬底101，可以图案化第二衬底101，并且可以从包括存储单元区CELL的第三区域C的部分区域去除第二衬底101。在去除第二衬底101的区域中，还可以去除第二衬底101下方的阻挡层103。

参考图6C，可以形成水平绝缘层110和第二水平导电层104，可以形成衬底绝缘层105i和105o，并且可以交替地堆叠牺牲绝缘层118和层间绝缘层120。

可以在第二衬底101上形成水平绝缘层110中包括的第一水平绝缘层111和第二水平绝缘层112。可以在第二衬底101上堆叠第一水平绝缘层111和第二水平绝缘层112，使得第一水平绝缘层111可以在第二水平绝缘层112上方和下方。第一水平绝缘层111和第二水平绝缘层112可以包括不同的材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平绝缘层112可以由与牺牲绝缘层118的材料相同的材料形成。可以通过后续过程用图1A中的第一水平导电层102替换水平绝缘层110。可以在区域的一部分中通过图案化工艺来去除水平绝缘层110。

可以在第一水平绝缘层111和第二水平绝缘层112上形成第二水平导电层104，并且第二水平导电层104可以在去除水平绝缘层110的区域中与第二衬底101接触。因此，第二水平导电层104可以沿着水平绝缘层110的端部弯曲，可以覆盖端部，并且可以延伸到第二衬底101上。

可以通过部分地去除第一水平绝缘层111和第二水平绝缘层112、第二水平导电层104和第二衬底101并在其中填充绝缘材料来形成衬底绝缘层105i和105o。在填充绝缘材料之后，可以使用化学机械抛光(CMP)工艺进一步执行平坦化工艺。因此，衬底绝缘层105i和105o的上表面可以与第二水平导电层104的上表面基本共面。

此后，可以形成交替地堆叠在第二水平导电层104上的牺牲绝缘层118和层间绝缘层120。可以通过后续过程用栅电极130(参见图2A)部分地替换牺牲绝缘层118。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下以相对于层间绝缘层120的蚀刻选择性而蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲绝缘层118可以由选自硅、氧化硅、碳化硅和氮化硅中的与层间绝缘层120的材料不同的材料形成。在一些示例实施例中，层间绝缘层120的厚度可以不相同。层间绝缘层120和牺牲绝缘层118的厚度以及层间绝缘层120和牺牲绝缘层118中包括的膜的数量可以与所示示例不同。

可以使用掩模层对牺牲绝缘层118重复执行光刻工艺和蚀刻工艺，使得上牺牲绝缘层118可以在第二区域B上比下牺牲绝缘层118延伸得短。因此，牺牲绝缘层118可以以预定单位形成阶梯形状的台阶结构。

此后，可以形成覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构的第一单元区绝缘层192。

参考图6D，可以形成延伸穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的沟道结构CH。

首先，可以通过去除牺牲绝缘层118和层间绝缘层120的一部分来形成上分离区SS(参见图1B)。可以通过暴露要形成上分离区SS的区域、从上部去除预定数量的牺牲绝缘层118和层间绝缘层120、以及沉积绝缘材料来形成上分离区SS。

可以通过各向异性地蚀刻牺牲绝缘层118和层间绝缘层120来形成沟道结构CH，并且可以通过形成孔形状的沟道孔并填充该孔来形成沟道结构CH。由于堆叠结构的高度，沟道结构CH的侧壁可以不垂直于第二衬底101的上表面。沟道结构CH可以形成为凹入第二衬底101的一部分中。此后，可以在沟道结构CH中顺序地形成栅介电层145、沟道层140、沟道绝缘层150和沟道焊盘155中的至少一部分。

可以使用ALD或CVD工艺将栅介电层145形成为具有均匀的厚度。在该过程中，可以形成全部或部分的栅介电层145，并且可以在该过程中形成沿着沟道结构CH且垂直于第二衬底101延伸的部分。可以在沟道结构CH中的栅介电层145上形成沟道层140。沟道绝缘层150可以形成为填充沟道结构CH，并且可以是绝缘材料。然而，在一些示例实施例中，沟道层140之间的空间可以填充有导电材料，而不是沟道绝缘层150。沟道焊盘155可以由导电材料(例如，多晶硅)形成。

参考图6E，可以通过以下操作来形成隧道部分LT：在与第一分离区MS1和第二分离区MS2(参见图1B)相对应的区域中形成延伸穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的开口，并且通过开口去除牺牲绝缘层118的一部分。

首先，可以在开口中形成牺牲间隔物层，可以选择性地去除第二水平绝缘层112，并且可以去除第一水平绝缘层111。可以通过例如湿法蚀刻工艺来去除第一水平绝缘层111和第二水平绝缘层112。在去除第一水平绝缘层111的过程中，可以从通过去除第二水平绝缘层112而暴露栅介电层145的区域中去除栅介电层145的一部分。可以通过在去除了第一水平绝缘层111和第二水平绝缘层112的区域中沉积导电材料来形成第一水平导电层102，并且可以从开口中去除牺牲间隔物层。

此后，可以从贯通互连区TR(参见图1A)的外侧去除牺牲绝缘层118。牺牲绝缘层118可以保留在贯通互连区TR中，并且可以与层间绝缘层120一起形成贯通互连区TR的绝缘区。可以使用例如湿法蚀刻相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，可以在层间绝缘层120之间形成多个隧道部分LT。

形成贯通互连区TR的区域可以是保留牺牲绝缘层118的区域，因为该区域与开口间隔开并且蚀刻剂可以不到达该区域。因此，可以在相邻的第一分离区MS1和第二分离区MS2之间，在第一分离区MS1和第二分离区MS2的中心形成贯通互连区TR。

参考图6F，可以通过用导电材料填充部分地去除了牺牲绝缘层118的隧道部分LT来形成栅电极130。

形成栅电极130的导电材料可以填充隧道部分LT。栅电极130的侧表面可以与贯通互连区TR的牺牲绝缘层118的侧表面接触。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可以通过附加过程去除沉积在开口中的导电材料，并且绝缘材料可以填充该区域，从而形成隔离绝缘层108(参见图1B)。

参考图6G，可以形成延伸穿过第一单元区绝缘层192的栅接触部162、衬底接触部164以及第一通孔165和第二通孔167。

栅接触部162可以形成为在第二区域B中连接到栅电极130，并且衬底接触部164可以形成为在第二区域B的端部上连接到第二衬底101。第一通孔165可以形成为在贯通互连区TR中连接到外围电路区PERI的第一互连结构LI，并且第二通孔167可以形成为在第三区域C中连接到外围电路区PERI的第一互连结构LI。

栅接触部162、衬底接触部164以及第一通孔165和第二通孔167可以形成为具有不同的深度，但可以通过使用蚀刻停止层同时形成接触孔并用导电材料填充接触孔来形成栅接触部162、衬底接触部164以及第一通孔165和第二通孔167。然而，在一些示例实施例中，可以在不同的过程中形成栅接触部162、衬底接触部164以及第一通孔165和第二通孔167中的一部分。

此后，返回参考图1A，可以形成第二单元区绝缘层194、上保护层195和上互连结构UI。

可以通过部分地形成单元区绝缘层190、通过蚀刻去除其一部分并填充导电材料来形成上互连结构UI的上接触插塞170。可以通过例如沉积导电材料并图案化该材料来形成上互连线180。

因此，可以制造图1A至图3中的半导体器件100。

图7是示出了根据示例实施例的包括半导体器件的电子系统的透视图。

参考图7，电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以实现为包括一个或多个半导体器件1100的存储设备，或包括存储设备的电子设备。例如，电子系统1000可以实现为包括一个或多个半导体器件1100的固态驱动设备(SSD)、通用串行总线(USB)、计算系统、医疗设备或通信设备。

半导体器件1100可以实现为非易失性存储器件，例如，上面参考图1A至图6G描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F以及第一结构1100F上的第二结构1100S。在示例实施例中，第一结构1100F可以在第二结构1100S的一侧上。第一结构1100F可以实现为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以实现为存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、字线WL、第一栅上线UL1和第二栅上线UL2、第一栅下线LL1和第二栅下线LL2、以及在位线BL和公共源极线CSL之间的存储单元串CSTR。

在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以在示例实施例中变化。

在一些示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。栅下线LL1和LL2可以分别被配置为下晶体管LT1和LT2的栅电极。字线WL可以被配置为存储单元晶体管MCT的栅电极，并且栅上线UL1和UL2可以分别被配置为上晶体管UT1和UT2的栅电极。

在一些示例实施例中，下晶体管LT1和LT2可以包括彼此串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以在擦除操作中使用，该擦除操作用于使用GIDL现象来擦除存储在存储单元晶体管MCT中的数据。

公共源极线CSL、第一栅下线LL1和第二栅下线LL2、字线WL、以及第一栅上线UL1和第二栅上线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接线1115电连接到解码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接互连1125电连接到页缓冲器1120。

在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT之中的至少一个选定存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100还可以包括输入/输出焊盘1101。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101来与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。

控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些示例实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。

处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的控制器接口1221。通过控制器接口1221，可以传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管MCT的数据、以及要从半导体器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230接收到来自外部主机的控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。

图8是示出了根据一些示例实施例的包括半导体器件的电子系统的透视图。

参考图8，一些示例实施例中的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003以及DRAM 2004。半导体封装2003和DRAM2004可以通过形成在主板2001上的互连图案2005连接到控制器2002。

主板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在一些示例实施例中，电子系统2000可以根据通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy之中的接口之一与外部主机通信。在一些示例实施例中，电子系统2000可以通过从外部主机经由连接器2006供应的电力来操作。电子系统2000还可以包括用于将从外部主机供应的电力分配到控制器2002和半导体封装2003的电力管理集成电路(PMIC)。

控制器2002可以将数据写入半导体封装2003或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。

DRAM 2004可以被配置为缓冲存储器，该缓冲存储器可以减轻作为数据存储空间的半导体封装2003和外部主机之间的速度差。电子系统2000中包括的DRAM 2004可以作为高速缓冲存储器操作，并且可以在针对半导体封装2003的控制操作中提供用于临时存储数据的空间。当电子系统2000可以包括DRAM 2004时，除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。

半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以被配置为包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的半导体芯片2200、分别在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。

封装衬底2100可以被配置为包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图7中的输入/输出焊盘1101。每个半导体芯片2200可以包括栅堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参考图1A至图6G描述的半导体器件。

在一些示例实施例中，连接结构2400可以被配置为将输入/输出焊盘2210电连接到上封装焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括贯通电极(TSV)的连接结构而不是通过接合线方法的连接结构2400来彼此电连接。

在一些示例实施例中，控制器2002和半导体芯片2200可以包括在单个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主板2001不同的单独插入衬底上，并且控制器2002和半导体芯片2200可以通过形成在插入衬底上的互连来彼此连接。

图9是示出了根据一些示例实施例的半导体封装的截面图，其示出了图8中沿线III-III'截取的半导体封装2003的示例实施例。

参考图9，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体部2120、在封装衬底主体部2120的上表面上的封装上焊盘2130(参见图8)、在封装衬底主体部2120的下表面上或通过封装衬底主体部2120的下表面暴露的封装下焊盘2125、以及在封装衬底主体部2120中将封装上焊盘2130电连接到封装下焊盘2125的内部互连2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部2800连接到如图8所示的电子系统2000的主板2001的互连图案2005。

每个半导体芯片2200可以包括半导体衬底3010、以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括外围互连3110。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅堆叠结构3210、穿透栅堆叠结构3210的存储沟道结构3220和分离区、以及电连接到栅堆叠结构3210的字线WL(参见图7)的栅接触插塞3235。

每个半导体芯片2200可以包括电连接到第一结构3100的外围互连3110并延伸到第二结构3200中的贯通互连3245。贯通互连3245可以在栅堆叠结构3210的外侧上，并且可以延伸穿过栅堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围互连3110的输入/输出焊盘2210(参见图8)。

根据前述示例实施例，通过将栅电极配置为具有不同的厚度并且将层间绝缘层配置为具有不同的厚度，可以提供具有改善的电特性和可靠性的半导体器件以及包括该半导体器件的电子系统。

虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。