半导体装置

相关申请的交叉引用

于2022年07月28日提交的日本专利申请号2022-120665的公开内容(包括说明书、附图和摘要)通过引用以其整体并入本文。

技术领域

本公开涉及一种半导体装置，并且可以适用于例如包括作为功率开关元件的晶体管的半导体装置。

背景技术

例如，诸如LDMOSFET(横向扩散金属氧化物半导体场效应晶体管)的功率开关元件被用在诸如逆变器电路的功率转换电路中。尽管功率开关元件被形成在半导体衬底中，但是构成其他电路的晶体管可以一起被形成在其中形成功率开关元件的半导体衬底中。

下面列出了公开的技术。

[专利文献1]日本未审查专利申请公开号2013-247120

[非专利文献1]T.Nitta，Y.Yoshihisa，T.Kuroi，K.Hatasako，S.Maegawa和K.Onishi，“Enhanced active protection technique for substrate minority carrierinjection in Smart Power IC”，2012年第24届国际会议功率半导体装置和IC研讨会，比利时布鲁日，2012年，第205-208页

专利文献1和非专利文献1描述了针对具有有源阻挡结构的半导体装置的技术。

发明内容

在具有功率开关元件的半导体装置中，期望尽可能地改进性能。

根据本说明书的描述和附图，其他目的和新颖特征将变得明显。

根据一个实施例，半导体装置包括：半导体衬底、形成在半导体衬底的上表面上的第一元件区域中的第一导电类型的第一晶体管，以及形成在半导体衬底的上表面上的第二元件区域中的第二晶体管。配置半导体装置的半导体衬底包括：到达半导体衬底的背表面的第一导电类型的衬底区域，以及布置在衬底区域上的不同位置处的第一半导体区域和第二半导体区域。第一半导体区域具有第一导电类型，并且第二半导体区域具有第一导电类型或与第一导电类型相反的第二导电类型。半导体衬底还包括：形成在第一半导体区域和第二半导体区域上的第一导电类型的埋层；形成在埋层上并且彼此间隔开的第二导电类型的第三半导体区域和第二导电类型的第四半导体区域；以及从埋层到达上表面的第一导电类型的第五半导体区域。第一接触插塞被布置在第五半导体区域上，并且电连接到第五半导体区域。埋层、第一半导体区域和衬底区域存在于第三半导体区域和第五半导体区域下方，并且埋层、第二半导体区域和衬底区域存在于第四半导体区域下方。在平面图中，第一元件区域被包括在第三半导体区域中，并且在平面图中，第二元件区域被包括在第四半导体区域中，并且在平面图中，第五半导体区域被插入在第三半导体区域和第四半导体区域之间。

根据一个实施例，可以改进半导体装置的性能。

附图说明

图1是根据一个实施例的半导体装置的主要部分的截面图。

图2是根据一个实施例的半导体装置的主要部分的平面图。

图3是示出了逆变器电路的电路图。

图4是示出了逆变器电路的电路图。

图5是示出了逆变器电路的电路图。

图6是根据一个实施例的半导体装置的主要部分的截面图。

图7是根据一个实施例的半导体装置的说明图。

图8是根据另一个实施例的半导体装置的主要部分的截面图。

图9是根据另一个实施例的半导体装置的主要部分的截面图。

图10是根据另一个实施例的半导体装置的主要部分的截面图。

具体实施方式

在以下实施例中，当为方便起见需要时，将通过划分为多个部分或实施例来进行描述，但除非特别说明，否则它们彼此不独立，并且一个部分与其他部分或全部其他部分的修改示例、细节、补充描述等相关。在下面实施例中，元件的数目等(包括元件的数目、数值、数量、范围等)不限于特定数目，而是可以不小于或等于特定数目，除非数目被具体指示并且在原则上明显限于特定数目。此外，在以下实施例中，不用说，组成元素(包括元素步骤等)不一定是必需的，除非它们被具体指定以及它们在原则上被视为明显必需。类似地，在以下实施例中，当参考组件等的形状、位置关系等时，假设形状等基本接近或类似于形状等，除非它们被具体指定以及它们在原则上被认为是明显的等。这同样适用于上述数值和范围。

在下文中，将基于附图详细描述实施例。在用于说明实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略对其的重复描述。在以下实施例中，除非特别必要，否则原则上不再重复相同或相似部分的描述。

在实施例中使用的附图中，为了使附图容易看清，即使是在截面图的情况下也可以省略影线。此外，为了使附图容易看清，即使在平面图的情况下，也可以使用影线。

第一实施例

半导体装置的结构

将参考附图描述根据本公开的第一实施例的半导体装置。图1是根据本实施例的半导体装置的主要部分的截面图。图2是根据本实施例的半导体装置的主要部分的平面图。图2中沿A-A线的截面图基本对应于图1。

本实施例的半导体装置包括在诸如逆变器电路的功率转换电路中使用的功率开关元件，并且包括LDMOSFET作为构成功率开关元件的晶体管。

在本申请中，MOSFET(金属氧化物半导体场效应晶体管)或LDMOSFET不仅是使用氧化物膜(氧化硅膜)作为栅极电介质膜的MISFET，而且是使用除氧化物膜(氧化硅膜)之外的电介质膜作为栅极电介质膜的MISFET。此外，LDMOSFET是MISFET(金属绝缘体半导体场效应晶体管)元件的一种。LDMOSFET也可以被称为HV-MOSFET(高压金属氧化物半导体场效应晶体管)或DEMOSFET(漏极扩展金属氧化物半导体场效应晶体管)。

此外，n沟道MISFET(晶体管)可以被视为n型MISFET(晶体管)，并且p沟道MISFET(晶体管)可以被视为p型MISFET(晶体管)。在该情况下，n型意指沟道导通时的导电类型为n型，并且p型意指沟道导通时的导电类型为p型。在下文中，形成在元件区域1A中的晶体管被描述为n型(n沟道)晶体管。

在下文中，将参考图1详细描述本实施例的半导体装置的结构。

配置本实施例的半导体装置的半导体衬底SB由单晶硅等制成。半导体衬底SB具有上表面SBa，并且具有与上表面SBa相对的背表面SBb。半导体衬底SB的上表面SBa包括元件区域1A和元件区域2A，在元件区域1A中形成用作功率转换电路的功率开关元件的晶体管(这里，LDMOSFET 1)，在元件区域2A中形成配置另一电路(例如，信息处理电路或模拟电路)的MISFET 2。形成在元件区域1A中的晶体管(这里，LDMOSFET 1)的耐压高于形成在元件区域2A中的晶体管(这里，MISFET 2)的耐压。此外，形成在元件区域1A中的晶体管(这里，LDMOSFET 1)的操作电压高于形成在元件区域2A中的晶体管(这里，MISFET 2)的操作电压。

根据需要，通过STI(浅沟槽隔离)方法在半导体衬底SB的上表面SBa中形成STI区域3(元件隔离区域)。STI区域3由埋入在半导体衬底SB中形成的沟槽中的绝缘体(绝缘膜)形成。

半导体衬底SB包括：到达半导体衬底SB的背表面SBb的n型衬底区域KB、布置在n型衬底区域KB上的不同位置处的n型半导体区域WL1和半导体区域WL2、形成在n型半导体区域WL1和半导体区域WL2上的n型埋层BL，以及形成在n型埋层BL上并且彼此间隔开的p型半导体区域EP1和p型半导体区域EP2。

n型衬底区域KB由作为半导体衬底SB的基底的n型半导体衬底形成。n型衬底区域KB的厚度(距半导体衬底SB的背表面SBb的厚度)基本均匀。当制造本实施例的半导体装置时，使用n型半导体衬底代替p型半导体衬底。

n型半导体区域WL1是n型半导体区域，并且半导体区域WL2是n型或p型半导体区域。即，半导体区域WL2的导电类型是可选的。n型半导体区域WL1和半导体区域WL2分别被形成在n型衬底区域KB上，但是n型半导体区域WL1和半导体区域WL2被形成在n型衬底区域KB上的不同位置处。因此，n型半导体区域WL1与半导体区域WL2在平面图中不重叠。n型半导体区域WL1的下表面与n型衬底区域KB接触，并且半导体区域WL2的下表面与n型衬底区域KB的上表面接触。在平面图中，p型半导体区域EP1和n型半导体区域DN1被包括在n型半导体区域WL1中。

该平面图对应于与半导体衬底SB的上表面SBa基本平行的平面中的视图。

在图1中，n型半导体区域WL1(其侧表面)和半导体区域WL2(侧表面)彼此相邻。当半导体区域WL2为p型时，在半导体区域WL2和n型半导体区域WL1之间的边界处形成PN结。当半导体区域WL2为n型时，n型半导体区域WL1和半导体区域WL2两者都是n型半导体区域，并且n型半导体区域WL1与半导体区域WL2之间未形成有PN结。当半导体区域WL2为n型时，n型半导体区域WL1的杂质浓度(n型杂质浓度)和半导体区域WL2的杂质浓度(n型杂质浓度)可以相同或不同。因此，当半导体区域WL2为n型时，n型半导体区域WL1与半导体区域WL2之间可以存在也可以不存在边界，并且n型半导体区域WL1和半导体区域WL2的整体组合可以被视为一个n型半导体区域。

n型衬底区域KB、n型半导体区域WL1和n型埋层BL具有相同的导电类型(n型)。n型半导体区域WL1的杂质浓度(n型杂质浓度)比n型衬底区域KB的杂质浓度(n型杂质浓度)高。n型埋层BL的杂质浓度(n型杂质浓度)分别比n型半导体区域WL1的杂质浓度(n型杂质浓度)和n型衬底区域KB的杂质浓度(n型杂质浓度)高。

位于n型半导体区域WL1上的n型埋层BL的下表面与n型半导体区域WL1的上表面接触，并且位于半导体区域WL2上的n型埋层BL的下表面与半导体区域WL2的上表面接触。当半导体区域WL2为p型时，在n型埋层BL和半导体区域WL2之间的边界处形成PN结，但是当半导体区域WL2为n型时，在n型埋层BL与半导体区域WL2之间的边界处未形成有PN结。

半导体衬底SB还包括n型半导体区域DN，n型半导体区域DN从n型埋层到达半导体衬底SB的上表面SBa。在半导体衬底SB的厚度方向上，n型半导体区域DN从n型埋层BL延伸到半导体衬底SB的上表面SBa，n型半导体区域DN的下表面(底表面)与n型埋层BL的上表面接触，并且n型半导体区域DN的上表面到达半导体衬底SB的上表面SBa。在平面图中，n型半导体区域DN被插入在p型半导体区域EP1与p型半导体区域EP2之间。更具体地，在平面图中，n型半导体区域DN围绕p型半导体区域EP1。在平面图中，n型半导体区域DN被形成为围绕p型半导体区域EP1，但是n型半导体区域DN也可以被形成为围绕p型半导体区域EP1、EP2中的每个区域。

在下面的描述中，在平面图中围绕p型半导体区域EP1的n型半导体区域DN被称为n型半导体区域DN1(附图标记DN1)，并且在平面图中围绕p型半导体区域EP1的部分之外的n型半导体区域DN被称为n型半导体区域DN2(附图标记DN2)。n型半导体区域DN1覆盖p型半导体区域EP1的侧表面。n型半导体区域DN1、DN2被形成为从n型埋层BL到达半导体衬底SB的上表面SBa，但n型半导体区域DN1与p型半导体区域EP1相邻，而p型半导体区域EP2不与p型半导体区域EP1相邻。n型半导体区域DN1和n型半导体区域DN2可以彼此连接，或者可以彼此间隔开。在平面图中，由于p型半导体区域EP1的周围被n型半导体区域DN1围绕，因此n型半导体区域DN1在平面图中被插入在p型半导体区域EP1和p型半导体区域EP2之间。换句话说，在平面图中，p型半导体区域EP1和p型半导体区域EP2经由n型半导体区域DN1彼此相邻。

p型半导体区域EP1的底表面与n型埋层BL接触，并且p型半导体区域EP1的侧表面与n型半导体区域DN1接触。换句话说，p型半导体区域EP1的底表面被覆盖有n型埋层BL，并且p型半导体区域EP1的侧表面被覆盖有n型半导体区域DN1。p型半导体区域EP2的底表面与n型埋层BL接触，并且p型半导体区域EP2的侧表面与n型半导体区域DN(n型半导体区域DN1或n型半导体区域DN2)接触。换句话说，p型半导体区域EP2的底表面被覆盖有n型埋层BL，并且p型半导体区域EP2的侧表面被覆盖有n型半导体区域DN(n型半导体区域DN1或n型半导体区域DN2)。

p型半导体区域EP1、p型半导体区域EP2和n型半导体区域DN被形成在n型埋层BL上，但是被形成在n型埋层BL上的不同位置处，并且因此在平面图中彼此不重叠。

n型埋层BL、n型半导体区域WL1和n型衬底区域KB依次存在于p型半导体区域EP1和n型半导体区域DN1下方，并且n型埋层BL、半导体区域WL2和n型衬底区域KB依次存在于p型半导体区域EP2下方。因此，在半导体衬底SB中，p型半导体区域EP1和n型半导体区域DN1下方的区域都是n型，并且在p型半导体区域EP1和n型半导体区域DN1下方不存在p型半导体区域。

元件区域1A在平面图中被包括在p型半导体区域EP1中，并且元件区域2A在平面图中被包括在p型半导体区域EP2中。因此，在平面图中，形成在元件区域1A中的LDMOSFET 1的n型源极区域SR1、n型漏极区域DR1和沟道形成区域(其中形成沟道的区域)被形成在p型半导体区域EP1中。在平面图中，形成在元件区域2A中的MISFET 2的源极区域SR2、漏极区域DR2和沟道形成区域被形成在p型半导体区域EP2中。

接下来，将描述形成在元件区域1A中的LDMOSFET 1的配置。LDMOSFET 1是n型(n沟道型)MISFET(晶体管)。

在半导体衬底SB中，n型半导体区域(n型漂移层、n型阱)ND和p型半导体区域(p型主体区域、p型阱)PB被形成在p型半导体区域EP1的上部分(上层部分)中。n型半导体区域ND和p型半导体区域PB在LDMOSFET 1的栅极长度方向上彼此相邻。注意，LDMOSFET 1的栅极长度方向对应于LDMOSFET 1的栅极电极GE1的栅极长度方向，并且LDMOSFET 1的栅极宽度方向对应于LDMOSFET 1的栅极电极GE1的栅极宽度方向。在n型半导体区域ND和p型半导体区域PB中，n-型半导体区域ND位于LDMOSFET 1的漏极侧，并且p型半导体区域PB位于LDMOSFET1的源极侧。n型半导体区域ND和p型半导体区域PB分别到达半导体衬底SB的上表面SBa。n型半导体区域ND和p型半导体区域PB中的每个区域的底表面与p型半导体区域EP1接触。在n型半导体区域ND和p型半导体区域EP1之间的边界处形成PN结。p型半导体区域PB的杂质浓度(p型杂质浓度)高于p型半导体区域EP1的杂质浓度(p型杂质浓度)。

p型半导体区域PB被形成为围绕n型源极区域SR1和p型半导体区域PR，p型半导体区域PR将在后面进行描述。p型半导体区域PB可以用作背栅。p型半导体区域PB还可以用作穿通停止件，穿通停止件抑制耗尽层从LDMOSFET的漏极向源极延伸。在n型源极区域SR1和n型漏极区域DR1之间，位于栅极电极GE1下方的p型半导体区域PB的上部分(上层部分)用作LDMOSFET的沟道形成区域。

在半导体衬底SB中，n型源极区域SR1和p型半导体区域PR被形成在p型半导体区域PB中。n型源极区域SR1用作LDMOSFET 1的源极区域。p型半导体区域PR的杂质浓度(p型杂质浓度)高于p型半导体区域PB的杂质浓度(p型杂质浓度)。在LDMOSFET 1的栅极长度方向上，p型半导体区域PR与n型源极区域SR1相邻。在p型半导体区域PR和n型源极区域SR1中，源极区域SR1位于与LDMOSFET 1的沟道形成区域相邻的一侧，并且p型半导体区域PR位于与LDMOSFET 1的沟道形成区域远离的一侧。p型半导体区域PR的底表面和n型源极区域SR1的底表面与p型半导体区域PB接触。此外，n型源极区域SR1的与和p型半导体区域PR相邻的一侧相对的侧表面与p型半导体区域PB接触。p型半导体区域PB的上表面和n型源极区域SR1的上表面到达半导体衬底SB的上表面SBa。p型半导体区域PR可以用作p型半导体区域PB的接触部分。

在n型半导体区域ND中，形成n型漏极区域(n型半导体区域)DR1。n型漏极区域DR1用作LDMOSFET 1的漏极区域。n型漏极区域DR1的上表面到达半导体衬底SB的上表面SBa。n型漏极区域DR1的杂质浓度(n型杂质浓度)高于n型半导体区域ND的杂质浓度(n型杂质浓度)。n型漏极区域DR1和n型源极区域SR1在LDMOSFET 1的栅极长度方向上彼此间隔开。

LDMOSFET 1的栅极电极GE1经由栅极电介质膜GF1被形成在半导体衬底SB的上表面SBa上。具体地，栅极电极GE1经由栅极电介质膜GF1被形成在n型源极区域SR1与n型漏极区域DR1之间的半导体衬底SB的上表面SBa上。栅极电介质膜GF1例如由氧化硅膜形成。栅极电极GE1例如由多晶硅膜(掺杂多晶硅膜)的单个膜或多晶硅膜和金属硅化物层的堆叠膜形成。

在平面图中，STI区域3被布置在LDMOSFET 1的沟道形成区域和n型半导体区域ND之间，并且栅极电极GE1的一部分(漏极侧的一部分)被形成在STI区域3上。即，栅极电极GE1的一部分位于STI区域3上。n型半导体区域ND存在于插入在LDMOSFET 1的沟道形成区域与n型半导体区域ND之间的STI区域3下方。n型漏极区域DR1的底表面与n型半导体区域ND接触，并且n型漏极区域DR1的侧表面与STI区域3接触。因此，STI区域3下方的n型半导体区域ND还可以用作LDMOSFET 1的沟道和n型半导体区域ND之间的导电路径。

注意，在图1中，栅极电介质膜GF1被插入在STI区域3和栅极电极GE1之间，但是栅极电介质膜GF1可以未被插入在STI区域3和栅极电极GE1之间。由绝缘膜(例如，氧化硅膜)形成的侧壁间隔物(未示出)可以被形成在栅极电极GE1的两个侧表面上。

p型半导体区域PB的一部分位于栅极电极GE1下方，并且n型半导体区域ND的一部分位于栅极电极GE1下方。在p型半导体区域PB和n型半导体区域ND之间的边界处形成PN结。该边界位于栅极电极GE1在LDMOSFET 1的栅极长度方向上的中间下方。该边界位于栅极电极GE1下方，并且在LDMOSFET 1的栅极宽度方向上延伸。

在平面图中，栅极电极GE1被布置在n型源极区域SR1和n型漏极区域DR1之间。当等于或高于阈值电压的电压被施加到栅极电极GE1时，在位于栅极电极GE1下方的p型半导体区域PB的上部分(上层部分)中形成n型反型层。n型反型层用作沟道。n型源极区域SR1和n型漏极区域DR1经由沟道和n型半导体区域ND而导通。

在LDMOSFET 1的栅极长度方向上，具有比n型漏极区域DRl的杂质浓度低的杂质浓度(n型杂质浓度)的n型半导体区域ND，被插入在p型半导体区域PB和n型漏极区域DR1之间。因此，具有比n型漏极区域DR1的杂质浓度低的杂质浓度的n型半导体区域ND存在于LDMOSFET 1的沟道形成区域和n型漏极区域DR1之间，并且n型半导体区域ND可以用作n型漂移区域。因此，在LDMOSFET 1的栅极长度方向上，沟道形成区域和n型半导体区域ND(n型漂移区域)存在于n型源极区域SRl和n型漏极区域DRl之间，沟道形成区域位于n型源极区域SR1侧，并且n型半导体区域ND位于n型漏极区域DR1侧。n型半导体区域ND和p型半导体区域PB下方的p型半导体区域EP1可以用作降低表面电场resurf层(resurf区域)。

接下来，将描述在元件区域2A中形成的MISFET 2的配置。

在半导体衬底SB中，p型阱(p型半导体区域)PW被形成在p型半导体区域EP2的上部分(上层部分)中。p型阱PW到达半导体衬底SB的上表面SBa。p型阱PW的底表面与p型半导体区域EP2接触。p型阱PW的杂质浓度(p型杂质浓度)高于p型半导体区域EP2的杂质浓度(p型杂质浓度)。

在半导体衬底SB中，n型源极区域SR2和n型漏极区域DR2被形成在p型阱PW中。n型源极区域SR2用作MISFET 2的源极区域，并且n型漏极区域DR2用作MISFET 2的漏极区域。n型漏极区域DR2和n型源极区域SR2在MISFET 2的栅极长度方向上彼此间隔开。注意，MISFET2的栅极长度方向对应于MISFET 2的栅极电极GE2的栅极长度方向，并且MISFET 2的栅极宽度方向对应于MISFET 2的栅极电极GE2的栅极宽度方向。n型源极区域SR2和n型漏极区域DR2中的每个区域的上表面到达半导体衬底SB的上表面SBa。n型源极区域SR2和n型漏极区域DR2的每个底表面和每个侧表面与p型阱PW接触。

栅极电极GE2经由栅极电介质膜GF2被形成在n型源极区域SR2与n型漏极区域DR2之间的半导体衬底SB的上表面SBa上(即，在p型阱PW上)。栅极电介质膜GF2例如由氧化硅膜形成。栅极电极GE2例如由多晶硅膜(掺杂多晶硅膜)的单个膜或多晶硅膜和金属硅化物层的堆叠膜形成。由绝缘膜(例如，氧化硅膜)形成的侧壁间隔物(未示出)可以被形成在栅极电极GE2的两个侧表面上。

在本实施例中，DTI(深沟槽隔离)区域4被形成在半导体衬底SB中。DTI区域4由埋入在半导体衬底SB中所形成的沟槽中的绝缘体(绝缘膜)形成。DTI区域4的深度大于STI区域3的深度。即，DTI区域4的底表面的深度位置比STI区域3的底表面的深度深。在图1中，DTI区域4的底表面位于半导体区域WL1、WL2的厚度的中间。

在平面图中，DTI区域4被布置成围绕元件区域1A，并且DTI区域4被布置成围绕元件区域2A。被布置成围绕元件区域1A的DTI区域4贯穿p型半导体区域EP1以及p型半导体区域EP1下方的n型埋层BL，并且到达半导体区域WL1，并且DTI区域4的底表面位于半导体区域WL1的厚度的中间。此外，被布置成围绕元件区域2A的DTI区域4贯穿p型半导体区域EP2以及p型半导体区域EP2下方的n型埋层BL，并且到达半导体区域WL2，并且DTI区域4的底表面位于半导体区域WL2的厚度的中间。被布置成围绕元件区域1A的DTI区域4具有将元件区域1A电隔离的功能，被布置成围绕元件区域2A的DTI区域4具有将元件区域2A电隔离的功能。

此外，可以在n型漏极区域DR1、n型源极区域SR1、p型半导体区域PR、n型半导体区域DN(特别地，n型半导体区域DNl)、n型漏极区域DR2和n型源极区域SR2的上部分(表面层部分)中的每个上部分上形成金属硅化物层(未示出)。可以使用Salicide(自对准硅化物)技术来形成金属硅化物层。

接下来，将描述半导体衬底SB上的结构。

作为电介质膜的层间电介质膜IL被形成在半导体衬底SB的上表面SBa上，以覆盖栅极电极GE1、GE2。层间电介质膜IL例如由氧化硅膜形成。层间电介质膜IL也可以由相对较薄的氮化硅膜和氮化硅上的相对较厚的氧化硅膜的堆叠膜形成。层间电介质膜IL的上表面被平坦化。

在层间电介质膜IL中形成接触孔(通孔)，并且在接触孔中形成(埋入)包括钨(W)膜作为主要成分的导电插塞(接触插塞)PG。提供多个插塞PG，并且多个插塞PG中的每个插塞PG贯穿层间电介质膜IL。插塞PG被形成在n型源极区域SR1、n型漏极区域DR1、p型半导体区域PR、n型半导体区域DN1、n型源极区域SR2和n型漏极区域DR2中的每个区域上。

这里，布置在n型漏极区域DR1上并且电连接到n型漏极区域DR1的插塞PG被称为插塞PGD。布置在n型半导体区域DN1上并且电连接到n型半导体区域DN1的插塞PG被称为插塞PGN。

插塞PG还可以被布置在栅极电极GE1、GE2中的每个栅极电极上，但是栅极电极GE1、GE2上的插塞PG在图1的截面图中未被示出。

布置在n型漏极区域DR1上的插塞PG，通过与n型漏极区域DR1接触而电连接到n型漏极区域DR1。布置在n型源极区域SR1上的插塞PG，通过与n型源极区域SR1接触而电连接到n型源极区域SR1。布置在p型半导体区域PR上的插塞PG，通过与p型半导体区域PR接触而电连接到p型半导体区域PR，并且还经由p型半导体区域PR而电连接到p型半导体区域PB。布置在n型半导体区域DN1上的插塞PGN，通过与n型半导体区域DN1接触而电连接到n型半导体区域DN1。布置在n型源极区域SR2上的插塞PG，通过与n型源极区域SR2接触而电连接到n型源极区域SR2。布置在n型漏极区域DR2上的插塞，通过与n型漏极区域DR2接触而电连接到n型漏极区域DR2。

当在n型漏极区域DR1、n型源极区域SR1、p型半导体区域PR、n型半导体区域DN1、n型漏极区域DR2和n型源极区域SR2的上部分(表面层部分)中的每个上部分上形成金属硅化物层(未示出)时，每个插塞PG与金属硅化物层接触，并且经由金属硅化物层电连接到金属硅化物层下方的每个区域。

由主要由铝(Al)、铝合金等形成的导电膜形成的布线(第一层布线)M1被形成在其中埋入插塞PG的层间电介质膜IL上。布线M1优选是铝布线，但也可以是使用其他金属材料的布线，例如钨布线或铜布线。插塞PG中的每个插塞PG电连接到布线M1。

布线M1包括：经由插塞PG电连接到n型源极区域SR1的源极布线M1S；经由插塞PGD电连接到n型漏极区域DR1的漏极布线M1D；以及经由插塞PGN电连接到n型半导体区域DN1的布线M1N。

源极布线M1S经由布置在p型半导体区域PR上的插塞PG，电连接到p型半导体区域PR。即，源极布线M1S电连接到布置在n型源极区域SR1上的插塞PG和布置在p型半导体区域PR上的插塞PG两者。因此，从布置在n型源极区域SR1上的插塞PG向n型源极区域SR1提供的电位，与从布置在p型半导体区域PR上的插塞PG向p型半导体区域提供的电位PR彼此相同。因此，与从源极布线M1S经由插塞PG(布置在n型源极区域SR上的插塞PG)向n型源极区域SR1提供的电位(源极电位)相同的电位，从源极布线MlS经由插塞PG(布置在p型半导体区域PR上的插塞PG)被提供给p型半导体区域PR，并且进一步从p型半导体区域PR被提供给p型半导体区域PB。

布线M1还包括经由插塞PG电连接到n型源极区域SR2的布线，以及经由插塞PG电连接到n型漏极区域DR2的布线。布线M1还包括经由插塞PG电连接到栅极电极GE1的栅极布线，以及经由插塞PG电连接到栅极电极GE2的栅极布线，但栅极布线在图1的截面图中未被示出。

这里，未示出和描述布线M1上方的结构和层间电介质膜IL。

此外，在元件区域1A中形成的LDMOSFET 1可以具有多个LDMOSFET被并联连接的配置。在元件区域2A中形成的MISFET 2可以是单个或多个。

在本实施例中，在元件区域2A中形成n沟道型MISFET 2，但是可以在元件区域2A中形成p沟道型MISFET来代替n沟道型MISFET 2。在这种情况下，p型阱PW变为n型阱，并且n型源极区域SR2和n型漏极区域DR2变为p型源极区域和p型漏极区域。此外，n沟道MISFET和p沟道MISFET两者都可以被形成在元件区域2A中。

考虑背景

图3是示出了功率转换电路的示例性逆变器电路INV的电路图。

图3中所示的逆变器电路INV包括：串联连接的功率晶体管(高侧晶体管)TR1和功率晶体管(低侧晶体管)TR2。功率晶体管TR1、TR2是功率开关元件，功率晶体管TR1是用于高侧开关(高电位侧开关)的晶体管，并且功率晶体管TR2是用于低侧开关(低电位侧开关)的晶体管。本实施例的半导体装置中所包括的LDMOSFET 1可以被用作功率晶体管TR1或功率晶体管TR2。

功率晶体管TR1和功率晶体管TR2被串联连接在端子T1和端子T2之间，功率晶体管TR1的漏极(D1)连接到端子T1，功率晶体管TR1的源极(S1)连接到功率晶体管TR2的漏极(D2)，并且功率晶体管TR2的源极(S2)连接到端子T2。端子T3电连接到功率晶体管TR1的源极(S1)和功率晶体管TR2的漏极(D2)两者。从电源(电池)等向端子T1提供电源电位(VIN)。低于电源电位的基准电位(例如地电位(GND))被提供给端子T2。端子T3是用于输出的端子。端子T3连接到负载，并且连接到例如电机中所使用的线圈CL。

功率晶体管TR1的栅极(G1)和功率晶体管TR2的栅极(G2)连接到驱动电路，并且从驱动电路向功率晶体管TR1、TR2的栅极(G1、G2)提供栅极电压。可以通过控制被提供给功率晶体管TR1的栅极(G1)的栅极电压和被提供给功率晶体管TR2的栅极(G2)的栅极电压，来控制功率晶体管TR1、TR2的操作。

这里，将描述图3中所示的逆变器电路INV的操作的一部分。

当逆变器电路INV处于待机状态时，功率晶体管TR1的栅极电压和功率晶体管TR2的栅极电压低于阈值电压(例如0V)，以使功率晶体管TR1、TR2两者处于关断状态(非导电状态)，并且没有电流流过线圈CL。

接下来，当功率晶体管TR2的栅极电压保持低于阈值电压(例如0V)、并且等于或高于阈值电压的栅极电压被提供给功率晶体管TR1的栅极(G1)时，功率晶体管TR1导通(导电状态)，并且功率晶体管TR2关断(非导通状态)。图4的电路图示出了该状态。在该状态中(图4)，电流ION从向其提供电源电压VIN的端子T1通过功率晶体管TR1和端子T3流向线圈CL。

接下来，考虑功率晶体管TR2的栅极电压保持低于阈值电压(例如0V)，并且功率晶体管TR1的栅极电压从等于或高于阈值电压的电压减小至低于阈值电压(例如0V)的电压。在该情况下，功率晶体管TR1导通，并且功率晶体管TR2关断，然后功率晶体管TR1、TR2两者都关断。此时，抑制线圈CL的磁通密度改变的电动势作用，并且过渡状态出现，在该过渡状态中，端子T3具有负电位，并且电流IOF从端子T3流向线圈CL。图5的电路图示出了该过渡状态。该过渡状态(端子T3处于负电位的状态)随着时间的推移而稳定并且消除。即，在功率晶体管TR1的状态从导通状态改变为关断状态而功率晶体管TR2的状态保持在关断状态时，该过渡状态(端子T3处于负电位的状态)暂时出现。线圈CL中流动的电流IOF的源由从端子T2通过功率晶体管TR2中所形成的寄生二极管流向端子T3的电流和从在其上形成有功率晶体管TR2的半导体衬底被提供给端子T3的电流配置。即，在图5所示的过渡状态(端子T3处于负电位的状态)中，在其处形成有功率晶体管TR2的半导体衬底中，电子从功率晶体管TR2的漏极(D2)被注入到半导体衬底，这反映了电流从在其中形成有功率晶体管TR2的半导体衬底被提供到端子T3。

过渡状态(端子T3处于负电位的状态)对应于功率晶体管TR2的源极(S2)处于地电位(GND)并且功率晶体管TR2的漏极(D2)处于负电位的状态。当本实施例的半导体装置的LDMOSFET 1被用作功率晶体管TR2时，LDMOSFET 1的漏极区域(n型漏极区域DR1)在图5中所示的过渡状态(端子T3具有负电位的状态)中具有负电位。

当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，电子从漏极区域被注入到半导体衬底SB中。换句话说，反映了电子从n型漏极区域DR1向半导体衬底SB的注入，空穴从n型漏极区域DR1移动到插塞PGD1，并且进一步通过漏极布线M1D等移动到半导体装置外部的端子T3，以使电流IOF可以从端子T3流向线圈CL。

不期望的是，由于当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，电子从LDMOSFET 1的漏极区域(n型漏极区域DR1)注入到半导体衬底SB中，而在元件区域2A中形成的MISFET 2中出现不利影响，因为半导体装置的性能被降低。

图6是由本发明人研究的检查示例的半导体装置的截面图，并且示出了对应于图1的截面。

在图6中所示的检查示例中，对应于半导体衬底SB的半导体衬底SB101与半导体衬底SB的不同之处在于以下几点。

即，尽管对图6中所示的检查示例的半导体装置进行配置的半导体衬底SB101具有对应于n型衬底区域KB的p型衬底区域KB101，但p型衬底区域KB101是p型而不是n型。p型衬底区域KB101由用作用于半导体衬底SB101的基底的半导体衬底形成。因此，当制造图6的检查示例的半导体装置时，使用p型半导体衬底。在检查示例的半导体衬底SB101中，在p型衬底区域KB101和n型埋层BL之间的p型半导体区域WL101不是n型，而是p型。在图6的检查示例中，n型半导体区域WL1和半导体区域WL2一起形成p型半导体区域WL101。p型半导体区域WL101的杂质浓度(p型杂质浓度)低于p型衬底区域KB101的杂质浓度(p型杂质浓度)。图6的半导体衬底SB101中的n型埋层BL和n型埋层BL上方的结构，与图1的半导体衬底SB中的那些基本相同，所以这里省略其重复说明。

因此，在图6中，在半导体衬底SB101中，n型埋层BL、p型半导体区域WL101和p型衬底区域KB101依次存在于p型半导体区域EP1和n型半导体区域DN1下方。在图6的半导体衬底SB101中，n型埋层BL、p型半导体区域WL101和p型衬底区域KB101依次存在于p型半导体区域EP2下方。因此，在图6中，在半导体衬底SB101中，在p型半导体区域EP1和n型半导体区域DN1下方存在n型埋层BL，并且此外，在n型埋层BL下方存在p型区域(p型半导体区域WL101和p型衬底区域KB101)，而不是n型区域。

这里，将描述图6的检查示例的半导体装置的问题。

如参考图2至图4所描述的，当在元件区域1A中形成的LDMOSFET 1被用作用于低侧开关的功率晶体管TR2时，LDMOSFET 1的漏极区域(n型漏极区域DR1)可以具有负电位。当n型漏极区域DR1具有负电位时，电子从n型漏极区域DR1被注入到半导体衬底SB101中，但是注入的电子通过p型半导体区域EP1被注入到p型半导体区域EP1下方的n型埋层BL中，并且电子从n型埋层BL进一步被注入到n型埋层BL下方的p型半导体区域WL101和p型衬底区域KB101中。当n型漏极区域DR1具有负电位时，p型半导体区域EP1下方的n型埋层BL也由于其影响而趋于具有负电位，并且这也促进了以下现象，其中电子从p型半导体区域EP1下方的n型埋层BL被注入到n型埋层BL下方的p型半导体区域WL101和p型衬底区域KB101中。在p型半导体区域中，空穴是多数载流子，并且电子是少数载流子。因此，当电子从p型半导体区域EP1下方的n型埋层BL被注入到n型埋层BL下方的p型区域(p型半导体区域WL101和p型衬底区域KB101)时，注入的电子表现为少数载流子，并且因此可以通过扩散在p型区域中移动，直到与空穴复合并且消失。因此，当电子从p型半导体区域EP1下方的n型埋层BL被注入到n型埋层BL下方的p型区域(p型半导体区域WL101和p型衬底区域KB101)时，注入的电子可以在n型埋层BL下方的p型区域(p型半导体区域WL101和p型衬底区域KB101)中明显移动。因此，电子可以在n型埋层BL下方的p型区域(p型半导体区域WL101和p型衬底区域KB101)中向p型半导体区域EP2下方的位置移动，并且可以通过n型埋层BL被注入到p型半导体区域EP2中。即，在图6中，当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，电子从漏极区域被注入到半导体衬底SB中，并且存在以下可能性：电子沿着图6的箭头YG101中的路径而移动，并且被注入到p型半导体区域EP2中。不期望电子沿着图6的箭头YG101中的路径而移动并且被注入到p型半导体区域EP2中，这可能影响在元件区域2A中形成的MISFET 2的特性，导致半导体装置的性能的降低。

因此，当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，为了防止电子在图6的箭头YG101的路径中移动并且被注入到p型半导体区域EP2中，增加元件区域1A与元件区域2A之间的距离是可想到的。随着元件区域1A与元件区域2A之间的距离增加，当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，电子在图6的箭头YG101的路径中移动并且被注入到p型半导体区域EP2中的概率减小。然而，增加元件区域1A与元件区域2A之间的距离是不期望的，因为这增加了半导体装置的平面尺寸并且导致半导体装置的尺寸的增加。

因此，当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，期望在不增加元件区域1A与元件区域2A之间的距离的情况下，防止电子在图6的箭头YG101的路径中移动并且被注入到p型半导体区域EP2中。

主要特征和效果

图7是本实施例的半导体装置的说明图。图7示出了与图1的截面相同的截面，但为简单起见，在图7中省略了层间电介质膜IL和布线M1的图示。此外，在图7中，省略了除插塞PGD、PDN之外的插塞PG。此外，在图7中，仅n型衬底区域KB、n型半导体区域WL1和n型埋层BL带有阴影线，并且除此之外省略阴影线。

本实施例的半导体装置可以被用在具有串联连接的高侧晶体管(功率晶体管TR1)和低侧晶体管(功率晶体管TR2)的功率转换电路中。在元件区域1A中形成的LDMOSFET 1可以被用作低侧晶体管(功率晶体管TR2)或高侧晶体管(功率晶体管TR2)，但是特别地，当被用作低侧晶体管(功率晶体管TR2)时，存在关于图6的检查示例所描述的问题可能出现的担忧。

如参考图3至图5所描述的，当在元件区域1A中形成的LDMOSFET 1被用作用于低侧开关的功率晶体管TR2时，LDMOSFET 1的漏极区域(n型漏极区域DR1)可以具有负电位。当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，电子从漏极区域(n型漏极区域DR1)被注入到半导体衬底SB中。

不期望的是，由于电子从LDMOSFET 1的漏极区域(n型漏极区域DR1)注入到半导体衬底SB中，而在元件区域2A中形成的MISFET 2中出现不利影响，因为半导体装置的性能降低。在本实施例中，即使当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，电子从漏极区域(n型漏极区域DR1)被注入到半导体衬底SB，在半导体衬底SB的元件区域2A中形成的MISFET 2也不受不利影响。

在本实施例中，如图1和图7中所示，在配置半导体装置的半导体衬底SB中，在p型半导体区域EP1和n型半导体区域DN1下方依次存在n型埋层BL、n型半导体区域WL1和n型衬底区域KB。因此，在半导体衬底SB中，在p型半导体区域EP1和n型半导体区域DN1下方的区域全部由n型区域(n型区域包括n型埋层BL、n型半导体区域WL1和n型衬底区域KB)形成。

当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，电子从漏极区域被注入到半导体衬底SB中，并且注入的电子通过p型半导体区域EP1被注入到p型半导体区域EP1下方的n型区域(n型区域包括n型埋层BL、n型半导体区域WL1和n型衬底区域KB)中。在n型半导体区域中，空穴是少数载流子，并且电子是多数载流子。注入到n型区域中的电子表现为多数载流子，并且因此，当在n型区域中生成电势梯度时，电子倾向于根据电势梯度移动。

在本实施例中，从插塞PGN向n型半导体区域DN1施加比p型半导体区域EP1高的电位(具体地，正电位)。这里，p型半导体区域PR与p型半导体区域PB彼此相邻，并且p型半导体区域PB与p型半导体区域EP1彼此相邻，使得p型半导体区域PR、p型半导体区域PB和p型半导体区域EP1彼此电连接。因此，从布置在p型半导体区域PR上的插塞PG被提供给p型半导体区域PR的电位，也被提供给p型半导体区域PB和p型半导体区域EP1。由于从布置在p型半导体区域PR上的插塞PG被提供给p型半导体区域PR的电位是地电位(0V)，因此p型半导体区域PB和p型半导体区域EP1两者的电位基本是地电位(0V)。另一方面，从插塞PGN向n型半导体区域DN1施加正电位。因此，从插塞PGN向n型半导体区域DN1施加了比p型半导体区域EP1高的电位。

从插塞PGN向n型半导体区域DN1施加比p型半导体区域EP1高的电位(具体地，正电位)。结果，在p型半导体区域EP1下方的n型区域(由n型埋层BL、n型半导体区域WL1和n型衬底区域KB形成的n型区域)中、在n型半导体区域DN1下方的n型区域(由n型埋层BL、n型半导体区域WL1和n型衬底区域KB形成的n型区域)中，以及在n型半导体区域DN1中生成电势梯度。电势梯度朝向插塞PGN逐渐增加。在n型区域中，由于作为多数载流子的电子根据电势梯度而移动，因此当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，从漏极区域注入到半导体衬底SB中的电子在由图7的箭头YG指示的路径中移动，并且从n型半导体区域DN1释放到插塞PGN。即，从LDMOSFET 1的漏极区域通过p型半导体区域EP1而注入到p型半导体区域EP1下方的n型埋层BL中的电子，在由n型半导体区域WL1和n型衬底区域KB形成的n型区域中移动，以便根据电势梯度而接近n型半导体区域DN1，进一步在半导体衬底SB的厚度方向上在n型埋层BL和n型半导体区域DN1中移动(朝向半导体衬底SB的上表面SBa)，并且从插塞PGN被释放到半导体衬底SB之外。

因此，从LDMOSFET 1的漏极区域(n型漏极区域DR1)通过p型半导体区域EP1而注入到p型半导体区域EP1下方的n型埋层BL中的电子，仅穿过n型区域而不通过p型区域移动到n型半导体区域DN1，并且可以从n型半导体区域DN1释放到插塞PGN。因此，当LDMOSFET 1的漏极区域具有负电位时，从漏极区域注入到半导体衬底SB中的电子可以准确地从n型半导体区域DN1释放到插塞PGN，并且因此，从LDMOSFET 1的漏极区域被注入到半导体衬底SB中的电子未到达半导体区域WL2或p型半导体区域EP2。因此，即使当LDMOSFET 1的漏极区域具有负电位时，电子从漏极区域被注入到半导体衬底SB中，在半导体衬底SB的元件区域2A中形成的MISFET2的特性也不会受影响。因此，可以改进半导体装置的性能。

在图6的检查示例中，当LDMOSFET 1的漏极区域具有负电位时，从漏极区域注入到半导体衬底SB中的电子被注入到p型半导体区域EP1下方的n型埋层BL中，并且进一步从n型埋层EP1被注入到n型埋层BL下方的p型区域(p型半导体区域WL101和p型衬底区域KB101)中，使得电子作为少数载流子在p型区域中扩散。因此，即使在p型区域(p型半导体区域WL101和p型衬底区域KB101)中生成电势梯度，电子也比较容易在p型区域中随机移动。因此，在图6的检查示例中，当LDMOSFET 1的漏极区域具有负电位时，难以将从漏极区域注入到半导体衬底SB中的电子从n型半导体区域DN1充分地释放到插塞PGN。

另一方面，在本实施例中，从LDMOSFET 1的漏极区域(n型漏极区域DR1)通过p型半导体区域EP1被注入到p型半导体区域EP1下方的n型埋层BL中的电子，仅穿过n型区域而不通过p型区域，从n型半导体区域DN1释放到插塞PGN，使得电子可以作为多数载流子根据电势梯度在n型区域中移动。因此，从LDMOSFET 1的漏极区域注入到半导体衬底SB中的电子可以准确地从n型半导体区域DN1释放到插塞PGN。

此外，在本实施例中，从LDMOSFET 1的漏极区域注入到半导体衬底SB中的电子可以准确地从n型半导体区域DN1释放到插塞PGN，使得可以减小元件区域1A与元件区域2A之间的距离。因此，可以减小半导体装置的尺寸(面积减小)。

在本实施例中，即使不增加元件区域1A与元件区域2A之间的距离，当LDMOSFET 1的漏极区域具有负电位时，也可以防止从LDMOSFET 1的漏极区域注入到半导体衬底SB中的电子在半导体衬底SB中移动，并且可以防止电子被注入到p型半导体区域EP2中。因此，可以实现半导体装置的性能改进和小型化(面积减小)。

在平面图中，n型半导体区域DN1被插入在p型半导体区域EP1和p型半导体区域EP2之间。在平面图中，n型半导体区域DN1被插入在元件区域1A和元件区域2A之间。因此，在平面图中，n型半导体区域DN1存在于从p型半导体区域EP1(元件区域1A)到p型半导体区域EP2(元件区域2A)的路径的中间。因此，当LDMOSFET 1的漏极区域具有负电位时，可以防止从LDMOSFET 1的漏极区域注入到半导体衬底SB中的电子在半导体衬底SB中移动，并且可以防止电子被注入到p型半导体区域EP2中。

此外，在平面图中，插塞PGN优选地被布置在p型半导体区域EP1与p型半导体区域EP2之间。此外，在平面图中，优选的是，插塞PGN被布置在元件区域1A和元件区域2A之间。结果，在平面图中，用作电子释放单元(提取单元)的插塞PGN存在于从p型半导体区域EP1到p型半导体区域EP2的路径的中间。因此，当LDMOSFET 1的漏极区域具有负电位时，可以准确地防止从LDMOSFET 1的漏极区域注入到半导体衬底SB中的电子通过在半导体衬底SB中移动而被注入到p型半导体区域EP2中。

此外，在平面图中，n型半导体区域DN1更优选地围绕p型半导体区域EP1，即，n型半导体区域DN1更优选地围绕元件区域1A。因此，即使p型半导体区域EP2(元件区域2A)被布置在半导体衬底SB中的任意位置处，n型半导体区域DN1在平面图中都被插入在p型半导体区域EP1(元件区域1A)和p型半导体区域EP2(元件区域2A)之间。结果，当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，可以更准确地防止从LDMOSFET 1的漏极区域注入到半导体衬底SB中的电子在半导体衬底SB中移动，并且可以防止电子被注入到p型半导体区域EP2中。在半导体衬底SB中，由于可以有效地布置p型半导体区域EP1(元件区域1A)和p型半导体区域EP2(元件区域2A)，因此设计的灵活性可以改善，并且可以有利地使半导体装置小型化(面积减小)。

此外，从插塞PGN向n型半导体区域DN1施加正电位，但更优选的是，从插塞PGN施加到n型半导体区域DN1的电压等于或高于5V。从插塞PGN施加到n型半导体区域DN1的电压可以是电源电位VIN。结果，由于可以增加从插塞PGN施加到n型半导体区域DN1的电压，所以将从LDMOSFET 1的漏极区域注入到半导体衬底SB中的电子从n型半导体区域DN1释放到插塞PGN的效果可以被增强。

第二实施例

图8是第二实施例的半导体装置的主要部分的截面图，并且示出了对应于图1的截面。

图8中所示的第二实施例的半导体装置与第一实施例的半导体装置(图1和图7)的不同之处在于以下几点。

即，在本第二实施例中，半导体衬底SB中没有形成DTI区域4。在本第二实施例中，在半导体衬底SB中，n型半导体区域DN1被形成为在平面图中围绕p型半导体区域EP1，n型半导体区域DN2被形成为在平面图中围绕p型半导体区域EP2，并且p型半导体区域DP被布置在n型半导体区域DN1和n型半导体区域DN2之间。因此，p型半导体区域EP1的底表面被覆盖有n型埋层BL，p型半导体区域EP1的侧表面被覆盖有n型半导体区域DN1，p型半导体区域EP2的底表面被覆盖有n型埋层BL，并且p型半导体区域EP2的侧表面被覆盖有n型半导体区域DN2。在p型半导体区域EP1和p型半导体区域EP2之间依次布置有n型半导体区域DN1、p型半导体区域DP和n型半导体区域DN2，并且p型半导体区域DP被插入在n型半导体区域DN1和n型半导体区域DN2之间。n型半导体区域DN2到达STI区域3的底表面。

p型半导体区域DP贯穿n型埋层BL，并且到达半导体区域WL2。即，p型半导体区域EP1下方的n型埋层BL与p型半导体区域EP2下方的n型埋层BL彼此间隔开，并且p型半导体区域DP的一部分(下部分)被插入在p型半导体区域EP1下方的n型埋层BL与p型半导体区域EP2下方的n型埋层BL之间。p型半导体区域DP从半导体区域WL2到达半导体衬底SB的上表面SBa，并且在半导体衬底SB的厚度方向上延伸。p型半导体区域DP的下表面(底表面)到达半导体区域WL2的上表面，并且p型半导体区域DP的上表面到达半导体衬底SB的上表面SBa。在第一实施例中，半导体区域WL2的导电类型是可选的，但在本第二实施例中，半导体区域WL2的导电类型是p型。

第二实施例的半导体装置的其他配置与第一实施例的半导体装置的那些配置基本相同，并且因此，这里将省略其重复说明。

在本第二实施例中，即使在半导体衬底SB中未形成DTI区域4，也可以通过PN结隔离来将在元件区域1A中形成的LDMOSFET 1和在元件区域2A中形成的MISFET 2电分离。

与上面第一实施例类似，在本第二实施例中，在配置半导体装置的半导体衬底SB中，n型埋层BL、n型半导体区域WL1和n型衬底区域KB依次存在于p型半导体区域EP1和n型半导体区域DN1下方。因此，在半导体衬底SB中，p型半导体区域EP1和n型半导体区域DN1下方的区域都是n型区域(由n型埋层BL、n型半导体区域WL1和n型衬底区域KB形成的n型区域)。因此，当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，从LDMOSFET 1的漏极区域(n型漏极区域DR1)通过p型半导体区域EP1被注入到p型半导体区域EP1下方的n型埋层BL中的电子，仅通过n型区域而不通过p型区域，并且从n型半导体区域DN1释放到插塞PGN。在该情况下，电子可以作为多数载流子根据电势梯度在n型区域中移动。因此，从LDMOSFET 1的漏极区域注入到半导体衬底SB中的电子可以准确地从n型半导体区域DN1释放到插塞PGN。因此，可以改进半导体装置的性能。此外，可以减小半导体装置的尺寸(面积减小)。

第三实施例

图9是本第三实施例的半导体装置的主要部分的截面图，并且示出了对应于图1的截面。

图9中所示的第三实施例的半导体装置与第一实施例的半导体装置(图1和图7)的不同之处在于以下几点。

即，本第三实施例的半导体装置还包括双极晶体管5。因此，半导体衬底SB的上表面SBa还包括在其中形成有双极晶体管5的元件区域5A。双极晶体管5可以被用在模拟电路等中。

对本第三实施例的半导体装置进行配置的半导体衬底SB包括布置在n型衬底区域KB上的p型半导体区域WL3，并且n型埋层BL也被形成在p型半导体区域WL3上。n型半导体区域WL1、半导体区域WL2和p型半导体区域WL3被布置在n型衬底区域KB上的不同位置处。在本第三实施例中，在半导体衬底SB中，n型半导体区域EP3被形成在n型埋层BL上。p型半导体区域EP1、p型半导体区域EP2和n型半导体区域EP3被形成在n型埋层BL上并且彼此间隔开。在平面图中，n型半导体区域EP3被n型半导体区域DN围绕。因此，n型半导体区域EP3的底表面与n型埋层BL接触，并且n型半导体区域EP3的侧表面与n型半导体区域DN接触。换句话说，n型半导体区域EP3的底表面被覆盖有n型埋层BL，并且n型半导体区域EP3的侧表面被覆盖有n型半导体区域DN。n型埋层BL、p型半导体区域WL3和n型衬底区域KB依次存在于n型半导体区域EP3下方。元件区域5A在平面图中与n型半导体区域EP3重叠。在平面图中，在元件区域5A中形成的双极晶体管5的n型发射极区域EM和p型基极区域BS1、BS2被形成在n型半导体区域EP3中。

接下来，将描述在元件区域5A中形成的双极晶体管5的配置。

在半导体衬底SB中，p型基极区域BS1被形成在n型半导体区域EP3的上部分(上层部分)中。p型基极区域BS1到达半导体衬底SB的上表面SBa。p型基极区域BS1的底表面与n型半导体区域EP3接触。在半导体衬底SB中，n型发射极区域EM和p型基极区域BS2被形成在p型基极区域BS中。p型基极区域BS2的杂质浓度(p型杂质浓度)比p型基极区域BS1的杂质浓度(p型杂质浓度)高。

n型发射极区域EM用作双极晶体管5的发射极区域，并且p型基极区域BS1、BS2用作双极晶体管5的基极区域。n型半导体区域EP3可以用作双极晶体管5的集电极区域。

布置在n型发射极区域EM上的插塞PG电连接到n型发射极区域EM。此外，布置在p型基极区域BS2上的插塞PG电连接到p型基极区域BS2。还形成了电连接到n型半导体区域EP3的插塞PG(图9中未示出)。

此外，金属硅化物层(未示出)可以被形成在n型发射极区域EM和p型基极区域BS的上部分(表面层部分)中的每个部分上。

第三实施例的半导体装置的其他配置与第一实施例的半导体装置的那些配置基本相同，并且因此，这里将省略其重复说明。

与上面第一实施例类似，在本第三实施例中，当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，从漏极区域(n型漏极区域DR1)注入到半导体衬底SB中的电子可以准确地从n型半导体区域DN1释放到插塞PGN。因此，当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，从漏极区域(n型漏极区域DR1)注入到半导体衬底SB中的电子不到达半导体区域WL2或p型半导体区域EP2，并且不到达p型半导体区域WL3或n型半导体区域EP3。因此，即使当LDMOSFET 1的漏极区域(n型漏极区域DR1)具有负电位时，电子从漏极区域(n型漏极区域DR1)被注入到半导体衬底SB，在半导体衬底SB的元件区域2A中形成的MISFET2也不会受不利影响，并且在半导体衬底SB的元件区域5A中形成的双极晶体管5也不会受不利影响。因此，可以改进半导体装置的性能。

此外，本第三实施例可以被应用于第二实施例。

第四实施例

图10是本第四实施例的半导体装置的主要部分的截面图，并且示出了对应于图1的截面。

图10中所示的本第四实施例的半导体装置与第一实施例的半导体装置(图1和图7)的不同之处在于以下几点。

本第四实施例的半导体装置包括沟槽栅极型MISFET 6来代替LDMOSFET 1。因此，在对本第四实施例的半导体装置进行配置的半导体衬底SB中，沟槽栅极型MISFET 6被形成在元件区域1A中，来代替LDMOSFET 1。与LDMOSFET 1类似，沟槽栅极型MISFET 6也是n型(n沟道型)晶体管。

下面将描述在元件区域1A中形成的沟槽栅极型MISFET 6的配置。

在半导体衬底SB中，n型半导体区域(n型漂移层、n型阱)ND3被形成在p型半导体区域EP1的上部分(上层部分)中，并且n型源极区域SR3和p型半导体区域PC被形成在n型半导体区域ND3的上部分(上层部分)中。n型半导体区域ND3的底表面和侧表面被覆盖有p型半导体区域EP1。

在元件区域1A中，用于栅极电极的沟槽(栅极沟槽)GR被形成在半导体衬底SB的上表面SBa中，并且沟槽栅极电极TG经由栅极电介质膜GF3被埋入在沟槽GR中。

源极区域SR3被形成在半导体衬底SB中的与沟槽GR相邻的位置处的最上层中，p型半导体区域PC被形成在源极区域SR3下方，并且n型半导体区域ND3存在于p型半导体区域PC下方。沟槽GR贯穿源极区域SR3和p型半导体区域PC，并且沟槽GR的底表面位于n型半导体区域ND3的厚度的中间。

在半导体衬底SB中，n型漏极区域DR3被形成在n型半导体区域ND3中。n型漏极区域DR3的杂质浓度(n型杂质浓度)比n型半导体区域ND3的杂质浓度(n型杂质浓度)高。在沟槽GR下方，n型漏极区域DR3整体包括在水平方向(与半导体衬底SB的上表面SBa或背表面SBb基本平行的方向)上延伸的区域，以及从该区域的外围部分到达半导体衬底SB的上表面SBa的区域。

n型源极区域SR3用作沟槽栅极型MISFET 6的源极区域，n型漏极区域DR3用作沟槽栅极型MISFET 6的漏极区域，并且沟槽栅极电极TG用作沟槽栅极型MISFET 6的栅极电极。

当等于或高于阈值电压的电压被施加到沟槽栅极电极TG时，在与沟槽GR相邻的p型半导体区域PC中形成n型反型层。n型反型层用作沟道。n型源极区域SR3和n型漏极区域DR3经由沟道和n型半导体区域ND3而导电。沟槽栅极型MISFET 6是n沟道型MISFET。由于具有比n型漏极区域DR3低的杂质浓度的n型半导体区域ND3被插入在p型半导体区域PC(其是沟道形成区域)和n型漏极区域DR3之间，因此n型半导体区域ND3可以用作n型漂移区域。

布置在源极区域SR3上的插塞PG电连接到源极区域SR3。布置在n型漏极区域DR3上的插塞PG(PGD)电连接到n型漏极区域DR3。还形成了电连接到沟槽栅极电极TG的插塞PG(图10中未示出)和电连接到p型半导体区域PC的插塞PG(图10中未示出)。

第四实施例的半导体装置的其他配置与第一实施例的半导体装置的那些配置基本相同，并且因此，这里将省略其重复说明。

与上面第一实施例类似，在本第四实施例中，当在元件区域1A中形成的MISFET 6被用作用于低侧开关的功率晶体管TR2时(参见图3至图5)，MISFET 6的漏极区域(n型漏极区域DR3)可以具有负电位。当MISFET 6的漏极区域(n型漏极区域DR3)具有负电位时，电子从漏极区域(n型漏极区域DR3)被注入到半导体衬底SB中。如果电子在半导体衬底SB中移动并且被注入到p型半导体区域EP2中，则在元件区域2A中形成的MISFET 2的特性可能被影响，这导致半导体装置的性能的下降，这是不期望的。即，上面第一实施例中所描述的问题不限于在元件区域1A中形成的功率开关元件是LDMOSFET的情况，并且当在元件区域1A中形成的功率开关元件是沟槽栅极型MISFET时也可能出现。

与上面第一实施例类似，在本第四实施例中，在配置半导体装置的半导体衬底SB中，n型埋层BL、n型半导体区域WL1和n型衬底区域KB依次存在于p型半导体区域EP1和n型半导体区域DN1下方。因此，在半导体衬底SB中，p型半导体区域EP1和n型半导体区域DN1下方的区域都是n型区域(由n型埋层BL、n型半导体区域WL1和n型衬底区域KB形成的n型区域)。因此，当MISFET 6的漏极区域(n型漏极区域DR3)具有负电位时，从MISFET 6的漏极区域(n型漏极区域DR3)通过n型半导体区域ND3和p型半导体区域EP1被注入到p型半导体区域EP1下方的n型埋层BL中的电子，仅通过n型区域而不通过p型区域，并且从n型半导体区域DN1释放到插塞PGN。在该情况下，电子可以作为多数载流子根据电势梯度在n型区域中移动。从MISFET 6的漏极区域注入到半导体衬底SB中的电子可以准确地从n型半导体区域DN1释放到插塞PGN。因此，可以改进半导体装置的性能。此外，可以减小半导体装置的尺寸(面积减小)。

在上面已经基于实施例对本发明人做出的发明进行了详细描述，但本发明不限于上述实施例，并且当然可以在不脱离其要旨的情况下进行各种修改。