图像传感器和包括该图像传感器的电子设备

相关申请的交叉引用

本申请基于2022年7月15日提交的韩国专利申请第10-2022-0087798号和2023年2月16日提交的韩国专利申请第10-2023-0020816号，并且要求上述韩国专利申请的优先权，这些韩国专利申请的公开内容通过引用整体并入于此。

技术领域

各种示例实施例涉及图像传感器，并且更具体地，涉及提供具有扩展的动态范围和高质量的图像的图像传感器，和/或包括该图像传感器的电子设备。

背景技术

图像传感器是或者包括：捕获对象的二维的和/或三维的图像的设备。图像传感器使用光电转换元件生成对象的图像，该光电转换元件根据从对象反射的光的强度进行反应。随着互补金属氧化物半导体(CMOS)技术的发展，使用CMOS的CMOS图像传感器被广泛地使用。近来，随着图像传感器被安装在各种设备中，需要或期望在低照度和高照度下具有高动态范围(HDR)和/或信噪比(SNR)的改进特性的图像传感器。

发明内容

各种示例实施例提供了一种包括像素并且生成具有高动态范围和改进的信噪比的图像数据的图像传感器以及包括该图像传感器的电子设备，该像素包括共享驱动晶体管的多个光电转换元件并且支持双转换增益模式。

根据一些示例实施例，提供了一种图像传感器，包括：像素阵列，该像素阵列包括连接到第一列线的第一像素和连接到第二列线的第二像素，第一像素和第二像素中的每个包括共享驱动晶体管的第一光电二极管(PD)和第二PD，第一像素和第二像素被配置为根据基于相应的第一PD的转换增益在第一模式和第二模式下操作，并且第一像素和第二像素被配置为基于相应的第二PD在第三模式和第四模式下操作；以及模数转换器，该模数转换器包括第一相关双采样(CDS)电路、第二CDS电路和第三CDS电路，其被配置为读取通过第一列线和第二列线输出的像素信号。第一CDS电路被配置为以时分方式连接到第一列线和第二列线。

替代地或附加地，根据一些示例实施例，提供了一种图像传感器，包括：像素阵列，该像素阵列包括多个像素、被配置为向多个像素提供控制信号的多个行线、以及被配置为输出从多个像素生成的多个像素信号的多个列线，多个像素中的每个包括共享驱动晶体管的第一光电二极管(PD)和第二PD；模数转换器，被配置为转换通过列线输出的多个像素信号，该模数转换器包括第一相关双采样(CDS)电路、第二CDS电路和第三CDS电路，其被配置为读取通过多个列线当中的第一列线和第二列线接收的像素信号；以及开关电路，被配置为在第一时段中时分地将第一列线连接到第一CDS电路和第二CDS电路并且将第二列线连接到第三CDS电路，以及在第二时段中时分地将第二列线连接到第一CDS电路和第二CDS电路并且将第一列线连接到第三CDS电路。

替代地或附加地，根据一些示例实施例，提供了一种电子设备，包括：像素阵列，该像素阵列包括多个像素、被配置为向多个像素提供控制信号的多个行线、以及被配置为输出从多个像素生成的多个像素信号的多个列线，多个像素中的每个包括共享驱动晶体管的第一光电二极管(PD)和第二PD；模数转换器，被配置为转换通过列线输出的多个像素信号，该模数转换器包括第一相关双采样(CDS)电路、第二CDS电路和第三CDS电路，其被配置为读取通过多个列线当中的第一列线和第二列线接收的像素信号；以及开关电路，被配置为在第一时段中时分地将第一列线连接到第一CDS电路和第二CDS电路并且将第二列线连接到第三CDS电路，以及在第二时段中时分地将第二列线连接到第一CDS电路和第二CDS电路并且将第一列线连接到第三CDS电路。

附图说明

从以下结合附图的详细描述中，将更清楚地理解各种示例实施例，其中：

图1是根据各种示例实施例的图像传感器的框图；

图2A和图2B是示出根据各种示例实施例的像素结构的电路图；

图3A和图3B是示出根据各种示例实施例的像素的分离的光电二极管结构的图；

图4A和图4B是根据各种示例实施例的图像传感器中所包括的相关双采样(CDS)电路的电路图；

图5A和图5B示意性地示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接；

图6是示出图5A和图5B中的像素和CDS电路的操作的定时图；

图7是示出根据各种示例实施例的图像传感器的比较例的图像传感器中像素在高转换增益(HCG)模式和低转换增益(LCG)模式下的像素信号读出方案的定时图；

图8示出了针对根据各种示例实施例的图像传感器的读出方法和针对根据比较例的读出方法的每个照度的信噪比(SNR)特性；

图9A示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图9B是示出了图9A的像素的读出的定时图；

图10A示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图10B是示出了图10A的像素的读出的定时图；

图11A和图11B示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图11C是示出了图11A和图11B的像素的读出的定时图；

图12A和图12B示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图12C是示出了图12A和图12B的像素的读出的定时图；

图13A示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图13B是示出了图13A的像素的读出的定时图；

图14A和图14B示出了根据各种示例实施例的图像传感器的堆叠结构；和

图15是示意性示出根据各种示例实施例的包括图像传感器的电子设备的框图。

具体实施方式

在下文中，将参考附图详细描述各种示例实施例。

图1是根据各种示例实施例的图像传感器100的框图。

图像传感器100可以安装在具有图像和/或光感测功能的电子设备上。例如，图像传感器100可以安装在下述电子设备上，诸如相机、智能电话、可穿戴设备、物联网(IoT)设备、家用电器、平板式个人计算机(PC)、个人数字助理(PDA)、便携式多媒体播放器(PMP)、导航系统、无人机和高级驾驶员辅助系统(ADAS)中的一种或多种。另外，图像传感器100可以安装在电子设备上，该电子设备被提供为车辆、家具、制造设施、门、各种测量设备等中的一个或多个中的组件。

参考图1，图像传感器100可以包括像素阵列110、行驱动器120、模数转换电路130(在下文中，称为ADC电路)、斜坡信号发生器140、定时控制器150和图像信号处理器160。行驱动器120、ADC电路130、斜坡信号发生器140和定时控制器150可以被称为读出电路。

像素阵列110包括多个行线RL、多个列线CL以及连接到多个行线RL和多个列线CL并且排列为行和列的多个像素PX。多个像素PX可以是有源像素传感器(APS)。多个行线RL的数量可以等于、大于或小于多个列线CL的数量。

在各种示例实施例中，排列在同一列中的像素PX可以连接到多个列线CL。例如，排列在同一列中的像素PX可以交替地连接到两个列线，例如第一列线CL1和第二列线CL2。然而，示例实施例不限于此，排列在同一列中的像素PX可以连接到同一列线CL。

多个像素PX中的每个可以通过使用光电转换元件来感测光，并且输出图像信号，该图像信号是根据所感测的光的电信号。光电转换元件可以是或可以包括包含有机或无机材料的感光元件，诸如光电二极管(无机光电二极管)、有机感光膜、钙钛矿光电二极管、光电晶体管、光电门或钉扎光电二极管中的一种或多种。在下文中，光电二极管将被描述为光电转换元件的示例；然而，示例实施例不限于此。

用于聚光的微透镜可以设置在多个像素PX中的每个的上方或者由相邻像素PX组成的像素组中的每个的上方。用于透射特定光谱区域中的光的滤色器可以设置在多个像素PX中的每个的上方，并且多个像素PX中的每个可以基于相对应的滤色器从通过微透镜接收的光中感测特定光谱区域中的光。例如，像素阵列110可以包括用于将红色光谱区域中的光转换为电信号的红色像素、用于将绿色光谱区域中的光转换为电信号的绿色像素、以及用于将蓝色光谱区域中的光转换为电信号的蓝色像素。然而，示例实施例不限于此，并且像素阵列110可以进一步包括白色像素，或者像素阵列110可以包括根据其他颜色组合的像素，诸如青色像素、黄色像素、绿色像素和品红色像素。像素PX可以以拜耳图案排列；然而，示例实施例不限于此。

在根据各种示例实施例的像素阵列110中，像素PX可以具有下述像素结构：其中，若干光电二极管(例如，第一光电二极管和第二光电二极管)共享像素PX的一些电路元件，例如，图2A中的复位晶体管RX、图2A中的驱动晶体管DX和图2A中的选择晶体管SX。光电二极管的光接收区域可以彼此不同；例如，第一光电二极管的光接收区域可以大于第二光电二极管的光接收区域。第一光电二极管可以被称为图2A中的大光电二极管LPD，而第二光电二极管可以被称为图2A中的小光电二极管SPD。替代地或附加地，像素PX可以包括高容量电容器C

因为大光电二极管LPD具有相对地大的光接收区域，所以在相同的光接收条件下，大光电二极管LPD可以比小光电二极管SPD生成更多的电荷(例如，更多的电子-空穴对)。例如，大光电二极管LPD可能比小光电二极管SPD具有更高的灵敏度。由于该特性，在低照度的情况下，可以使用基于由大光电二极管LPD生成的电荷的像素信号来生成图像信号；而在高照度的情况下，可以使用基于由小光电二极管SPD生成的电荷的像素信号来生成图像信号。在下文中，为了描述方便，假设像素PX包括大光电二极管LPD和小光电二极管SPD；然而，示例实施例不限于此。像素PX可以包括具有相同光接收区域或不同光接收区域的多个光电二极管。

像素PX可以根据多种模式(操作模式)顺序地操作。在各种示例实施例中，像素PX可以基于第一光电二极管在第一模式和第二模式下操作，以及可以基于第二光电二极管在第三模式和第四模式下操作。第一模式和第二模式根据转换增益来彼此区分，其中，转换增益表示由光电二极管(例如，第一光电二极管)生成的电荷被转换为电信号(例如，转换为像素电压)的比率。转换增益可以根据连接到浮动扩散节点的寄生电容器的电容(在下文中，简称为浮动扩散节点的电容)而变化。例如，像素PX支持双转换增益模式，第一模式可以是基于第一光电二极管的低转换增益模式，而第二模式可以是基于第一光电二极管的高转换增益模式。第三模式和第四模式可以基于根据在像素PX中提供的高容量电容器中所存储的第二光电二极管的溢出电荷的信号是否被读出(或读取)来彼此区分。下面将参考图2A至图3B以及图5A至图6详细描述像素PX的结构和模式。

根据第一模式到第四模式读出的第一模式到第四模式的像素信号可以对应于不同的照度范围。例如，根据第二模式的第二模式像素信号可以对应于作为最低照度区段的第一照度区段，根据第一模式的第一模式像素信号可以对应于比第一照度区段高的第二照度区段，以及根据第三模式的第三模式像素信号和根据第四模式的第四模式像素信号可以分别地对应于比第二照度区段高的第三照度区段和第四照度区段。第四照度区段可以是最大照度区段。第一模式像素信号至第四模式像素信号可以在像素阵列110曝光一次之后扫描的一个帧时段内生成。

至少四个数字信号，诸如分别地基于从像素阵列110的多个像素中的每个输出的第一模式像素信号至第四模式像素信号生成的第一模式数字信号至第四模式数字信号，可以组合为一个图像，并且组合的图像可以具有高动态范围。

在一些示例实施例中，多个像素PX中的每个可以在执行一次曝光的单次曝光方法中或者在执行多次曝光的多次曝光方法中操作。例如，像素PX可以在单次曝光方法中操作，以在一次曝光操作之后通过第一光电二极管和/或第二光电二极管生成像素信号。替代地或附加地，像素PX可以在多次曝光方法中操作，其中，响应于第一曝光操作通过第一光电二极管和/或第二光电二极管生成像素信号，并且然后响应于第二曝光操作通过第一光电二极管和/或第二光电二极管附加地生成像素信号。

行驱动器120以一行或多行为单位驱动像素阵列110。行驱动器120可以解码从定时控制器150接收的行控制信号(例如，行地址)，并且可以响应于解码的行控制信号从像素阵列110的多个像素行当中选择至少一个像素行来读出。

行驱动器120可以通过行线RL向选择的两个或更多个像素行提供控制信号，例如选择信号、传输控制信号、转换控制信号和开关控制信号中的一个或多个。在由从行驱动器120提供的选择信号所选择的像素行中所包括的像素PX输出像素信号，例如像素电压。像素PX可以根据第一模式至第四模式顺序地操作。像素PX可以根据第一模式和第二模式操作，并且然后根据第三模式和第四模式操作。像素PX可以输出分别地对应于第一模式至第四模式的第一模式像素信号至第四模式像素信号。行驱动器120可以生成用于控制像素PX以第一模式至第四模式操作的控制信号，并且将生成的控制信号提供给像素阵列110。

在各种示例实施例中，行驱动器120可以同时地选择一行或多行用于像素阵列110的快速读出。在两个或更多个所选择的行中所包括的并且在同一列中所排列的两个或更多个像素可以连接到不同的列线CL。连接到不同列线CL的两个或更多个像素的读出时段可以至少部分地彼此重叠。例如，当在一行中所包括的像素PX在第一模式和第二模式下操作时，在另外的行中所包括的像素PX可以在第三模式和第四模式下操作。因此，像素阵列110的多行可以交错读出，如下面参考图11C、图12B和图13B所描述地。

斜坡信号发生器140可以生成以特定斜率(例如，动态地确定的或预先确定的斜率)增加或减少的斜坡信号RAMP，并且可以向ADC电路130的多个ADC 135中的每个提供斜坡信号RAMP。在各种示例实施例中，斜坡信号发生器140可以生成第一斜坡信号和第二斜坡信号，可以将第一斜坡信号提供给ADC 135的第一相关双采样(CDS)电路131和第二CDS电路132，以及可以将第二斜坡信号提供给ADC 135的第三CDS电路133。在各种示例实施例中，斜坡信号发生器140可以生成第一斜坡信号、第二斜坡信号和第三斜坡信号，并且将第一斜坡信号至第三斜坡信号提供给第一CDS电路131至第三CDS电路133。

ADC电路130可以将从像素阵列110输出的像素信号(例如，诸如模拟像素值的像素电压)转换为作为数字信号的像素值。ADC电路130可以包括多个ADC 135和开关电路(SWC)，并且多个ADC 135中的每个可以通过使用CDS方法将像素信号转换为像素值。通过多个列线CL中的每个接收的像素信号可以由多个ADC 135当中相对应的ADC转换为像素值。

ADC 135中的每个可以包括CDS电路，例如第二CDS电路(例如，CDS2)132和/或第三CDS电路(例如，CDS3)133，以及计数器134。另外，与两个相邻列线CL(例如，第一列线CL1和第二列线CL2)相对应的两个相邻ADC 135可以共享第一CDS电路(即，CDS1)131。换句话说，两个相邻的列线CL可以共享第一CDS电路131。

在各种示例实施例中，与两个相邻列线CL相对应的两个相邻ADC 135可以共享第一CDS电路至第三CDS电路(即，CDS1、CDS2和CDS3)131、132和133。

开关电路SWC可以包括多个开关，并且可以将列线CL的输出中的每个提供给相对应的ADC 135。在这种情况下，开关电路SWC可以以时分方式向第一CDS电路131提供两个相邻列线CL的输出中的每个，和/或可以以时分方式向第一CDS电路131、第二CDS电路132和第三CDS电路133提供两个相邻列线CL的输出中的每个。例如，开关电路SWC可以以时分方式将第一列线CL1的输出和第二列线CL2的输出提供给第一CDS电路131、第二CDS电路132和第三CDS电路133。这将在下面参考图5A至图6进行详细描述。

以这种方式，根据开关电路SWC的操作，两个相邻列线CL中的每个可以以时分方式连接到由两个相邻ADC 135共享的第一CDS电路131，和/或可以以时分方式连接到由两个相邻ADC 135共享的第一CDS电路131、第二CDS电路132和第三CDS电路133。

CDS电路(例如，第一CDS电路至第三CDS电路131、132和133中的每个)可以将通过列线CL接收的像素信号与斜坡信号RAMP进行比较，并且输出比较结果。当斜坡信号RAMP的电压电平和像素信号的电压电平相同时，CDS电路可以输出从第一电平(例如，逻辑高)转变到第二电平(例如，逻辑低)的比较结果信号。可以根据像素信号的电压电平来确定比较结果信号的电平转变的时间点。

CDS电路可以根据CDS方法对从像素PX提供的像素信号进行采样和保持，并且可以对特定噪声电平(例如，复位电平和/或信号电平)进行双采样。CDS电路可以生成与复位电平相对应的比较结果信号和与信号电平相对应的比较结果信号。在这种情况下，在读出复位电平之后读出信号电平的方法可以被称为完全CDS方法，而在读出信号电平之后读出复位电平的方法可以被称为不完全CDS方法和/或变量(delta)复位采样(DRS)方法。

为了通过完全CDS方法从一个像素PX读出第一模式像素信号和第二模式像素信号，需要或使用分别地与第一模式和第二模式(例如基于第一光电二极管的低转换增益模式和高转换增益模式)相对应的两个CDS电路；并且在两个CDS电路当中，与第二模式相对应的CDS电路可以对应于第三模式和第四模式。替选地，可能与该两个CDS电路分离地需要或使用与第三模式和第四模式相对应的一个或多个CDS电路。

如上所述，当根据交错读出通过两个相邻列线CL中的一个输出第一模式像素信号和第二模式像素信号时，可以通过另一个列线CL输出第三模式像素信号和第四模式像素信号。因此，与第一模式相对应的第一CDS电路131可以由两个相邻ADC 135共享。替选地，分别地与第一模式和第二模式相对应的第一CDS电路131和第二CDS电路132，以及与第三模式和第四模式相对应的第三CDS电路133可以由两个相邻ADC 135共享。

计数器(例如，计数器CNT)134可以对分别地从第一CDS电路至第三CDS电路131、132和133输出的比较结果信号的电平转变的时间点进行计数。因此，可以针对第一模式至第四模式中的每个获得重置值和/或信号值，并且可以生成通过从该信号值中减去重置值而获得的值作为像素值。

提供给ADC电路130的控制信号，例如，提供给开关电路SWC的开关信号和提供给第一CDS电路至第三CDS电路131、132和133的自动调零信号，可以从定时控制器150提供，或者可以在定时控制器150的控制下从行驱动器120提供。

定时控制器150可以向行驱动器120、ADC电路130和斜坡信号发生器150中的每个输出定时控制信号，并且可以控制行驱动器120、ADC电路130和斜坡信号发生器150的操作和操作定时。

图像信号处理器160可以对从ADC电路130输出的图像数据，例如，分别地与第一模式像素信号至第四模式像素信号相对应的第一图像数据至第四图像数据，执行各种信号处理。例如，图像信号处理器160可以对接收的图像数据执行信号处理，诸如图片质量补偿、合并(binning)和缩小尺寸中的一个或多个。图片质量补偿可以包括例如黑电平补偿、透镜阴影补偿、串扰补偿和坏像素校正中的一个或多个。

从图像信号处理器160输出的图像数据IDT可以被发送到外部处理器。例如，外部处理器可以是其上安装有图像传感器100的电子设备的主处理器。例如，外部处理器可以是或者可以包括移动终端的应用处理器，或者可以被包括在移动终端的应用处理器中。图像传感器100可以根据基于设置接口(例如，移动工业处理器接口(MIPI))的数据通信方法将图像数据发送到外部处理器。外部处理器可以通过合并(mege)第一图像至第四图像来生成高动态范围(HDR)图像。

图2A和图2B是示出根据各种示例实施例的像素结构的电路图。图2A和图2B的像素PXa和PXb可以适用为图1的像素阵列110的像素PX。

参考图2A，像素PXa可以包括多个光电二极管，例如大光电二极管LPD和小光电二极管SPD。像素PXa可以包括多个晶体管，例如，第一传输晶体管LTX、第二传输晶体管STX、复位晶体管RX、驱动晶体管DX、选择晶体管SX、增益控制晶体管DRX(也称为转换增益控制晶体管)、开关晶体管SWT和电容器C

大光电二极管LPD和小光电二极管SPD可以生成根据光强而变化的光电荷(例如，电子-空穴对)。例如，大光电二极管LPD和小光电二极管SPD可以生成与入射光量成比例的电荷，例如负电荷(或电子)和正电荷(或空穴)。由大光电二极管LPD和小光电二极管SPD生成的光电荷可以被传输到并且累积在第一浮动扩散节点至第三浮动扩散节点FD1、FD2和FD3中的至少一个中。寄生电容器(未示出)可以形成在第一浮动扩散节点至第三浮动扩散节点FD1、FD2和FD3的每个处。替代地或附加地，实际的电容器元件(未示出)可以连接到第一浮动扩散节点至第三浮动扩散节点FD1、FD2和FD3中的每个。

第一传输晶体管LTX可以连接在大光电二极管LPD和第一浮动扩散节点FD1之间，并且可以响应于第一传输控制信号LTS而导通或截止。第一传输晶体管LTX可以被导通，以将由大光电二极管LPD生成的光电荷传输到第一浮动扩散节点FD1。

像素PXa可以包括转换增益控制晶体管DRX。转换增益控制晶体管DRX可以连接到第一浮动扩散节点FD1和第二浮动扩散节点FD2。转换增益控制晶体管DRX可以响应于增益控制信号GCS而导通或截止。转换增益控制晶体管DRX可以导通，以将第一浮动扩散节点FD1和第二浮动扩散节点FD2彼此连接。当第一浮动扩散节点FD1和第二浮动扩散节点FD2彼此连接(例如，彼此串联连接)时，第一浮动扩散节点FD1的电容可以增加并且转换增益可以降低。当转换增益控制晶体管DRX导通时，像素PXa可以在低转换增益模式(下文中，称为LCG模式)下操作。相反，当转换增益控制晶体管DRX截止时，像素PXa可以在高转换增益模式(下文中，称为HCG模式)下操作。

第二传输晶体管STX可以连接在小光电二极管SPD和第二浮动扩散节点FD2之间。第二传输晶体管STX可以响应于第二传输控制信号STS而导通或截止，并且可以导通以将由小光电二极管SPD生成的光电荷传输到第三浮动扩散节点FD3。

电容器C

开关晶体管SWT可以连接到第二浮动扩散节点FD2和第三浮动扩散节点FD3。开关晶体管SWT可以响应于开关控制信号SWS而导通或截止。当开关晶体管SWT导通时，第二浮动扩散节点FD2和第三浮动扩散节点FD3可以彼此连接，并且电容器C

复位晶体管RX的第一端子可以连接到第二浮动扩散节点FD2，而复位电压VRD可以施加到复位晶体管RX的第二端子。复位晶体管RX可以响应于复位控制信号RS而导通和截止。当复位晶体管RX导通时，转换增益控制晶体管DRX可以导通。当复位电压VRD被施加到第一浮动扩散节点FD1和第二浮动扩散节点FD2时，第一浮动扩散节点FD1和第二浮动扩散节点FD2可以被复位。例如，在第一浮动扩散节点FD1和第二浮动扩散节点FD2的寄生电容器中累积的电荷可以被完全地或至少部分地移除。当复位晶体管RX导通时，转换增益控制晶体管DRX和开关晶体管SWT可以导通。当复位电压VRD被施加到第一浮动扩散节点至第三浮动扩散节点FD1、FD2和FD3时，第一浮动扩散节点至第三浮动扩散节点FD1、FD2和FD3可以被复位。

驱动晶体管DX的第一端子可以连接到选择晶体管SX，而像素电源电压VPIX可以施加到驱动晶体管DX的第二端子。选择晶体管DX的第一端子可以连接到驱动晶体管DX，而选择晶体管DX的第二端子可以连接到列线CL。选择晶体管SX可以响应于选择信号SEL而导通或截止。当选择晶体管SX在读出操作中导通时，驱动晶体管DX可以作为源极跟随器操作，该源极跟随器基于由连接到列线CL的电流源CS生成的偏置电流IL；并且驱动晶体管DX可以输出与第一浮动扩散节点FD1中累积的电荷相对应的电压作为像素信号。

根据各种示例实施例，转换增益控制晶体管DRX可以在大光电二极管LPD的读出时段期间导通或截止，并且因此，像素PX可以在第一模式或第二模式下操作。当转换增益控制晶体管DRX导通时，第一浮动扩散节点FD1可以连接到第二浮动扩散节点FD2，并且像素PX可以在LCG模式下操作。当转换增益控制晶体管DRX截止时，第一浮动扩散节点FD1可以与第二浮动扩散节点FD2电断开，并且因此，像素PX可以在HCG模式下操作。

在小光电二极管SPD的读出时段期间，转换增益控制晶体管DRX和开关晶体管SWT可以导通。在小光电二极管SPD的读出时段期间，小光电二极管SPD可以被读出两次。

在这种情况下，基于根据在电容器C

现在参考图2B，像素PXb可以包括多个光电二极管，例如大光电二极管LPD和小光电二极管SPD。像素PXb可以包括多个晶体管，例如，第一传输晶体管LTX、第二传输晶体管STX、复位晶体管RX、驱动晶体管DX、选择晶体管SX、增益控制晶体管DRX(也称为转换增益控制晶体管)、开关晶体管SWT和电容器C

图2B的像素PXb的结构和/或操作可以类似于图2A的像素PXa的结构和/或操作。然而，在图2B的像素PXb中，第二传输晶体管STX可以连接在小光电二极管SPD和第二浮动扩散节点FD2之间。在小光电二极管SPD的读出时段期间，开关晶体管SWT可以导通或截止，并且在开关晶体管SWT导通时，可以读出根据在电容器C

图2A中示出的晶体管中的每个，例如第一传输晶体管LTX、第二传输晶体管STX、复位晶体管RX、驱动晶体管DX、选择晶体管SX、增益控制晶体管DRX和开关晶体管SWT可以具有与图2B中所包括的相对应的晶体管相同或不同的电属性和/或物理属性。此外，图2A中示出的光电二极管中的每个，例如大光电二极管LPD和小光电二极管SPD，可以具有与图2B中包括的相应光电二极管相同或不同的电属性和/或物理属性。此外，在图2A中所包括的电容器C

图3A和图3B是示出根据各种示例实施例的像素的分离的光电二极管结构的图。

参考图3A，像素阵列110a可以包括在X-Y平面图中排列为行和列的多个像素PX。多个像素PX中的每个可以包括光电转换部分和像素电路部分。光电转换部分与像素电路部分可以垂直地重叠。

光电转换部分可以包括微透镜、滤色器和光电二极管。在一些示例实施例中，光电转换部分可以进一步包括滤色器、保护层和绝缘结构。微透镜可以设置在光电二极管上方，并且可以被配置为聚集从外部入射的光，并且使该光入射到光电转换元件或将该光聚焦为入射到光电转换元件。

像素PX可以包括大光电二极管LPD和小光电二极管SPD。形成大光电二极管LPD的区域和形成小光电二极管SPD的区域可以通过诸如深沟槽隔离(DTI)结构的隔离区域彼此分开。每个像素PX的大光电二极管LPD可以具有相对地大的光接收区域，而每个像素PX的小光电二极管SPD可以具有相对地小的光接收区域。大光电二极管LPD和小光电二极管SPD中的一者或两者的形状可以是多边形；然而，示例实施例不限于此。如图3A所示，大光电二极管LPD和小光电二极管SPD可以各自具有四边形形状，诸如正方形形状。如图3B所示，大光电二极管LPD可以具有诸如正八边形形状的八边形形状，而小光电二极管SPD可以具有诸如正方形形状的四边形形状。然而，示例实施例不限于此，并且大光电二极管LPD和小光电二极管SPD的形状可以进行各种修改。

聚集从外部入射的光的微透镜可以设置在大光电二极管LPD和小光电二极管SPD中的每个的上方，并且滤色器、保护层和绝缘结构可以设置在微透镜与大光电二极管LPD和小光电二极管SPD之间。

像素电路部分可以形成在大光电二极管LPD和小光电二极管SPD下方，并且像素电路部分可以包括浮动扩散节点、晶体管的源极/漏极和栅极、负载电阻器、通孔接触和布线结构。

图4A和图4B是根据各种示例实施例的在图像传感器中所包括的CDS电路的电路图。

图4A和图4B的CDS电路CDSCa和CDSCb可以应用于图1的第一CDS电路至第三CDS电路131、132和133。

参考图4A，CDS电路CDSCa可以包括比较器11、第一自动调零开关SAZ1和第二自动调零开关SAZ2以及第一电容器C1和第二电容器C2。

比较器11可以被实现为差分放大器，例如，运算跨导放大器(OTA)。第一自动调零开关SAZ1可以连接到比较器11的第一输入端子INP和第二输出端子ON，而第二自动调零开关SAZ2可以连接到比较器11的第二输入端子INN和第一输出端子OP。第一自动调零开关SAZ1和第二自动调零开关SAZ2可以响应于自动调零信号AZ而接通和关断。在各种示例实施例中，第一自动调零开关SAZ1和第二自动调零开关SAZ2可以实现为晶体管。

斜坡信号RAMP可以施加到第一电容器C1的一端，而第一电容器C1的另一端可以连接到比较器11的第一输入端子INP。像素信号VPS可以施加到第二电容器C2的一端，而第二电容器C2的另一端可以连接到比较器11的第二输入端子INN。例如，斜坡信号RAMP和像素信号VPS可以分别地通过第一电容器C1和第二电容器C2被提供给比较器11的第一输入端子INP和第二输入端子INN。在这种情况下，第一电容器C1和第二电容器C2是耦合电容器，并且可以分别完全地或至少部分地阻挡斜坡信号RAMP和像素信号VPS的DC分量，并且将斜坡信号RAMP和像素信号VPS的AC分量提供给比较器11的第一输入端子INP和比较器11的第二输入端子INN。

CDS电路CDSCa可以基于在比较操作之前作为像素信号VPS提供的复位电平(即，LCG模式下的复位电平或HCG模式下的复位电平)来执行自动调零操作。第一自动调零开关SAZ1和第二自动调零开关SAZ2可以响应于自动调零信号AZ而接通，以及因此，比较器11的第一输入端子INP和第二输出端子ON可以彼此连接，并且第二输入端子INN和第一输出端子OP可以彼此连接。因此，可以消除或减少比较器11的偏移，并且可以确定比较器11的DC操作电平。

当第一自动调零开关SAZ1和第二自动调零开关SAZ2接通时，比较器11的第一输入端子INP、第二输入端子INN、第一输出端子OP和第二输出端子ON的电压电平可以相同。第一输入端子INP、第二输入端子INN、第一输出端子OP和第二输出端子ON的电压电平可以被称为自动调零电压。可以根据像素信号VPS、斜坡信号RAMP和比较器11的偏移来确定自动调零电压。自动调零电压可以处于比较器11的DC操作电平。

在自动调零操作之后的比较操作期间，第一自动调零开关SAZ1和第二自动调零开关SAZ2可以接通，而斜坡信号RAMP和像素信号VPS的AC分量可以被添加到自动调零电压并且被施加到比较器11的第一输入端子INP和第二输入端子INN。在比较操作期间，当斜坡信号RAMP通过第一电容器C1被施加到第一输入端子INP时，第一输入端子INP的电压电平高于第二输入端子INN的电压电平，并且因此，比较器11可以输出逻辑高信号，该斜坡信号RAMP具有通过将偏移加到自动调零操作期间的电压电平而获得的电压电平。此后，随着斜坡信号RAMP以特定斜率减小，第一输入端子INN的电压电平可以减小。当第一输入端子INP的电压电平降低为或小于第二输入端子INP的电压电平时，比较器11可以输出逻辑低信号。从斜坡信号RAMP开始减小的时间到比较器11输出逻辑低信号的时间的时段可以由图1中的计数器134生成为与像素信号(例如，复位电平或信号电平)相对应的数字值。

参考图4B，CDS电路CDSCb可以包括比较器11、第一自动调零开关SAZ1和第二自动调零开关SAZ2、第一电容器C1和第二电容器C2以及放大器12。

与图4A的CDS电路CDSCa相比，CDS电路CDSCb可以进一步包括放大器12。放大器12可以被实现为例如OTA。放大器12可以作为反相器或缓冲器来操作。放大器12可以放大或者反相和放大从比较器11输出的比较结果信号，并且输出放大的信号。

图5A和图5B示意性地示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接。

参考图5A，开关电路SWC可以设置在第一CDS电路131至第三CDS电路133与第一列线CL1和第二列线CL2之间，并且设置在开关电路SWC中的多个开关SW11、SW12、SW21、SW22、SW31和SW32可以时分地将第一CDS电路131至第三CDS电路133连接到第一列线CL1和第二列线CL2。

开关SW11、SW21和SW31可以分别地响应于开关信号SS11、SS21和SS31而接通或关断，而开关SW12、SW22和SW32可以分别地响应于开关信号SS12、SS22和SS32而接通或关断。

开关SW11可以接通以将第一列线CL1连接到第一CDS电路131，开关SW21可以接通以将第一列线CL1连接到第二CDS电路132，以及开关SW31可以接通以将第一列线CL1连接到第三CDS电路133。开关SW11、SW21和SW31可以不同时地接通，而是可以在不同的时段时分地接通。因此，通过第一列线CL1从第一像素PX1输出的第一像素信号VPS1可以时分地提供给第一CDS电路131、第二CDS电路132和第三CDS电路133。

开关SW12、SW22和SW32可以分别地响应于开关信号SS12、SS22和SS32而接通或关断。开关SW12可以接通以将第二列线CL2连接到第一CDS电路131，开关SW22可以接通以将第二列线CL2连接到第二CDS电路132，以及开关SW32可以接通以将第二列线CL2连接到第三CDS电路133。开关SW12、SW22和SW32可以不同时地接通，而是可以时分地接通。因此，通过第二列线CL2从第二像素PX2输出的第二像素信号VPS2可以时分地提供给第一CDS电路131、第二CDS电路132和第三CDS电路133。

这里，开关SW11和SW12可以不同时地接通，而是可以在不同的时段接通，以选择性地将第一CDS电路131连接到第一列线CL1或第二列线CL2。开关SW21和SW22可以不同时地接通，而是可以在不同的时段接通，以选择性地将第二CDS电路132连接到第一列线CL1或第二列线CL2。开关SW31和SW32可以不同时地接通，而是可以在不同的时段接通，以选择性地将第三CDS电路133连接到第一列线CL1或第二列线CL2。

根据多个开关SW11、SW12、SW21、SW22、SW31和SW32的开关操作，第一CDS电路131、第二CDS电路132和第三CDS电路133可以时分地连接到第一列线CL1和第二列线CL2，并且可以读出连接到第一列线CL1和第二列线CL2的像素，例如第一像素PX1和第二像素PX2。第一CDS电路131可以基于来自第一像素PX1和第二像素PX2的指示LCG模式的复位电平的像素信号来生成LCG模式下的比较结果信号R_LCG，而第二CDS电路132可以基于来自第一像素PX1和第二像素PX2的指示HCG模式的复位电平的像素信号来生成HCG模式下的比较结果信号R_LCG。第三CDS电路133可以基于来自第一像素PX1和第二像素PX2的指示根据小光电二极管SPD的电平的像素信号来生成在小光电二极管SPD的读取模式(例如，下面将要描述的SC模式或SLOF模式)下的比较结果信号R_SPD。

因为第一列线CL1和第二列线CL2共享第一CDS电路131、第二CDS电路132和第三CDS电路133，所以连接到第一列线CL1和第二列线CL2的像素(例如，第一像素PX1和第二像素PX2)的读出时段可以彼此部分重叠，如下面参考图9B所描述地。通过第一列线CL1和第二列线CL2输出的像素信号，例如第一像素信号VPS1和第二像素信号VPS2，可以分别地通过电容器C12、C22和C32时分地施加到第一比较器11_1的第二输入端子INN1、第二比较器11_2的第二输入端子INN2和第三比较器11_3的第三输入端INN3。在这种情况下，第一斜坡信号RAMP1可以通过电容器C11和C21施加到第一比较器11_1的第一输入端子INP1和第二比较器11_2的第一输入端子INP2，而第二斜坡信号RAMP2可以通过电容器C31施加到第三比较器11_3的第一输入端子INP3。

参考图5B，多个开关SW11、SW12、SW21和SW32可以时分地将第一CDS电路131和第二CDS电路132连接到第一列线CL1，并且将第一CDS电路131和第三CDS电路133连接到第二列线CL2。

开关SW11和SW12可以响应于开关信号SS11和SS12将第一CDS电路131连接到第一列线CL1或第二列线CL2。这里，开关SW11和SW12可以不同时地接通，并且可以选择性地将第一CDS电路131连接到第一列线CL1或第二列线CL2。

开关SW21可以接通以将第一列线CL1连接到第二CDS电路132。开关SW11和SW21可以不同时地接通，而是可以在不同的时段时分地接通。因此，通过第一列线CL1从第一像素PX1输出的第一像素信号VPS1可以时分地提供给第一CDS电路131和第二CDS电路132。

开关SW32可以接通以将第一列线CL1连接到第二CDS电路132。开关SW12和SW32可以不同时接通，而是可以在不同的时段时分接通。因此，通过第二列线CL2从第二像素PX2输出的第二像素信号VPS2可以时分地提供给第一CDS电路131和第三CDS电路133。

图6是示出根据各种示例实施例的图像传感器中的像素和CDS电路的操作的定时图。

将参考图5A和图6描述图1的像素PX(例如，第一像素PX1)的读出操作。第一像素PX1的读出操作可以类似地应用于其他像素PX。

在图6中，假设控制信号(例如，开关信号SS11至SS23、选择信号SEL、复位信号RS、增益控制信号GCS、开关控制信号SWS、第一传输控制信号LTS、第二传输控制信号STS、第一自动调零信号AZ1、第二自动调零信号AZ2和第三自动调零信号AZ3)的有效(active)电平为逻辑高(第一电平)，并且控制信号的无效(inactive)电平为逻辑低(第二电平)。

第一像素PX1的读出时段可以被称为一个水平时段，并且一个水平时段可以通过垂直同步信号来标识。在第一像素PX1的读出时段期间，选择晶体管SX可以响应于具有逻辑高电平的选择信号SEL而接通。因此，第一像素PX1可以连接到第一列线CL1，并且因此，第一像素PX1可以被读出。第一像素PX1的读出时段可以包括第一时段P1和第二时段P2。在第一时段P1期间，可以读出大光电二极管LPD；而在第二时段P2期间，可以读出小光电二极管SPD。

第一时段P1可以包括第一子时段至第四子时段S11、S12、S13和S14。在第一子时段S11和第四子时段S14中，第一像素PX1可以基于大光电二极管LPD在LCG模式下操作。响应于开关信号SS11的有效电平，开关SW11可以接通，以通过第一列线CL1将第一像素信号VPS1提供给第一CDS电路131。在第一子时段S11中，第一CDS电路131可以在LCG模式下读出复位电平LCG RST(在下文中，称为LCG复位电平)，而在第四子时段S14中，第一CDS电路131可以在LCG模式下读出信号电平LCG SIG(在下文中，称为LCG信号电平)。

在第二子时段S12和第三子时段S13中，第一像素PX1可以基于大光电二极管LPD在HCG模式下操作。响应于开关信号SS12的有效电平，开关SW12可以接通，以通过第一列线CL1将第一像素信号VPS1提供给第二CDS电路132。在第二子时段S12中，第二CDS电路132可以在HCG模式下读出复位电平HCG RST(在下文中，称为HCG复位信号)，而在第三子时段S13中，第二CDS电路132可以在HCG模式下读出信号电平HCG SIG(在下文，称为HCG图像信号)。

响应于复位信号RS在第一子时段S11中从逻辑高转变为逻辑低，复位晶体管RX可以从导通状态变为截止状态。转换增益控制晶体管DRX可以响应于具有逻辑高电平的增益控制信号GCS而导通。像素PX可以在LCG模式下操作，并且LCG复位电平可以作为第一像素信号VPS1输出。

在第一子时段S11中，开关SW11可以响应于开关信号SS11的有效电平而接通，并且因此，第一列线CL1可以连接到第一CDS电路131的第二输入端子INN1。第一自动调零信号AZ1可以切换到有效电平，并且响应于第一自动调零信号AZ1，第一CDS电路131的第一自动调零开关SAZ11和第二自动调零开关SAZ12可以接通，并且因此，第一CDS电路131可以执行自动调零操作。当执行自动调零操作时，第一CDS电路131的比较器11_1的第一输入端子INP1和第二输入端子INN1的电压电平可以等于第一自动调零电平。

此后，第一输入端子INP1的电压电平可以根据第一斜坡信号RAMP1的改变而增加，并且然后，以一定的斜率降低。当第一输入端子INP1的电压电平小于或等于第二输入端子INN1的电压电平时，第一CDS电路131的输出(即，第一比较结果信号)可以从逻辑高转变为逻辑低。这样，根据比较器11_1的比较操作，可以读出第一像素PX1的LCG复位电平。

在第二子时段S12中，开关SW11可以响应于开关信号SS11的无效电平而关断，并且开关SW12可以响应于开关信号SS12的有效电平而接通。第一列线CL1可以连接到第二CDS电路132的第二输入端子INN2。增益控制信号GCS可以从逻辑高转变到逻辑低，并且转换增益控制晶体管DRX可以响应于增益控制信号GCS而截止。像素PX可以在HCG模式下操作，并且HCG复位电平可以作为第一像素信号VPS1被输出。

第二自动调零信号AZ2可以切换到有效电平，并且响应于第二自动调零信号AZ2，第二CDS电路132的第一自动调零开关SAZ21和第二自动调零开关SAZ22可以接通，并且因此，第二CDS电路132可以执行自动调零操作。当执行自动调零时，第二CDS电路132的比较器11_2的第一输入端子INP2和第二输入端子INN2的电压电平可以等于第二自动调零电平。此后，根据比较器11_2的比较操作，可以读出第一像素PX的HCG复位电平。

在第三子时段S13中，第一列线CL1可以连接到第二CDS电路132的第二输入端子INN2。在第三子时段S13中，第一像素PX1可以在HCG模式下操作，并且HCG图像信号可以作为像素信号VPS输出。在第三子时段S13中，第一传输控制信号LTS可以切换到有效电平，并且第一传输控制晶体管LTX可以响应于第一传输控制信号LTS而导通。由大光电二极管LPD生成的电荷(电子和/或空穴)可以传输到第一浮动扩散节点FD1，并且累积在第一浮动扩散节点FD1中，具体地，累积在连接到第一浮动扩散节点FD1的寄生电容器中。与第一浮动扩散节点FD1的电势相对应的第一像素信号VPS1，即，第一像素PX1的HCG信号电平，可以通过第一列线CL1施加到第二CDS电路132的第二输入端子INN2。因此，第二输入端子INN2的电压电平可以低于第二自动调零电平。此后，根据比较器11_2的比较操作，可以读出第一像素PX1的HCG信号电平。图1中的计数器134可以计算与HCG信号电平相对应的值和与HCG复位电平相对应的值之间的差，来作为HCG模式的像素值。

在第四子时段S14中，开关SW12可以响应于开关信号SS12的无效电平而关断，而开关SW11可以响应于开关信号SS11的有效电平而接通。第一列线CL1可以再次连接到第一CDS电路131的第二输入端子INN1。增益控制信号GCS可以从逻辑低转变为逻辑高，并且转换增益控制晶体管DRX可以响应于增益控制信号GCS而导通。第一浮动扩散节点FD1和第二浮动扩散节点FD2可以彼此连接，以及因此，第一像素PX1可以在LCG模式下操作，并且LCG信号电平可以作为第一像素信号VPS1输出。

第一传输控制信号LTS可以切换到有效电平，并且第一传输控制晶体管LTX可以响应于第一传输控制信号LTS而导通。大光电二极管LPD中剩余的电荷可以传输到第一浮动扩散节点FD1，并且可以累积在第一浮动扩散节点FD1中。

与第一浮动扩散节点FD1的电势相对应的第一像素信号VPS1，即，第一像素PX1的LCG信号电平，可以通过第一列线CL1施加到第二CDS电路132的第二输入端子INN1。第一CDS电路131的第二输入端子INN1的电压电平可以低于在第一子时段S11中确定的第一自动调零电平。此后，根据比较器11_1的比较操作，可以读出第一像素PX1的LCG信号电平。图1中的计数器134可以计算与LCG信号电平相对应的值和与LCG复位电平相对应的值之间的差，来作为LCG模式的像素值。

在第二时段P2期间，可以读出小光电二极管SPD。第二时段P2可以包括第五子时段至第八子时段S21、S22、S23和S24。在第五子时段S21和第六子时段S22中，像素PX可以基于小光电二极管SPD在CDS模式(在下文中，称为SC模式)下操作，并且在第七子时段S23和第八子时段S24中，像素PX可以基于小光电二极管SPD在LOFIC模式(在下文中，称为SLOF模式)下操作。

在第二时段P2期间，开关SW11可以响应于开关信号SS11的无效电平而关断，并且开关SW13可以响应于开关信号SS13的有效电平而接通。第三CDS电路133可以连接到第一列线CL1，以及因此，第三CDS电路133可以在SC模式下读出复位电平SC RST和信号电平SC SIG(在下文中，称为SC复位信号和SC图像信号)，并且可以在SLOF模式下读出复位电平SLOFRST和信号电平SLOF SIG(在下文中，称为SLOF复位信号和SLOF图像信号)。

通过第一列线CL1输出的第一像素信号VPS1可以通过电容器C32提供给第三比较电路11_3的第二输入端子INN3，并且第二斜坡信号RAMP2可以通过电容器C31提供给第三比较电路11_3的第一输入端子INP3。

在第五子时段S21中，复位晶体管RX可以响应于复位信号RS的逻辑低电平而截止，并且开关晶体管SW可以响应于开关控制信号SWS的逻辑高电平而导通。因此，第一浮动扩散节点FD1、第二浮动扩散节点FD2和第三浮动扩散节点FD3可以彼此电连接以形成一个浮动扩散节点。这样，第一像素PX1可以在SC模式下操作，并且SC复位电平可以作为第一像素信号VPS1输出。

第三自动调零信号AZ3可以切换到有效电平，并且响应于第三自动调零信号AZ3，第三CDS电路133的第一自动调零开关SAZ31和第二自动调零开关SAZ32可以接通，并且因此，第三CDS电路133可以执行自动调零操作。当执行自动调零时，第三CDS电路133的比较器11_3的第一输入端子INP3和第二输入端子INN3的电压电平可以等于第三自动调零电平。此后，可以根据比较器11_3的比较操作读出SC复位电平。

在第六子时段S22中，第一像素PX1可以在SC模式下操作，并且SC信号电平可以作为第一像素信号VPS1输出。第二传输控制信号STS可以切换到激活电平，并且第二传输控制晶体管STX可以响应于第二传输控制信号STS而导通。由小光电二极管SPD生成的电荷可以传输到浮动扩散节点，即，彼此电连接的第一浮动扩散节点第三浮动扩散节点FD1、FD2和FD3。与浮动扩散节点的电势相对应的第一像素信号VPS1，即，第一像素PX1的SC信号电平，可以通过第一列线CL1施加到第三CDS电路133的第二输入端子INN3。因此，第二输入端子INN3的电压电平可以低于第三自动调零电平。此后，根据比较器11_3的比较操作，可以读出第一像素PX1的SC信号电平。

在第七子时段S23中，第一像素PX1可以在SLOF模式下操作，并且SLOF信号电平可以作为第一像素信号VPS1输出。第二传输控制信号STS可以切换到激活电平，并且第二传输控制晶体管STX可以响应于第二传输控制信号STS而导通。小光电二极管SPD中剩余的电荷可以传输到浮动扩散节点。与第一浮动扩散节点FD1的电势相对应的第一像素信号VPS1，即，第一像素PX1的SLOF信号电平，可以通过第一列线CL1施加到第三CDS电路133的第二输入端子INN3。

第三自动调零信号AZ3可以切换到有效电平，并且响应于第三自动调零信号AZ3，第三CDS电路133的第一自动调零开关SAZ31和第二自动调零开关SAZ32可以接通，并且因此，第三CDS电路133可以执行自动调零操作。当执行自动调零时，第三CDS电路133的比较器11_3的第一输入端子INP3和第二输入端子INN3的电压电平可以等于第四自动调零电平。此后，可以根据比较器11_3的比较操作读出SLOF信号电平。

在第八子时段S24中，第一像素PX1可以在SLOF模式下操作，并且SLOF复位电平可以作为第一像素信号VPS1输出。

复位信号RS可以切换到有效电平，以及复位晶体管RX可以响应于复位信号RS而导通并且将复位电压VRD施加到浮动扩散节点，即，施加到彼此电连接的第一浮动扩散节点至第三浮动扩散节点FD1、FD2和FD3。因此，浮动扩散节点的电势增加。SLOF复位电平作为第一像素信号VPS1输出，并且第二输入端子INN3的电压电平根据第一像素信号VPS1的改变而增加。此后，根据比较器11_3的第一输入端子INP3的电压电平和比较器11_3的第二输入端子INN3的电压电平之间的比较操作，可以读出第一像素PX1的SLOF信号电平。

另外，在第二时段P2中，当第三CDS电路133通过第一列线CL1连接到第一像素PX1并且读出在SC模式和SLOF模式下操作的第一像素PX1的像素信号VPS时，第一CDS电路131和第二CDS电路132可以通过第二列线CL2连接到另一像素，例如第二像素PX2，并且读出在LCG模式和HCG模式下操作的第二像素PX2。

响应于在第五子时段S21和第八子时段S24中具有有效电平的开关信号SS21，开关SW12可以接通并且将第二列线CL2连接到第一CDS电路131的第二输入端子INN1。根据LCG模式来自第二像素PX2的第二像素信号VPS2可以通过第二列线CL2提供给第一CDS电路131。响应于在第六子时段S22和第七子时段S23中具有有效电平的开关信号SS22，开关SW22可以接通并且将第二列线CL2连接到第二CDS电路132的第二输入端子INN1。根据HCG模式来自第二像素PX2的第二像素信号VPS2可以通过第二列线CL2提供给第二CDS电路132。第二时段P2中第二像素PX2的操作与第一时段P1中第一像素PX1的操作相同，并且因此，省略对其的重复描述。

以这种方式，第一CDS电路至第三CDS电路131、132和133由两个列线共享，并且因此，第一像素PX1和第二像素PX2可以在时间上交错读出。

如上所述，在根据实施例的图像传感器中，第一CDS电路131可以用于LCG模式，第二CDS电路132可以用于HCG模式，以及第三CDS电路133可以用于SC模式和SLOF模式。因为第一CDS电路至第三CDS电路131、132和133中的每个响应于特定模式而操作，所以第一CDS电路至第三CDS电路131、132和133中的每个可以根据相对应的模式来定制。例如，第一CDS电路至第三CDS电路131、132和133可以被设计成根据相对应的模式而涵盖(cover)输入信号，并且可以具有不同的工作范围。因此，在第一CDS电路至第三CDS电路131、132和133的每个中提供的晶体管的尺寸可以彼此不同，并且因此，第一CDS电路至第三CDS电路131、132和133的布局区域可以彼此不同。以这种方式，因为第一CDS电路至第三CDS电路131、132和133中的每个响应于特定模式而操作，所以可以提高第一CDS电路至第三CDS电路131、132和133的性能，并且可以减小包括第一CDS电路至第三CDS电路131、132和133的图1中的ADC电路130的电路尺寸(即，布局区域)。

另外，因为第一CDS电路至第三CDS电路131、132和133由两条相邻的列线根据交错读出而共享，所以与其中第一CDS电路至第三CDS电路131、132和133设置在每个列线中的情况相比，可以减小ADC电路130的电路尺寸。

如图5B所示，当第一CDS电路131和第二CDS电路132连接到第一列线CL1并且第一CDS电路131和第三CDS电路133连接到第二列线CL2时，第一CDS电路131可以执行连接到第一列线CL1的像素(例如，第一像素PX1)的LCG像素信号的读出，并且第二CDS电路132可以执行HCG像素信号和小光电二极管SPD的读出。换句话说，在第一时段P1中，如图6所示，第一CDS电路CDS1和第二CDS电路CDS2可以读出第一像素PX1的LCG像素信号和HCG像素信号，并且在第二时段P2中，第二CDS电路CDS2可以读出第一像素PX1的SC像素信号和SLOF像素信号。在第二时段P2中，第一CDS电路131可以执行第二像素PX2的LCG像素信号的读出，而第三CDS电路133可以执行HCG像素信号和小光电二极管SPD的读出。

以这种方式，相对应的CDS电路，例如第二CDS电路132和第三CDS电路133，可以在两个列线上执行读出操作，以及第一CDS电路131可以由两个列线共享并且读出连接到两个列线的像素PX的LCG像素信号。因此，连接到两个列线的像素PX可以交错读出。

下面将参考图9A和图9B描述如图5A所示的两个列线共享第一CDS电路至第三CDS电路131、132和133的实施例，以及如图5B所示的两个列线共享第一CDS电路131的各种示例实施例。

图7是示出根据各种示例实施例的图像传感器的比较例的图像传感器中的像素在HCG模式和LCG模式下的像素信号读出方案的定时图。

参考图7，在根据比较例的图像传感器中，一个CDS电路可以读出像素PX。因此，一个CDS电路可以响应于HCG模式和LCG模式而操作。

如参考图6所述，大光电二极管LPD可以在读出时段的第一时段P1中被读出。第一时段P1可包括第一子时段至第四子时段S11、S12、S13和S14，HCG复位电平可以在第一子时段S11中被读出，HCG信号电平可以在第二子时段S12中被读出，LCG信号电平可以在第三子时段S13中被读出，以及LCG复位电平可以在第四子时段S14中被读出。其中小光电二极管SPD被读出的第二时段P2的操作与根据上面参考图6描述的实施例的图像传感器的第二时段P2的操作相同，并且因此省略对其的重复描述。

在比较例中，因为一个CDS电路读出HCG像素信号和LCG像素信号两者，所以当在读出HCG像素信号之后读出LCG像素信号时，首先读出除了复位电平之外的信号电平。此后，响应于具有有效电平的复位信号RS，复位晶体管RX可以将复位电压VRD施加到第一浮动扩散节点FD1和第二浮动扩散节点FD2，并且因此第一浮动扩散节点FD1和第二浮动扩散节点FD2可以被复位，以及然后可以读出LCG复位电平。以这种方式，当以不完全CDS方法读出像素信号时，在通过CDS电路的比较操作确定复位电平之前，第一浮动扩散节点FD1和第二浮动扩散节点FD2被复位。结果，信号电平和复位电平之间的相关性丢失。当像素信号被模数转换为像素值时，像素PX的kT/C噪声可能没有被移除，并且因此，信噪比(SNR)特性可能不好。因此，根据比较例，当读出LCG像素信号时，SNR特性可能不好。

然而，如参考图5A和图6所描述的，因为根据各种示例实施例的图像传感器分开地包括在LCG模式下操作的并且由两个列线共享的第一CDS电路，并且不同的CDS电路在HCG模式和LCG模式下操作，所以在HCG模式和LCG模式下可以以完全CDS方法读出像素PX。

图8示出了针对根据各种示例实施例的图像传感器的读出方法和针对根据比较例的读出方法的每个照度的SNR特性。

参考图8，HCG模式对应于最低照度区域，LCG模式对应于比HCG模式高的照度区域，SLOF模式对应于最高照度区域，以及SC模式对应于比SLOF模式低的照度区域。

外部处理器(例如，应用处理器)可以通过合成在HCG模式、LCG模式、SC模式和SLOF模式中的每个中生成的图像数据来生成HDR图像。

如参考图7所描述地，根据比较例的图像传感器在LCG模式下以不完全CDS方法读出LCG像素信号，以及根据各种示例实施例的图像传感器在LCG模式下以完全CDS方法读出LCG像素信号。

当使用不完全CDS方法读出LCG像素信号时，在HCG模式和LCG模式之间可能出现SNR下降。随着HCG模式的模拟增益增加，HCG模式和LCG模式之间的SNR下降会进一步增加。

如参考图5和图6所描述地，在根据各种示例实施例的图像传感器中，当第一CDS电路131读出LCG像素信号并且第二CDS电路132读出HCG像素信号时，LCG像素信号和HCG像素信号两者可以在完全CDS方法中被读出。因此，LCG像素信号的SNR特性良好，并且可以减小HCG模式和LCG模式之间的SNR下降。随着LCG模式的SNR特性的改进，HDR图像的质量可以改进。另外，HCG模式和LCG模式之间的SNR下降的减少使得可能能够在HCG模式中使用高模拟增益。因此，可以通过降低量化噪声来改进HDR性能，并且由于低照度SNR的改进，可以提高表观灵敏度。

图9A示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图9B是示出了图9A的像素的读出的定时图。

参考图9A，像素阵列110a的第N像素PX

第N像素PX

第N像素PX

CDS电路CDS11、CDS12、CDS13、CDS21、CDS22和CDS23可以设置在像素阵列110a的两侧。然而，示例实施例不限于此，并且CDS电路CDS11、CDS12、CDS13、CDS21、CDS22和CDS23可以设置在像素阵列110a的一侧。

CDS电路CDS11、CDS12、CDS13、CDS21、CDS22和CDS23可以通过开关电路SWCa和SWCb(也称为多路复用器)连接到第一列线至第四列线CL1、CL2、CL3和CL4。CDS电路CDS11、CDS12和CDS13可以连接到第一列线CL1和第二列线CL2，并且CDS电路CDS21、CDS22和CDS23可以连接到第三列线CL3和第四列线CL4。如参考图5A所描述地，开关电路SWCa和SWCb可以各自包括多个开关，并且在第N至第N+3像素PX

在下面将参考图9B描述的第一时段P1中，第一CDS电路CDS11和CDS21以及第二CDS电路CDS12和CDS22可以分别地连接到第一列线CL1和第三列线CL3。例如，CDS电路CDS11可以在输出与第N像素PX

在第二时段P2中，第三CDS电路CDS13和CDS23可以分别地连接到第一列线CL1和第三列线CL3。另外，在第二时段P2期间，第一CDS电路CDS11和CDS21以及第二CDS电路CDS12和CDS22可以分别地连接到第二列线CL2和第四列线CL4。此后，在第三时段P3中，第三CDS电路CDS13和CDS23可以分别地连接到第二列线CL2和第四列线CL4。

因此，第一列线CL1和第二列线CL2可以共享CDS电路CDS11、CDS12和CDS13，并且第三列线CL3和第四列线CL4可以共享CDS电路CDS21、CDS22和CDS23。

第一CDS电路CDS11和CDS21可以读出LCG模式的像素信号，第二CDS电路CDS12和CDS22可以读出HCG模式的像素信号，以及第三CDS电路CDS13和CDS23可以读出SC模式和SLOF模式的像素信号。例如，位于像素阵列110a下方的第一CDS电路CDS11和CDS21以及第二CDS电路CDS12和CDS22可以根据大光电二极管LPD读出像素信号，以及位于像素阵列110a上方的第三CDS电路CDS13和CDS23可以根据小光电二极管SPD读出像素信号。

参考图9B，在第一读出时段RD1中，可以读出连接到第一列线CL1和第三列线CL3的像素，例如，第N像素PX

在第一时段P1中，可以顺序地读出第N像素PX

在第二时段P2中，第三CDS电路CDS13和CDS23可以顺序地读出第N像素PX

在第三时段P3中，第三CDS电路CDS13和CDS23可以顺序地读出第N+1像素PX

如图9A所示，分别布置在第N行R

图10A示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图10B是示出了图10A的像素的读出的定时图。

参考图9A给出的像素阵列110a、CDS电路排列以及开关电路SWCa和SWCb的描述以及图9A的像素的读出操作可以类似地应用于图10A和图10B，以及因此，将省略对其的重复描述并且将描述不同之处。

在下面将参考图10B描述的第一时段P1中，第一CDS电路CDS11和CDS21以及第二CDS电路CDS12和CDS22可以分别地连接到第一列线CL1和第三列线CL3。在第二时段P2中，第二CDS电路CDS12和CDS22可以分别地连接到第一列线CL1和第三列线CL3。另外，在第二时段P2中，第一CDS电路CDS11和CDS21以及第三CDS电路CDS13和CDS23可以分别地连接到第二列线CL2和第四列线CL4。在第三时段P3中，第三CDS电路CDS13和CDS23可以分别地连接到第二列线CL2和第四列线CL4。

这样，第一列线CL1和第二列线CL2可以共享第一CDS电路CDS11，而第三列线CL3和第四列线CL4可以共享第一CDS电路CDS21。第一CDS电路CDS11和CDS21可以在第一时段P1中读出第N像素PX

例如，第二CDS电路CDS12和第三CDS电路CDS13可以分别地读出连接到第一列线CL1和第二列线CL2的像素，例如第N像素PX

因为第一CDS电路CDS11由第一列线CL1和第二列线CL2共享，也就是说，因为第一CDS电路CDS11时分地连接到第一列线CL1和第二列线CL2，所以第N像素PX

如参考图9A和图10A所描述地，在根据各种示例实施例的图像传感器中，两个相邻列线，例如第一列线CL1和第二列线CL2以及第三列线CL3和第四列线CL4，可以共享用于读出LCG像素信号的第一CDS电路CDS11和CDS21并且以交错方式读出像素。因此，与下述情况相比可以减小CDS电路的布局区域：在该情况中，提供了与第一列线至第四列线CL1、CL2、CL3和CL4中的每个相对应的CDS电路以读出LCG像素信号。

图11A和图11B示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图11C是示出了图11A和图11B的像素的读出的定时图。

参考图11A，ADC电路130可以设置在像素阵列110的一侧，并且包括第一CDS电路CDS1、第二CDS电路CDS2和第三CDS电路CDS3。可以为每个像素间距PPC设置第一CDS电路至第三CDS电路CDS1、CDS2和CDS3。

在像素阵列110中，排列在同一列中的像素PX可以交替地连接到两个相邻列线CL。开关电路SWC可以设置在像素阵列110和ADC电路130之间，并且时分地将两个列线连接到第一CDS电路至第三CDS电路CDS1、CDS2和CDS3。

参考图11B，ADC电路130a和130b可以设置在像素阵列110的相对侧。另外，第一CDS电路CDS1和第二CDS电路CDS2可以设置在像素阵列110的一侧，而第三CDS电路CDS3可以设置在像素阵列110的另一侧。开关电路SWCa可以设置在像素阵列110和ADC电路130a之间，并且可以以时分方式将两个列线连接到第一CDS电路CDS1和第二CDS电路CDS2。开关电路SWb可以设置在像素阵列110和ADC电路130b之间，并且可以以时分方式将两个列线连接到第三CDS电路CDS3。

参考图11C，布置在像素阵列110的多个行中的像素，例如，第N至第N+3行R

在时段T1中，第一CDS电路CDS1和第二CDS电路CDS2可以从排列在第N行R

在时段T3中，第三CDS电路CDS3可以从排列在第N+1行R

以这种方式，第一CDS电路CDS1可以由两个相邻列线CL共享，或者第一CDS电路至第三CDS电路CDS1、CDS2和CDS3可以由两个相邻列线CL共享，并且因此，排列在多个行中的像素PX可以交错读出。另外，因为排列在两行中的像素被同时读出，所以帧率可以增加。

图12A和图12B示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图12C是示出了图12A和图12B的像素的读出的定时图。

参考图12A，ADC电路130a可以设置在像素阵列110a的一侧，并且包括第一CDS电路CDS1、第二CDS电路CDS2和第三CDS电路CDS3。可以为每个像素间距PPC排列第一CDS电路至第三CDS电路CDS1、CDS2和CDS3的两对。

在像素阵列110a中，排列在同一列中的像素PX可以交替地连接到四个相邻列线CL。开关电路SWC可以设置在像素阵列110a和ADC电路130a之间，并且时分地将两个列线连接到第一CDS电路至第三CDS电路CDS1、CDS2和CDS3。

参考图12B，ADC电路130a和130b可以设置在像素阵列110a的相对侧。另外，第一CDS电路CDS1和第二CDS电路CDS2可以设置在像素阵列110a的一侧，而第三CDS电路CDS3可以设置在像素阵列110a的另一侧。开关电路SWCa可以设置在像素阵列110a和ADC电路130a之间，并且可以以时分方式将两个列线连接到第一CDS电路CDS1和第二CDS电路CDS2。开关电路SWb可以设置在像素阵列110a和ADC电路130b之间，并且可以以时分方式将两个列线连接到第三CDS电路CDS3。

参考图12C，可以交错读出排列在像素阵列110a的多个行(例如，第N至第N+3行R

在时段T1中，第一CDS电路CDS1和第二CDS电路CDS2可以从排列在第N行R

在时段T3中，第三CDS电路CDS3可以从排列在第N+1行R

以这种方式，第一CDS电路CDS1可以由两个相邻列线CL共享，或者第一CDS电路至第三CDS电路CDS1、CDS2和CDS3可以由两个相邻列线CL共享，并且因此，排列在多个行中的像素PX可以交错读出。替代地或附加地，因为排列在四行中的像素被同时读出，所以帧率可以增加。

图13A示出了根据各种示例实施例的图像传感器中的像素和CDS电路之间的连接，而图13B是示出了图13A的像素的读出的定时图。

参考图13A，ADC电路130可以设置在像素阵列110b的一侧，并且包括第一CDS电路CDS1、第二CDS电路CDS2和第三CDS电路CDS3。可以为每两个像素间距PPC设置第一CDS电路至第三CDS电路CDS1、CDS2和CDS3。

在像素阵列110b中，排列在同一列中的像素PX可以连接到同一列线CL。开关电路SWC可以设置在像素阵列110c和ADC电路130之间，并且可以以时分方式将两个列线连接到第一CDS电路至第三CDS电路CDS1、CDS2和CDS3。

参考图13B，可以交错读出排列在像素阵列110b的多个行(例如，第N至第N+3行R

在时段T1中，第一CDS电路CDS1和第二CDS电路CDS2可以从排列在第N行R

在时段T3中，第三CDS电路CDS3可以从排列在第N行R

以这种方式，第一CDS电路CDS1可以由两个相邻列线CL(例如，奇数列线和偶数列线)共享，或者第一CDS电路至第三CDS电路CDS1、CDS2和CDS3可以由两个相邻列线CL共享，并且因此，排列在多个行中的奇数列中的像素PX

图14A和图14B示出了根据各种示例实施例的图像传感器的堆叠结构。

参考图14A，根据各种示例实施例的图像传感器1可以包括多个堆叠的芯片。例如，图像传感器1可以包括包含像素阵列区域或感测区域SA的上芯片40、包含电路区域LC的中间芯片50以及包含存储区域MC的下芯片60。在各种示例实施例中，下芯片60可以包括虚设(dummy)区域DC。可以在虚设区域DC中提供虚设单元。在一些示例实施例中，上芯片40和中间芯片50可以以晶片级彼此堆叠，而下芯片60可以以芯片级附着到中间芯片50的底部。

上芯片40可以包括：其中排列有多个像素PX的感测区域SA，以及感测区域SA周围的第一焊盘区域PA1。多个上焊盘PAD可以排列在第一焊盘区域PA1中。多个上焊盘PAD可以通过通孔等连接到排列在中间芯片50的第二焊盘区域PA2中的焊盘，以连接到电路区域LC中的电路。

中间芯片50可以包括：其中排列有模拟电路和数字电路的电路区域LC，以及电路区域LC周围的第二焊盘区域PA2。电路区域LC的电路可以包括用于驱动设置在上芯片40中的像素电路的电路，例如，行驱动器(例如，图1中的行驱动器120)、ADC电路(例如，图1中的ADC电路130)以及定时控制器(例如，图1中的定时控制器150)。

下芯片60可以包括存储区域MC和虚设区域DC。在一些实施例中，可以省略虚设区域DC。另外，在一些实施例中，下芯片60可以具有封装结构。例如，存储区域MC和虚设区域DC中的每个可以被制造或制作为芯片，并且采用密封材料密封在一起，以及因此，下芯片60可以具有包括两个芯片的封装结构。诸如动态随机存取存储器(DRAM)元件和/或静态随机存取存储器(SRAM)元件的存储器元件可以排列在存储区域MC中。然而，排列在存储区域MC中的存储器元件不限于DRAM元件或SRAM元件。存储器元件可以不排列在虚设区域DC中。虚设区域DC可以具有支撑中间芯片50和下芯片60的功能，而不是存储数据的功能。存储区域MC的存储器元件可以通过凸块或贯通电极电连接到中间芯片50的电路区域LC的至少一些。

参考图14B，根据各种示例实施例的图像传感器2可以包括上芯片70和下芯片80。上芯片70可以包括其中提供有多个像素PX的感测区域SA、其中提供有用于驱动多个像素PX的器件的电路区域LC、以及感测区域SA和电路区域LC周围的焊盘区域。多个上焊盘PAD可以排列在焊盘区域PA中，并且多个上焊盘PAD可以通过通孔等连接到在下芯片80中提供的存储区域MC的存储器元件。下芯片80可以包括存储区域MC和虚设区域DC。下芯片80可以与图14A的图像传感器1的下芯片60基本相同。因此，省略了对下芯片80的详细描述。

图15是示意性地示出根据各种示例实施例的包括图像传感器的电子设备的框图。

参考图15，电子设备1000可以包括图像传感器1100和应用处理器(AP)1200。电子设备1000还可以包括各种传感器，诸如照度传感器和/或通信模块。

应用处理器1200可以向图像传感器1100提供用于控制图像传感器1100的操作的控制信号。控制信号的传输可以基于接口(例如基于I2C的接口)来执行。控制信号还可以包括图像传感器1100的配置数据，诸如透镜阴影校正值、串扰系数、模拟增益、数字增益和帧率设置值中的一个或多个。应用处理器1200可以包括HDR模块141，该HDR模块141用于对图像执行HDR处理。

图像传感器1100可以通过基于接收的控制信号捕获对象的图像来生成图像数据IDT。图像数据IDT可以包括静止图像和运动图像。图像传感器1100可以对图像数据IDT执行信号处理，诸如图像质量补偿、合并和尺寸缩小中的一个或多个，并且图像质量补偿可以包括信号处理，诸如黑电平补偿、透镜阴影补偿、串扰补偿和坏像素校正中的一个或多个。

参考图1至图14B描述的图像传感器100可以适用为图像传感器1100。在图像传感器1100的像素阵列(例如，图1中的像素阵列110)中所包括的多个像素中的每个可以包括第一光电二极管(例如，大光电二极管)和第二光电二极管(例如，小光电二极管)，以及可以基于第一光电二极管在第一模式和第二模式(例如，LCG模式和HCG模式)下操作，以及基于第二光电二极管在第三模式和第四模式(例如，SC模式和SLOF模式)下操作。

图1中的第一CDS电路至第三CDS电路131、132和133可以读出连接到两个相邻列线的像素，并且两个列线可以共享读出LCG模式的像素信号的第一CDS电路131，或者可以共享第一CDS电路至第三CDS电路131、132和133。

因为一个CDS电路不读出LCG模式、HCG模式、SC模式和SLOF模式的所有像素信号，但是第一CDS电路131读出LCG模式的像素信号，所以LCG模式的像素信号可以以完全CDS方法读出，并且因此，可以改进LCG模式的SNR特性。根据交错读出方法，第一CDS电路131可以由两个列线共享，并且因此，与第一CDS电路131连接到每个列线的情况相比，可以减小电路尺寸，即，CDS电路的布局区域。替代地或附加地，当图1中的第一CDS电路至第三CDS电路131、132和133由两个相邻列线共享时，第一CDS电路至第三CDS电路131、132和133中的每个操作为与特定模式相对应并且因此可以根据相对应的模式进行定制，以及因此，可以改进第一CDS电路至第三CDS电路131、132和133的性能和/或可以减小电路尺寸。

图像传感器1100可以向应用处理器1200发送图像数据IDT或信号处理后的图像数据IDT。图像传感器1100可以将包括与第一模式至第四模式相对应的第一模式图像至第四模式图像的图像数据IDT发送到应用处理器1200。

可以使用例如基于移动工业处理器接口(MIPI)的相机串行接口(CSI)来执行图像数据IDT的传输，但是示例实施例不限于此。

应用处理器1200可以对接收的图像数据IDT执行图像处理，诸如坏像素校正、3A调整(自动聚焦校正、自动白平衡和自动曝光)、降噪、锐化、伽马控制、重建马赛克(remosaic)、解马赛克(demosaic)和分辨率缩放(视频/预览)中的一个或多个。

替代地或附加地，应用处理器1200可通过对第一模式至第四模式图像执行高动态范围(HDR)处理来生成具有高动态范围的图像。

根据各种示例实施例，根据图像传感器和操作图像传感器的方法，在具有其中若干光电转换元件共享驱动晶体管的像素结构的图像传感器中，可以减小或最小化读出电路尺寸的增加，和/或可以在低转换增益模式下支持完全CDS。因此，在低转换增益模式下，可以改进SNR特性，从而改进图像传感器的图像质量和/或高动态范围(HDR)性能。

上面公开的元件和/或功能块中的任何可以包括或实现在处理电路中，诸如包括逻辑电路的硬件；硬件/软件组合，例如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可以包括电子组件，诸如晶体管、电阻器、电容器等中的至少一个。处理电路可以包括电子组件，诸如逻辑门，包括与(AND)门、或(OR)门、与非(NAND)门、非(NOT)门等中的至少一个。

虽然已经参考本发明的各种示例性实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。此外，示例实施例不一定相互排斥。例如，一些示例实施例可以包括参考一个或多个附图描述的一个或多个特征，并且还可以包括参考一个或多个其他附图描述的一个或多个其他特征。