垂直双扩散晶体管及其制造方法

技术领域

本公开涉及半导体技术领域，具体涉及一种垂直双扩散晶体管及其制造方法。

背景技术

BCD(Bipolar-CMOS-DMOS)工艺把双极器件和CMOS器件同时制作在同一芯片上。它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。采用Bipolar/CMOS/DMOS整合的BCD工艺，将通常有的3种不同的工艺类型结合起来：bipolar针对模拟控制；CMOS针对数字控制；DMOS针对处理在芯片或系统上管理中出现高电压大电流，实现系统的软启动和功率输出。由于BCD工艺综合了以上三种器件各自的优点，这使基于BCD的产品可以集成复杂的控制功能，使它已成为功率集成电路的主流工艺技术。对于BCD工艺可以针对不同的电路选择不同的器件来达到相应子电路的最优化，实现整个电路的低功耗、高集成度、高速度、高驱动能力、大电流的要求。

BCD工艺中高压器件通常是以横向双扩散金属氧化物半导体场效应晶体管(Lateral double-diffused Metal Oxide Semiconductor Field-Effect Transistor，LDMOSFET)为主的，LDMOS器件是一种良好的半导体，满足了高耐压，实现了功率控制等方面的要求。LDMOS是DMOS的一种，LDMOS作为一种近似于传统的场效应晶体管(FET)器件的一种场效应晶体器件，主要包括在半导体衬底上形成沟道区域所分隔的源漏区域，并依次于沟道区域上方形成栅电极。

为了获得更高耐压规格的LDMOS器件，需要不断增加漂移区长度，而随着漂移区长度的拉长，电场会在器件表面附近集中，这就需要调整漂移区浓度，甚至在漂移区中增加与之杂质类型相反的区域，该项技术叫做降低表面电场(RESURF)技术。

但相比于LDMOS器件，垂直双扩散晶体管(Vertical Double-diffused MOSFET，VDMOS)器件具有更低导通电阻，以及更高击穿电压的优点，但由于器件结构需要将器件底部的漏极引出，因此VDMOS很少应用在传统BCD工艺中。

如图1所示，以N型的VDMOS器件为例，传统的一种应用于BCD工艺中的VDMOS器件100包括：在P型衬底101上依次层叠设置的N型埋层102、N型外延层103和N型漂移区104，位于漏极区域从N型埋层102引出的高压N型深阱1051、位于N型漂移区104上的源极区域和漏极区域之间的沟槽氧化层106、间隔设置在N型漂移区104上的源极P型掺杂区1052和1053，设置在N型漂移区104上且横跨在源极P型掺杂区1052和1053之间的栅极结构，该栅极结构包括依次层叠的栅氧化层107和多晶硅层108，高压N型深阱1051上形成有N型第一注入区1091，该N型第一注入区1091金属接触引出到漏电极Drain，源极P型掺杂区1052上形成有P型第二注入区1092和N型第一注入区1093，该P型第二注入区1092和N型第一注入区1093金属接触并共同引出到源电极Source，源极P型掺杂区1053上形成有P型第二注入区1094和N型第一注入区1095，该P型第二注入区1094和N型第一注入区1095金属接触并共同引出到源电极Source，而栅极结构利用多晶硅层108表面形成金属接触引出到栅电极Gate。

在该VDMOS器件100的制造过程中需要增加一块隔离光刻版，用于高能注入，将该VDMOS器件的漏极，也即N型埋层102引出，但随着器件耐压规格的增加，N型外延层103的厚度也会随之增加，那么高能注入就难以将N型埋层102引出，同时N型外延层103厚度增加也导致隔离电阻较大，这样成型器件也就没有了导通电阻的优势。

发明内容

为了解决上述技术问题，本公开提供了一种垂直双扩散晶体管及其制造方法，可以在BCD工艺中集成VDMOS器件，实现了低导通电阻和高电流的驱动能力。

一方面本公开提供了一种垂直双扩散晶体管，包括：

在衬底上依次层叠设置的第一埋层、第二埋层和外延层；

间隔设置在该外延层上的多个栅极结构，该多个栅极结构定义出至少一个的源极区域和漏极区域，且每个栅极结构的上表面金属接触分别引出到栅电极；

在每个前述源极区域设置有一个第一注入区和一个第二注入区，该第一注入区和该第二注入区的掺杂类型相反，且位于每个源极区域的第一注入区和第二注入区表面金属接触并共同引出到源电极；

设置在前述漏极区域上且交替排布的第一注入区、第二注入区和第一注入区，且交替排布的该第一注入区、第二注入区和第一注入区关于位于漏极区域中的该第二注入区的中心轴线对称；

在前述漏极区域中第二注入区的中心区域具有贯穿至前述第一埋层上表面的第一沟槽，分开位于该第一沟槽两侧的第二注入区的宽度相同且分别和位于相同侧的前述第一注入区金属接触引出到源电极；

设置在前述第一沟槽底部且位于前述第一埋层中的一第一注入区，该第一注入区的宽度小于该第一沟槽的宽度，且该第一注入区的表面金属接触引出到漏电极，

其中，该垂直双扩散晶体管以前述中心轴线为轴对称结构，且引出的漏电极与源电极均位于该垂直双扩散晶体管远离衬底的顶部表面。

优选地，该垂直双扩散晶体管还包括：

第一介质层，该第一介质层填充前述第一沟槽并表面延伸覆盖在前述外延层和前述多个栅极结构的表面。

优选地，前述第一介质层中在前述第一沟槽的中心轴线附近形成有第二沟槽，该第二沟槽的宽度小于前述第一沟槽的宽度，且该第二沟槽连通到位于该第一沟槽底部中前述第一注入区的上表面。

优选地，前述第一埋层或前述第二埋层的掺杂类型与前述外延层的掺杂类型相同，并与前述衬底的掺杂类型相反，且该第一埋层与第二埋层的掺杂浓度沿前述中心轴线的方向呈纵向梯度分布。

优选地，前述第一埋层的掺杂浓度高于前述第二埋层的掺杂浓度，且前述外延层的掺杂浓度低于前述第二埋层的掺杂浓度。

优选地，前述垂直双扩散晶体管还包括：

第三埋层，前述第三埋层位于前述第二埋层与前述外延层之间，该第三埋层的掺杂类型与前述第一埋层的掺杂类型相同，且该第一埋层、第二埋层与第三埋层的掺杂浓度沿前述中心轴线的方向呈纵向梯度分布。

优选地，前述第二埋层的掺杂浓度高于前述第三埋层的掺杂浓度，且前述外延层的掺杂浓度低于前述第三埋层的掺杂浓度。

优选地，该垂直双扩散晶体管还包括：

第一体区，位于前述栅极结构靠近前述第一沟槽一侧的漏极区域，该第一体区中设置有引出源电极的部分前述第二注入区和前述第一注入区；

多个第二体区，分别位于前述栅极结构远离前述第一沟槽的一侧的源极区域，该多个第二体区中均设置有引出源电极的前述第一注入区和前述第二注入区。

优选地，前述第一体区和第二体区的掺杂类型与前述外延层的掺杂类型相反。

另一方面本公开还提供了一种垂直双扩散晶体管的制造方法，包括：

在衬底上依次形成第一埋层、第二埋层和外延层；

在该外延层上经离子注入形成间隔分布的第一体区和多个第二体区，该第一体区和多个第二体区定义出至少一个的源极区域和漏极区域；

在前述外延层上淀积蚀刻形成多个栅极结构，该多个栅极结构横跨在两个相邻的第一体区和第二体区之间；

在位于相邻两个栅极结构之间的漏极区域的第一体区中经离子注入形成交替排布的第一注入区、第二注入区和第一注入区，且交替排布的该第一注入区、第二注入区和第一注入区关于位于漏极区域中的该第二注入区的中心轴线对称；

在位于前述栅极结构远离前述中心轴线一侧的源极区域的第二体区中经离子注入分别形成一个第一注入区和一个第二注入区，且该第一注入区和第二注入区的掺杂类型相反；

在前述漏极区域中第二注入区的中心区域利用深槽隔离工艺蚀刻形成贯穿至前述第一埋层上表面的第一沟槽，且分开位于该第一沟槽两侧的该第二注入区的宽度相同；

在前述第一沟槽底部经离子注入在前述第一埋层中形成一第一注入区，该第一注入区的宽度小于该第一沟槽的宽度；

在前述源极区域、漏极区域和前述栅极结构上形成金属接触分别引出到源电极、漏电极和栅电极，

其中，形成的该垂直双扩散晶体管以前述中心轴线为轴对称结构，且引出的漏电极与源电极均位于该垂直双扩散晶体管远离衬底的顶部表面。

优选地，前述第一埋层或前述第二埋层的掺杂类型与前述外延层的掺杂类型相同，并与前述衬底的掺杂类型相反，且工艺控制该第一埋层与第二埋层的掺杂浓度沿前述中心轴线的方向呈纵向梯度分布。

优选地，通过工艺控制使前述第一埋层的掺杂浓度高于前述第二埋层的掺杂浓度，且通过工艺控制使前述外延层的掺杂浓度低于前述第二埋层的掺杂浓度。

优选地，前述在衬底上依次形成第一掺杂类型的第一埋层、第二埋层和外延层的步骤中还包括：

在形成前述外延层之前在前述第二埋层上经离子注入形成第一掺杂类型的第三埋层，且工艺控制前述第一埋层、第二埋层与该第三埋层的掺杂浓度沿前述中心轴线的方向呈纵向梯度分布。

优选地，通过工艺控制使前述第二埋层的掺杂浓度高于前述第三埋层的掺杂浓度，且通过工艺控制使前述外延层的掺杂浓度低于前述第三埋层的掺杂浓度。

优选地，在形成贯穿至前述第一埋层上表面的第一沟槽后，该制造方法还包括：

淀积生长形成第一介质层，形成的该第一介质层填充前述第一沟槽并表面延伸覆盖在前述外延层和前述多个栅极结构的表面。

优选地，前述淀积生长形成第一介质层后，前述制造方法还包括：

在前述第一介质层中该第一沟槽的中心轴线附近利用深槽隔离工艺蚀刻形成第二沟槽，

形成的该第二沟槽的宽度小于前述第一沟槽的宽度，且该第二沟槽连通到位于前述第一沟槽底部中前述第一注入区的上表面。

本公开的有益效果是：本公开提供了一种垂直双扩散晶体管及其制造方法，首先在衬底上依次形成第一埋层、第二埋层和外延层；其次在该外延层上经离子注入形成间隔分布的第一体区和多个第二体区，该第一体区和多个第二体区定义出至少一个的源极区域和漏极区域；而后在前述外延层上淀积蚀刻形成多个栅极结构，该多个栅极结构横跨在两个相邻的第一体区和第二体区之间；并在位于相邻两个栅极结构之间的漏极区域的第一体区中经离子注入形成交替排布的第一注入区、第二注入区和第一注入区，且交替排布的该第一注入区、第二注入区和第一注入区关于位于其中的该第二注入区的中心轴线对称；以及在位于前述栅极结构远离前述中心轴线一侧的源极区域的第二体区中经离子注入分别形成一个第一注入区和一个第二注入区；接着在前述漏极区域中第二注入区的中心区域利用深槽隔离工艺蚀刻形成贯穿至前述第一埋层上表面的第一沟槽，且分开位于该第一沟槽两侧的该第二注入区的宽度相同；再在前述第一沟槽底部经离子注入在前述第一埋层中形成一第一注入区，该第一注入区的宽度小于该第一沟槽的宽度；最后在前述源极区域、漏极区域和前述栅极结构上形成金属接触分别引出到源电极、漏电极和栅电极，以此形成的该VDMOS器件以前述中心轴线为轴对称结构。该VDMOS器件在漏极区域通过贯穿至第一埋层上表面的第一沟槽形成金属接触引出漏电极，且引出的漏电极位于该高压VDMOS器件远离衬底的顶部表面，由此可在BCD工艺中集成VDMOS器件，实现了低导通电阻和高电流的驱动能力，且无需从器件结构底部将漏极引出，提高了器件的集成密度。

同时，在通过杂质注入依次形成的第一埋层和第二埋层上通过淀积生长形成外延层后，通过热退火工艺控制使两埋层中掺杂离子的扩散，利用不同掺杂离子的热扩散能力不同，形成掺杂浓度的梯度分布，获得更均匀的漂移区电场分布及更好的开态特性。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚。

图1示出现有技术中一种垂直双扩散晶体管器件的截面结构示意图；

图2a示出本公开一实施例提供的垂直双扩散晶体管器件的截面结构示意图；

图2b示出图2a所示垂直双扩散晶体管器件在反向击穿时耗尽层的分布示意图；

图3示出本公开一实施例提供的垂直双扩散晶体管器件的制造方法的流程示意图；

图4a～图4h分别示出图3所示制造方法在各个阶段形成结构的截面示意图。

具体实施方式

以下将参照附图更详细地描述本公开的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

除非另有定义，本公开所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本公开所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和前述各种导电材料的组合。

在本公开中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述本公开的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本公开的范围。

本公开所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。

下面结合附图和实施例，对本公开的具体实施方式作进一步详细描述。

图2a示出本公开一实施例提供的垂直双扩散晶体管器件的截面结构示意图，图2b示出图2a所示垂直双扩散晶体管器件在反向击穿时耗尽层的分布示意图。

参考图2a和图2b，一方面本公开实施例提供了一种垂直双扩散晶体管(VDMOS器件)200，其包括：

在P型衬底201上依次层叠设置的第一埋层202、第二埋层203和外延层204，该第一埋层202和第二埋层203的掺杂类型均与外延层204的掺杂类型相同，并与P型衬底201的掺杂类型相反，例如该第一埋层202、第二埋层203和外延层204的掺杂类型均为N型；

间隔设置在该外延层204上的多个栅极结构，该多个栅极结构定义出至少一个的源极区域和漏极区域，且每个栅极结构的上表面金属接触分别引出到栅电极，具体的，每个栅极结构均包括层叠设置在该外延层204上的栅氧化层206和多晶硅层207；

在每个前述源极区域设置有一个第一注入区和一个第二注入区，该第一注入区和该第二注入区的掺杂类型相反，具体的，在位于前述漏极区域左侧的源极区域设置有第一注入区2081和第二注入区2082，在位于前述漏极区域右侧的源极区域设置有第一注入区2087和第二注入区2086，该第一注入区2081和2087的掺杂类型例如为P型，则第二注入区2082和2086的掺杂类型为N型，反之相同，下文中所提及的各个第一注入区也是以N型掺杂为例说明，同理各个第二注入区是以P型掺杂为例，后文不再赘述。且位于每个源极区域的第一注入区2081(或2087)和第二注入区2082(或2086)表面金属接触并共同引出到源电极S；

设置在前述漏极区域上且交替排布的第一注入区2083、第二注入区2084和第一注入区2085，且交替排布的该第一注入区2083、第二注入区2084和第一注入区2085关于位于其中的该第二注入区2084的中心轴线对称，且该第二注入区2084的宽度均大于该第一注入区2083和第一注入区2085的宽度；

在前述漏极区域中第二注入区2084的中心区域具有贯穿至第一埋层202上表面的第一沟槽，分开位于该第一沟槽两侧的第二注入区2084的宽度相同，且分别和位于相同侧的第一注入区2083(或2085)金属接触引出到源电极S；

设置在前述第一沟槽底部且位于该第一埋层202中的一第一注入区212，该第一注入区212的宽度小于前述第一沟槽的宽度，且该第一注入区212的表面金属接触引出到漏电极D，

其中，该VDMOS器件200以前述中心轴线为轴对称结构，且引出的漏电极D与源电极S均位于该VDMOS器件200远离P型衬底201的顶部表面。

进一步地，该VDMOS器件200还包括：

第一介质层210，该第一介质层210填充前述第一沟槽并表面延伸覆盖在外延层204和前述多个栅极结构的表面。

进一步地，该第一介质层210中在前述第一沟槽的中心轴线附近形成有第二沟槽，该第二沟槽的宽度小于前述第一沟槽的宽度，且该第二沟槽连通到位于该第一沟槽底部中前述第一注入区212的上表面，具体的，先通过在第一介质层210的中间区域通过深槽隔离(DTI)工艺蚀刻形成该第二沟槽，而后利用该第二沟槽进行自对准离子注入在该第二沟槽的底部位置形成前述第一注入区212，故该第二沟槽的深度与前述第一沟槽的深度相同。

该第一介质层210用以实现在横向上P型体区2052与漏电极金属的隔离，漏电极金属分别与外延层204和第二埋层203之间的隔离，以及在纵向上各个电极金属与基底表面其他结构的隔离。

进一步地，该VDMOS器件200还包括：

第一体区2052，位于前述栅极结构靠近前述第一沟槽一侧的漏极区域，该第一体区2052中设置有引出源电极S的部分第二注入区2084和第一注入区2083与2085；

第二体区2051和第二体区2053，第二体区2051和第二体区2053分别位于前述栅极结构远离前述第一沟槽的一侧的源极区域，该第二体区2051中设置有引出源电极S的第一注入区2081和第二注入区2082；第二体区2053中设置有引出源电极S的第一注入区2087和第二注入区2086。

进一步地，该第一体区2052、第二体区2051和第二体区2053的掺杂类型均与外延层204的掺杂类型相反，例如为P型。

在本实施例中，形成的该VDMOS器件200以第一沟槽的中心轴线为轴对称结构，该VDMOS器件200在漏极区域通过贯穿至第一埋层202上表面的第一沟槽形成金属接触引出漏电极D，且引出的漏电极D位于该高压VDMOS器件200远离P型衬底201的顶部表面，由此可在BCD工艺中集成VDMOS器件，实现低导通电阻和高电流的驱动能力，且无需从器件结构底部将漏极引出，提高了该VDMOS器件200的集成密度。

同时，在P型衬底201上通过加入的至少两层N型掺杂的埋层(第一埋层202和第二埋层203)，可以优化漏极区域的纵向电场分布，提高在击穿时泄放电流的能力，使器件具有更好的鲁棒性，可以有更大的空间对器件性能进行调节。

进一步地，该第一埋层202与第二埋层203的掺杂浓度沿前述中心轴线的方向呈纵向梯度分布。

具体的，该第一埋层202的掺杂浓度高于该第二埋层203的掺杂浓度，且前述外延层204的掺杂浓度低于该第二埋层203的掺杂浓度。

在此需要说明的是，至少两层N型掺杂的埋层结构包括但不限于第一埋层202和第二埋层203，在其他可替代的实施例中，也可为多次离子注入形成纵向梯度浓度分布的一层N型埋层，或者不同掺杂浓度的三层或多层埋层，在此不作限制。

在本实施例进一步的实施方案中，该VDMOS器件200中例如还可以包括第三埋层(未示出)，该第三埋层位于前述的第二埋层203与外延层204之间，且该第三埋层的掺杂类型与第一埋层202的掺杂类型相同(均为N型)。

进一步地，该第二埋层203的掺杂浓度高于该第三埋层的掺杂浓度，且前述外延层204的掺杂浓度低于该第三埋层的掺杂浓度。

该VDMOS器件200以纵向梯度分布的两层埋层结构(第一埋层202和第二埋层203)代替漂移区与P型体区2052形成PN结，在器件反向击穿时利用连通至第一埋层202中第一注入区212的漏电极D使该PN结接近平行平面结，有效提高该VDMOS器件的耐压，如图2所示。

图3示出本公开一实施例提供的垂直双扩散晶体管器件的制造方法的流程示意图，图4a～图4h分别示出图3所示制造方法在各个阶段形成结构的截面示意图。

参考图3～图4h，本公开又一实施例提供了一种垂直双扩散晶体管器件的制造方法，其包括：

步骤S110：在衬底上依次形成第一埋层、第二埋层和外延层。

在步骤S110中，在P型衬底201上经掺杂离子注入依次形成第一埋层202、第二埋层203，而后在第二埋层203上淀积生长形成外延层204，如图4a所示。P型衬底201可以采用现有常用的材料，如硅等，具体可以根据需要进行选择，此处不再赘述。该第一埋层202和第二埋层203的掺杂类型均与外延层204的掺杂类型相同，并与P型衬底201的掺杂类型相反，例如该第一埋层202、第二埋层203和外延层204的掺杂类型均为N型。

进一步地，利用Sb+注入用于形成N型第一埋层202，再利用P+注入及退火用于形成纵向的浓度梯度的第二埋层203。其中，在通过杂质注入依次形成的第一埋层202和第二埋层203上通过淀积生长形成外延层204后，通过热退火工艺控制使两埋层中掺杂离子的扩散，利用不同掺杂离子的热扩散能力不同，形成掺杂浓度的梯度分布(因为第二埋层203中P+的热扩散能力远大于第一埋层202中Sb+的热扩散能力，因此形成浓度梯度)，使获得更均匀的漂移区电场分布及更好的开态特性，以提高器件耐压，降低导通电阻。

进一步地，Sb+注入剂量范围在1e14cm

在P型衬底201上加入的至少两层的N型掺杂埋层(第一埋层202和第二埋层203)，可以优化漏极区域的纵向电场分布，提高在击穿时泄放电流的能力，使器件具有更好的鲁棒性，可以有更大的空间对器件性能进行调节。

在此需要说明的是，至少两层N型掺杂的埋层结构包括但不限于均匀分布掺杂浓度的第一埋层202和第二埋层203，在其他可替代的实施例中，也可为多次离子注入形成纵向梯度浓度分布的一层N型埋层，或者不同掺杂浓度的三层或多层埋层，在此不作限制。

在本步骤进一步的实施方案中，还可以包括形成第三埋层(未示出)，形成的该第三埋层位于前述的第二埋层203与外延层204之间，且该第三埋层的掺杂类型与第一埋层202的掺杂类型相同(均为N型)。

进一步地，该第二埋层203的掺杂浓度高于该第三埋层的掺杂浓度，且前述外延层204的掺杂浓度低于该第三埋层的掺杂浓度，以更好的形成该第一埋层202、第二埋层203和第三埋层的掺杂浓度在纵向上呈梯度分布。

步骤S120：在该外延层上经离子注入形成间隔分布的第一体区和多个第二体区，该第一体区和多个第二体区定义出至少一个的源极区域和漏极区域。

在步骤S120中，在该外延层204上经离子注入形成依次间隔分布的第二体区2051、第一体区2052和第二体区2053，如图4b所示。该第一体区和多个第二体区定义出至少一个的源极区域和漏极区域具体为第二体区2051位于一源极区域中，第一体区2052位于漏极区域中，第二体区2053位于另一源极区域中，进一步地，该第一体区2052、第二体区2051和第二体区2053的掺杂类型均与外延层204的掺杂类型相反，例如为P型。

步骤S130：在前述外延层上淀积蚀刻形成多个栅极结构，该多个栅极结构横跨在两个相邻的第一体区和第二体区之间。

在步骤S130中，在该外延层204上依次淀积栅氧化层206和多晶硅层207，而后通过蚀刻形成间隔分布的多个栅极结构，该多个栅极结构横跨在相邻的第二体区2051和第一体区2052之间，或横跨在第一体区2052和第二体区2053之间，如图4c所示。

步骤S140：在位于相邻两个栅极结构之间的漏极区域的第一体区中经离子注入形成交替排布的第一注入区、第二注入区和第一注入区，以及在位于前述栅极结构远离前述中心轴线一侧的源极区域的第二体区中经离子注入分别形成一个第一注入区和一个第二注入区。

在步骤S140中，在位于相邻两个栅极结构之间的漏极区域的第一体区2052中，经离子注入形成交替排布的第一注入区2083、第二注入区2084和第一注入区2085，且交替排布的该第一注入区2083、第二注入区2084和第一注入区2085关于位于其中的该第二注入区2084的中心轴线对称，以及在位于前述栅极结构远离前述中心轴线一侧的源极区域的第二体区2051中经离子注入分别形成一个第一注入2081和一个第二注入区2082，并在位于前述栅极结构远离前述中心轴线一侧的源极区域的第二体区2052中经离子注入分别形成一个第一注入2087和一个第二注入区2086，如图4d所示。前述第一注入区和第二注入区的掺杂类型相反，具体的，该第一注入区2081、2084和2087的掺杂类型例如为P型，则第二注入区2082、2083、2085和2086的掺杂类型为N型，反之相同，下文中所提及的各个第一注入区也是以N型掺杂为例说明，同理各个第二注入区是以P型掺杂为例，后文不再赘述。且该第二注入区2084的宽度均大于该第一注入区2083和第一注入区2085的宽度。

步骤S150：在前述漏极区域中第二注入区的中心区域利用深槽隔离工艺蚀刻形成贯穿至第一埋层上表面的第一沟槽。

在步骤S150中，在前述漏极区域中第二注入区2084的中心区域利用深槽隔离(DTI)工艺蚀刻形成贯穿至第一埋层202上表面的第一沟槽209，且分开位于该第一沟槽209两侧的该第二注入区2084的宽度相同，如图4e所示。其中，现有的DTI工艺的工序例如包括了匀胶、曝光、显影等步骤，在器件体区特定窗口进行刻蚀，且其刻蚀深度与BCD工艺的外延层204的厚度相关，以此可实现一定工作电压范围内的的器件设计。

步骤S160：淀积生长形成第一介质层。

在步骤S160中，利用淀积生长再磨平处理形成第一介质层210，形成的该第一介质层210填充前述第一沟槽209并表面延伸覆盖在外延层204和前述多个栅极结构的表面，如图4f所示。且该第一介质层210的介质材料为选自但不限于二氧化硅和氮化硅中的任意一种。

该第一介质层210用以实现在横向上P型体区2052与漏电极金属的隔离，漏电极金属分别与外延层204和第二埋层203之间的隔离，以及在纵向上各个电极金属与基底表面其他结构的隔离。

步骤S170：在前述第一介质层中该第一沟槽的中心轴线附近利用深槽隔离工艺蚀刻形成第二沟槽，以及在该第二沟槽底部经离子注入在前述第一埋层中形成一第一注入区。

在步骤S170中，在该第一介质层210中该第一沟槽209的中心轴线附近利用深槽隔离(DTI)工艺蚀刻形成第二沟槽211，形成的该第二沟槽211的宽度小于前述第一沟槽209的宽度；

而后利用该第二沟槽211进行自对准离子注入在该第二沟槽211的底部位置形成一第一注入区212，该第二沟槽211连通到位于前述第一沟槽209底部中第一注入区212的上表面，故该第二沟槽211的深度与前述第一沟槽209的深度相同，且该第一注入区212的宽度小于该第二沟槽209的宽度，如图4g所示。

步骤S180：在前述源极区域、漏极区域和前述栅极结构上形成金属接触分别引出到源电极、漏电极和栅电极。

在步骤S180中，在每个栅极结构中多晶硅层207的上表面形成金属接触分别引出到栅电极(未示出)；在源极区域中，利用位于源极区域的第一注入区2081(和2087)和第二注入区2082(和2086)表面形成金属接触并共同引出到源电极S；在前述漏极区域中，分开位于该第一沟槽209两侧的第二注入区2084分别和位于相同侧的第一注入区2083(或2085)的表面形成金属接触并引出到源电极S，以及以在第二沟槽211底部且位于该第一埋层202中的第一注入区212的表面形成金属接触引出到漏电极D，以此形成的该VDMOS器件200以前述中心轴线为轴对称结构，如图4h所示。且引出的漏电极D与源电极S均位于该VDMOS器件200远离P型衬底201的顶部表面。

在本实施例中，形成的该VDMOS器件200在漏极区域通过贯穿至第一埋层上表面形成的第二沟槽211形成金属接触引出漏电极D，且引出的漏电极D位于该高压VDMOS器件200远离P型衬底201的顶部表面，由此可在BCD工艺中集成VDMOS器件，实现了低导通电阻和高电流的驱动能力，且无需从器件结构底部将漏极引出，提高了器件的集成密度。

进一步地，前述第一埋层202或第二埋层203的掺杂类型与前述外延层204的掺杂类型相同(例如均为N型)，采用两道N型注入，通过退火工艺控制实现该第一埋层202与第二埋层203的掺杂浓度沿前述中心轴线的方向呈纵向梯度分布，以该纵向梯度分布的两层埋层结构，代替现有BCD工艺集成VDMOS器件中形成的漂移区，与体区形成PN结，利用深槽隔离工艺形成的第二沟槽211作为实现漏电极D金属连通至第一埋层202中第一注入区212的通道，在器件反向击穿时使该PN结接近平行平面结，有效提高该VDMOS器件200的耐压。

综上所述，本公开实施例提供的垂直双扩散晶体管(VDMOS器件)及其制造方法，形成的该VDMOS器件以第一沟槽的中心轴线为轴对称结构，该VDMOS器件在漏极区域通过贯穿至第一埋层上表面的第一沟槽形成金属接触引出漏电极，且引出的漏电极位于该高压VDMOS器件远离衬底的顶部表面。由此可在BCD工艺中集成VDMOS器件，实现了低导通电阻和高电流的驱动能力，且无需从器件结构底部将漏极引出，提高了器件的集成密度。

同时，以纵向梯度分布的两层埋层结构代替漂移区与体区形成PN结，在器件反向击穿时利用连通至第一埋层中注入区的漏电极使该PN结接近平行平面结，有效提高该VDMOS器件的耐压。

此外，在通过杂质注入依次形成的第一埋层和第二埋层上通过淀积生长形成外延层后，通过热退火工艺控制使两埋层中掺杂离子的扩散，利用不同掺杂离子的热扩散能力不同，形成掺杂浓度的梯度分布，获得更均匀的漂移区电场分布及更好的开态特性。

而且，本公开所提供的垂直双扩散晶体管(VDMOS器件)能根据实际应用场景在器件的制造过程中设计两层埋层结构的厚度及掺杂浓度梯度，以及通过工艺控制两次深槽蚀刻的宽度与漏极区域的掺杂注入区(第二注入区)宽度的比例关系，以满足需求，提高在BCD工艺中集成高压VDMOS器件的适用性。

应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本公开的保护范围之中。