具有氧化中介层的半导体元件及其制备方法

技术领域

本公开主张2019年11月26日申请的美国正式申请案第16/696,504号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

背景技术

半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的工艺期间，是在频率与影响上增加不同的问题。因此，仍然持续着在达到改善品质、良率以及可靠度方面的挑战。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体元件，包括一基底；一存储单元，包括一存储单元导电层以及一横向氧化中介层，该存储单元导电层位于该基底上，该横向氧化中介层位于该存储单元导电层下；以及一控制单元，位于该基底中，并位于该横向氧化中介层下。该横向氧化中介层包括一侧壁部以及一中心部，而相对于该中心部，该侧壁部具有一较高的氧浓度。

在本公开的一些实施例中，该存储单元包括一柄部以及一叉部，该柄部位于该基底上，该叉部连接到该柄部，而该叉部包括该横向氧化中介层与该存储单元导电层，且该控制单元位于该叉部下。

在本公开的一些实施例中，该柄部包括该存储单元导电层以及一穿隧隔离层，该穿隧隔离层位于该存储单元导电层与该基底之间。

在本公开的一些实施例中，该基底包括一第一区以及一第二区，该第二区邻接该第一区，该柄部位于该第一区上，而该叉部位于该第二区上。

在本公开的一些实施例中，该半导体元件还包括多个掺杂区，位于该基底的该第一区中，并邻近该穿隧隔离层的侧边设置。

在本公开的一些实施例中，该半导体元件还包括多个轻度掺杂区，位于该基底的该第二区中，并邻近该横向氧化中介层的侧边设置。

在本公开的一些实施例中，该半导体元件还包括多个扩散区，位于该基底的该第二区中，并位于相邻的一对轻度掺杂区之间。

在本公开的一些实施例中，该半导体元件还包括一第一井区，位于该基底的该第一区中，其中该多个掺杂区位于该第一井区中。

在本公开的一些实施例中，该半导体元件还包括一第二井区，位于该基底的该第二区中，并与该第一井区相互间隔设置，其中该控制单元、该多个轻度掺杂区以及该多个扩散区位于该第二井区中。

在本公开的一些实施例中，该存储单元包括多个存储单元间隙子，贴合到该横向氧化中介层的该侧壁部。

在本公开的一些实施例中，该半导体元件还包括一存储单元盖层，位于该存储单元导电层上。

在本公开的一些实施例中，该横向氧化中介层具有一厚度，介于

在本公开的一些实施例中，该穿隧隔离层具有一厚度，不同于该横向氧化中介层的一厚度，而形成该穿隧隔离层的一材料，不同于形成该横向氧化中介层的一材料。

在本公开的一些实施例中，该横向氧化中介层包括一下横向氧化中介层、一中横向氧化中介层以及一上横向氧化中介层，该下横向氧化中介层位于该控制单元上，该中横向氧化中介层位于该下横向氧化中介层上，该上横向氧化中介层位于该中横向氧化中介层上。

在本公开的一些实施例中，该半导体元件还包括一选择单元，位于该基底上，并邻接该存储单元。

在本公开的一些实施例中，该选择单元包括一选择单元隔离层以及一选择单元导电层，该选择单元隔离层位于邻近该存储单元导电层处，该选择单元导电层位于该选择单元隔离层上。

本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底；一存储单元，包括一存储单元导电层以及一横向氧化中介层，该存储单元导电层位于该基底上，该横向氧化中介层位于该存储单元导电层上；以及一控制单元，位于该横向氧化中介层上。该横向氧化中介层包括一侧壁部以及一中心部，而相对于该中心部，该侧壁部具有一较高的氧浓度。

在本公开的一些实施例中，该半导体元件还包括一存储上导电层，位于该控制单元上。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成一控制单元在该基底中；形成一存储单元，该存储单元包括一横向氧化中介层以及一存储单元导电层，该横向氧化中介层位于该控制单元上，该存储单元导电层位于该横向氧化中介层上；以及执行一横向氧化工艺在该基底上，其中该横向氧化工艺的一工艺温度介于300℃到600℃之间。

在本公开的一些实施例中，该横向氧化工艺的氧气的一部分压力介于100mTorr到20atm之间。

由于本公开该半导体元件的设计，可增加该横向氧化中介层的介电常数。结果，控制单元与存储单元之间的电容耦合(capacitive coupling)可更加有效。因此，可改善半导体元件的效能。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1为依据本公开一实施例中一种半导体元件的顶视示意图。

图2为沿图1剖线A-A’的剖视示意图。

图3为沿图1剖线B-B’的剖视示意图。

图4为依据本公开另一实施例中一种半导体元件沿图1剖线A-A’的剖视示意图。

图5到图7为依据本公开其他实施例中各半导体元件沿图1剖线B-B’的剖视示意图。

图8为依据本公开一实施例中一种半导体元件的顶视示意图。

图9为沿图8剖线A-A’的剖视示意图。

图10为沿图8剖线B-B’的剖视示意图。

图11及图12为依据本公开其他实施例中各半导体元件沿图8剖线A-A’的剖视示意图。

图13为依据本公开一实施例中一种半导体元件的顶视示意图。

图14为沿图13剖线A-A’的剖视示意图。

图15为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。

图16为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。

图17为沿图16剖线A-A’的剖视示意图。

图18为沿图16剖线B-B’的剖视示意图。

图19为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。

图20为沿图19剖线A-A’的剖视示意图。

图21为沿图19剖线B-B’的剖视示意图。

图22为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。

图23为沿图22剖线A-A’的剖视示意图。

图24为沿图22剖线B-B’的剖视示意图。

图25为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。

图26为沿图25剖线A-A’的剖视示意图。

图27为沿图25剖线B-B’的剖视示意图。

图28为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。

图29为沿图28剖线A-A’的剖视示意图。

图30为沿图28剖线B-B’的剖视示意图。

图31为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。

图32为沿图31剖线A-A’的剖视示意图。

图33为沿图31剖线B-B’的剖视示意图。

图34为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。

图35为沿图34剖线A-A’的剖视示意图。

图36为沿图34剖线B-B’的剖视示意图。

附图标记说明：

10：第一区

10J：第一区

20：第二区

20J：第二区

30：制备方法

100A：半导体元件

100B：半导体元件

100C：半导体元件

100D：半导体元件

100E：半导体元件

100F：半导体元件

100G：半导体元件

100H：半导体元件

100I：半导体元件

100J：半导体元件

101：基底

101J：基底

103：绝缘结构

103J：绝缘结构

105：钝化隔离层

105J：钝化隔离层

107：第一井区

107D：第一井区

107J：第一井区

109：第二井区

109J：第二井区

201：存储单元

201F：存储单元

201I：存储单元

201J：存储单元

203：柄部

203F：柄部

203I：柄部

203J：柄部

205：叉部

205F：叉部

205I-1：桨部

205J：叉部

207：穿隧隔离层

207J：穿隧隔离层

209：横向氧化中介层

209D：横向氧化中介层

209E：横向氧化中介层

209E-1：下介入隔离层

209E-2：中介入隔离层

209E-3：上介入隔离层

209F：横向氧化中介层

209G：横向氧化中介层

209G-1：下介入隔离层

209G-2：中介入隔离层

209G-3：上介入隔离层

209J：横向氧化中介层

211：存储单元导电层

211J：存储单元导电层

213存储单元间隙子

213C：存储单元间隙子

213F：存储单元间隙子

213J：存储单元间隙子

215：存储单元盖层

217：存储上导电层

219：侧壁部

219D：侧壁部

221：中心部

221D：中心部

301：第一掺杂区

301J：第一掺杂区

303：第二掺杂区

303J：第二掺杂区

305：第三掺杂区

305J：第三掺杂区

307：第四掺杂区

307H：第四掺杂区

401：选择单元

401J：选择单元

403：选择单元隔离层

403J：选择单元隔离层

405：选择单元导电层

405J：选择单元导电层

407：选择单元上导电层

407J：选择单元上导电层

409：选择单元间隙子

409J：选择单元间隙子

501：控制单元

501F：控制单元

501G：控制单元

501J：控制单元

503：轻度掺杂区

503J：轻度掺杂区

505：扩散区

505J：扩散区

507：调整层

601：控制接触点

601J：控制接触点

603：掺杂区接触点

603J：掺杂区接触点

701：第一遮罩层

703：下隔离层

705：下导电层

707：第二遮罩层

709：第三遮罩层

711：第四遮罩层

S11：步骤

S13：步骤

S15：步骤

S17：步骤

S19：步骤

X：方向

Y：方向

Z：方向

具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。

在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。

应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。

图1为依据本公开一实施例中一种半导体元件100A的顶视示意图。图2为沿图1剖线A-A’的剖视示意图。图3为沿图1剖线B-B’的剖视示意图。

请参考图1到图3，在所述的实施例中，半导体元件100A可包括一基底101、一绝缘结构103、一钝化隔离层105、多个掺杂区、一选择单元401、一控制单元501、多个轻度掺杂区503、多个扩散区505、多个控制接触点601以及多个掺杂区接触点603。

请参考图1到图3，在所述的实施例中，基底101可包括一第一区10以及一第二区20。第二区20可邻近第一区10设置。举例来说，基底101可由下列材料所形成：硅、掺杂硅、锗、硅锗(silicon germanium)、碳化硅(silicon carbon)、碳化锗硅(silicon germaniumcarbon)、镓、砷化镓(gallium arsenide)、砷化铟(indium arsenic)、磷化铟(indiumphosphorus)或其他IV-IV族、III-V族或II-VI族半导体材料。在本实施例中，基底101可由掺杂硅所形成，并具有一第一电形态(electrical type)。基底101可掺杂有一掺杂物，例如硼(boron)。

应当理解，第一区10可包括基底101的一部分以及基底101该部分上的一空间。描述一部件设置在第一区10上，意指该部件设置在基底101的该部分的一顶表面上。描述一部件设置在第一区10中，意指该部件设置在基底101的该部分中；然而，该部件的一顶表面可齐平于基底101的该部分的该顶表面。描述一部件设置在第一区10上方，意指该部件设置在基底101的该部分的该顶表面上方。据此，第二区20可包括基底101的其他部分以及基底101的该其他部分上的一空间。

请参考图1到图3，在所述的实施例中，第一井区107可设置在基底101的第一区10中。第一井区107可掺杂有一掺杂物，例如磷、砷或锑，并具有一第二电形态。第二井区109可与第一井区107相互间隔设置，并可设置在基底101的第二区20中。第二井区109可掺杂有一掺杂物，例如磷、砷或锑，并具有一第二电形态。

请参考图1到图3，在所述的实施例中，绝缘结构103可设置在基底101的第一区10与第二区20中。绝缘结构103可约束第二井区109的一部分，且第二井区109的该部分可被认为是控制单元501。换言之，控制单元501可由绝缘结构103所界定，而绝缘结构103位于基底101的第二区20中。举例来说，绝缘结构103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-doped silicate)。

应当理解，在本公开中，氮氧化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氧的一比例大于氮的比例。而氧化氮化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氮的一比例大于氧的比例。

请参考图1到图3，在所述的实施例中，存储单元201可设置在基底101的第一区10与第二区20中。存储单元201可具有一柄部203、一叉部205、一穿隧隔离层207、一横向氧化中介层209、一存储单元导电层211以及多个存储单元间隙子213。

请参考图1到图3，在所述的实施例中，柄部203可设置在基底101的第一区10上。柄部203可具有穿隧隔离层207与存储单元导电层211。特别是，存储单元导电层211设置在第一区10上的一部分以及穿隧隔离层207一起形成存储单元201的柄部203。

请参考图1到图3，在所述的实施例中，叉部205可设置在基底101的第二区20上。从顶视图来看，叉部205的一端可连接到柄部203。叉部205的一相对端可分裂成四个区段(segments)，其是在相对于柄部203的方向并沿一第一方向Y延伸。据此，叉部205的四个对应区段如图3的剖视图所示。叉部205可包括横向氧化中介层209与存储单元导电层211。特别是，存储单元导电层211设置在第二区20上的一部分与横向氧化中介层209一起形成叉部205。

请参考图1到图3，在所述的实施例中，穿隧隔离层207可设置在基底101的第一区10上。穿隧隔离层207可具有一厚度，介于

请参考图1到图3，在所述的实施例中，横向氧化中介层209可设置在基底101的第二区20上。横向氧化中介层209可具有一厚度，不同于穿隧隔离层207的厚度。横向氧化中介层209可具有一厚度，介于

或者是，在另一实施例中，横向氧化中介层209可具有与穿隧隔离层207相同的厚度。横向氧化中介层209可由与穿隧隔离层207相同的材料所制。穿隧隔离层207与横向氧化中介层209可同时已依相同半导体工艺所形成。

请参考图1到图3，在所述的实施例中，存储单元导电层211可设置在基底101的第一区10与第二区20上方。存储单元导电层211可分别对应设置在穿隧隔离层207与横向氧化中介层209上。举例来说，存储单元导电层211可由多晶硅或多晶硅锗(polysilicon-germanium)所制。

请参考图1到图3，在所述的实施例中，多个存储单元间隙子213可设置在基底101的第一区10与第二区20上。多个存储单元间隙子213可贴合到穿隧隔离层207的侧壁、横向氧化中介层209的侧壁以及存储单元导电层211的侧壁。举例来说，多个存储单元间隙子213可由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所制。

请参考图1到图3，在所述的实施例中，选择单元401可设置在基底101的第一区10与第二区20上。选择单元401可沿一第二方向X而与存储单元201相互间隔设置，而第二方向X垂直于第一方向Y。选择单元401可具有一选择单元隔离层403、一选择单元导电层405、一选择单元上导电层407以及多个选择单元间隙子409。

请参考图1到图3，在所述的实施例中，选择单元隔离层403可设置在基底101的第一区10与第二区20上。选择单元隔离层403可具有一露肚，介于

请参考图1到图3，在所述的实施例中，选择单元上导电层407可设置在基底101的第一区10与第二区20的上方。选择单元上导电层407可设置在选择单元导电层405上。举例来说，选择单元上导电层407可由硅化金属所制。硅化金属可为硅化镍、硅化铂、硅化钛、硅化钼、硅化钴、硅化钽、硅化钨或其类似物。多个选择单元间隙子409可贴合到选择单元隔离层403的侧壁以及选择单元导电层405的侧壁。举例来说，多个选择单元间隙子409可由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所制。

请参考图1到图3，在所述的实施例中，多个掺杂区可设置在第一井区107中。多个掺杂区可掺杂有一掺杂物(dopant)，例如磷，并具有第一电类型。多个掺杂区可包括一第一掺杂区301、一第二掺杂区303以及一第三掺杂区305。

请参考图1到图3，在所述的实施例中，第一掺杂区301可设置在第一井区107中，并邻近穿隧隔离层207的一侧设置。第一掺杂区301的一顶表面的一部分可接触穿隧隔离层207的一底部。第二掺杂区303可设置在第一井区107中，并邻近穿隧隔离层207的一相对侧设置。第二掺杂区303的一侧可接触穿隧隔离层207的底部。第二掺杂区303的一相对侧可邻近选择单元隔离层403的一侧设置。第三掺杂区305可设置在第一井区107中，并邻近选择单元隔离层403的一相对侧设置。

请参考图1到图3，在所述的实施例中，控制单元501可设置在第二井区109中。控制单元501可远离多个掺杂区设置，并以绝缘结构103与具有第一电类型的基底101插置在其间。设置在不同于多个掺杂区的一井区中的控制单元501，在提供有一外部电压源时，可避免漏电流影响多个掺杂区。控制单元501可设置在横向氧化中介层209下。换言之，控制单元501可设置在相对存储单元导电层211处，并以横向氧化中介层209插置其间。从顶视图来看，叉部205与控制单元501的重叠的一面积对控制单元501的一表面积的一比率，可介于20％到60％之间。由于横向氧化中介层209的存在，虽然控制单元501仅部分重叠存储单元201，但当提供有一外部电压源时，控制单元501仍可与存储单元211产生有效的电容耦合。

请参考图1到图3，在所述的实施例中，多个轻度掺杂区503可设置在基底101的第二区20中。多个轻度掺杂区503可设置在第二井区109中，并邻近横向氧化中介层209的侧边设置。特别是，从剖视图来看，多个轻度掺杂区503可分别对应设置在叉部205的四区段的相邻对(pairs)之间。多个轻度掺杂区503的顶表面可接触横向氧化中介层209的一底部的部分。多个轻度掺杂区503可掺杂有一掺杂物，例如磷、砷或锑，并具有第二电类型。多个轻度掺杂区503可具有一掺杂浓度，大于第二井区109或控制单元501的掺杂浓度。多个轻度掺杂区503可电性连接控制单元501。

请参考图1到图3，在所述的实施例中，多个扩散区505可设置在基底101的第二区20中。多个扩散区505可设置在第二井区109中，并位于叉部205的四区段的相邻对(pairs)之间。特别是，多个扩散区505可设置在多个轻度掺杂区503的相邻对(pairs)之间。多个扩散区505的顶表面的部分可接触多个存储单元间隙子213的底部的部分。多个扩散区505可掺杂有一掺杂物，例如磷、砷或锑，并具有第二电类型。多个扩散区505客具有一掺杂浓度，大于多个轻度掺杂区503的掺杂浓度。多个扩散区505可电性耦接到多个轻度掺杂区503与控制单元501。

请参考图1到图3，在所述的实施例中，钝化隔离层105可设置在基底101上。钝化隔离层105可覆盖存储单元201与选择单元401。举例来说，钝化隔离层105可由下列材料所制：氮化硅、氧化硅、氮氧化硅、流动氧化物(flowable oxide)、东燃硅氮烷(tonen tilazen)、未经掺杂硅玻璃(undoped silica glass)、硼硅玻璃(borosilica glass)、磷硅玻璃(phosphosilica glass)、硼磷硅玻璃(borophosphosilica glass)、等离子体增强四乙氧基硅烷(plasma enhanced tetra ethyl orthosilicate)、硅氟玻璃(fluoride silicateglass)、碳掺杂氧化硅(carbon doped silicon oxide)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有机硅玻璃(organo silicateglass)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes)、聚酰亚胺(polyimide)、多孔聚合材料(porous polymeric material)或其组合，但并不以此为限。

请参考图1到图3，在所述的实施例中，多个控制接触点601可设置在基底101的第二区20上。多个控制接触点601可穿经多个控制接触点601，并可电性耦接到多个扩散区505。举例来说，多个控制接触点601可由掺杂多晶硅、金属、氮化金属或硅化金属所制。金属可为铝、铜、钨或钴。可经由多个控制接触点505、多个扩散区505以及多个轻度掺杂区503而施加一电压到控制单元501。多个掺杂区接触点603可设置在基底101的第一区10上。多个掺杂区接触点603可穿经钝化隔离层105，并可电性耦接到多个掺杂区。举例来说，多个掺杂区接触点603可由掺杂多晶硅、金属、氮化金属或硅化金属所制。

在半导体元件100A中，多个电子(electrons)可通过热电子注入(hot electroninjection)或富雷-诺特海姆穿隧(Fowler-Nordheim tunneling)而经由穿隧隔离层207传输至存储单元导电层211。在其他电子传输(transfer)机制中，可通过控制单元501的电容耦合而施加一电压电位给存储单元导电层211。当提供电压电位的一电压源施加到控制单元501时，控制单元501可经由横向氧化中介层209而电容耦接到存储单元导电层211。由于横向氧化中介层209的存在，而在横向氧化中介层209的侧壁部具有一较高的氧浓度，因此在控制单元501与存储单元导电层211之间的电容耦合可更加有效。结果，可改善半导体元件100A的电子传输(electron transfer)。换言之，可改善半导体元件100A的效能。

图4为依据本公开另一实施例中一种半导体元件100B沿图1剖线A-A’的剖视示意图。图5到图7为依据本公开其他实施例中各半导体元件100C、100D、100E沿图1剖线B-B’的剖视示意图。

请参考图4，半导体元件100B可具有一第四掺杂区307。第四掺杂区307可设置在第二掺杂区303中。第四掺杂区307可掺杂有一掺杂物，例如硼。第四掺杂区307可具有一掺杂浓度，大于第二掺杂区303的掺杂浓度。

请参考图5，半导体元件100C可具有一存储单元盖层215。存储单元盖层215可设置在存储单元导电层211上。举例来说，存储单元盖层215可由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所制。多个存储单元间隙子213C可贴合到存储单元盖层215的侧壁。

请参考图6，在半导体元件100D中，在横向氧化中介层209D的侧壁部219D的氧(oxygen)可扩散到横向氧化中介层209D的中心处。横向氧化中介层209D可被完全氧化。在横向氧化中介层209D的侧壁部219D的氧浓度与在横向氧化中介层209D的中心部221D的氧浓度可为大约相同。在图6中的横向氧化中介层209D可具有一介电常数，大于在图3中的横向氧化中介层209的介电常数。

请参考图7，在半导体元件100E中，横向氧化中介层209E可具有一下介入隔离层209E-1、一中介入隔离层209E-2以及一上介入隔离层209E-3。下介入隔离层209E-1可设置在控制单元501上。中介入隔离层209E-2可设置在下介入隔离层209E-1上，而上介入隔离层209E-3可设置在中介入隔离层209E-2上。举例来说，下介入隔离层209E-1与上介入隔离层209E-3可由氮化硅所制。在下介入隔离层209E-1与上介入隔离层209E-3的侧壁部的氧浓度，大于在下介入隔离层209E-1与上介入隔离层209E-3的中心部的氧浓度。举例来说，氧化层可由氧化硅、氧化铝、氧化铪(hafnium oxide)、氧化锆(zirconium oxide)或其组合所制。

图8为依据本公开一实施例中一种半导体元件100F的顶视示意图。图9为沿图8剖线A-A’的剖视示意图。图10为沿图8剖线B-B’的剖视示意图。

请参考图8到图10，第一井区107F可设置在基底101的第一区10与第二区20中。横向氧化中介层209F可设置在基底101的第一区10与第二区20上方。横向氧化中介层209F可设置在存储单元导电层211上。控制单元501F可设置在基底101的第一区10与第二区20上方。控制单元501F可设置在横向氧化中介层209F上。举例来说，控制单元501F可由多晶硅或多晶硅锗所制。一存储上导电层217可设置在基底101的第一区10与第二区20上方。存储上导电层217可设置在控制单元501F上。举例来说，存储上导电层217可由硅化金属所制。

请参考图8到图10，多个存储单元间隙子213F可贴合到控制单元501F的侧壁、横向氧化中介层209F的侧壁部、存储单元导电层211的侧壁以及穿隧隔离层207的侧壁。穿隧隔离层207、存储单元导电层211、横向氧化中介层209F、控制单元501F、多个存储单元间隙子213F以及存储上导电层217一起形成存储单元201F的柄部203F与叉部205F。

图11及图12为依据本公开其他实施例中各半导体元件100G、100H沿图8剖线A-A’的剖视示意图。

请参考图11，在半导体元件100G中，横向氧化中介层209G可具有一下介入隔离层209G-1、一中介入隔离层209G-2以及一上介入隔离层209G-3。下介入隔离层209G-1可设置在存储单元导电层211上。中介入隔离层209G-2可设置在下介入隔离层209G-1上。上介入隔离层209G-3可设置在中介入隔离层209G-2上。控制单元501G设置在上介入隔离层209G-3上。

请参考图12，半导体元件100H可具有一第四掺杂区307H。第四掺杂区307H可设置在第二掺杂区303中。第四掺杂区307H可掺杂有一掺杂物，例如硼。第四掺杂区307H的掺杂浓度可高于第二掺杂区303的掺杂浓度。

图13为依据本公开一实施例中一种半导体元件100I的顶视示意图。图14为沿图13剖线A-A’的剖视示意图。

请参考图13及图14，在半导体元件100I中，存储单元201I可具有一柄部203I以及一桨部205I-1。桨部205I-1可设置在基底101的第二区20上。从顶视图来看，桨部205I-1可具有一矩形形状。控制单元501I课设置在第二井区109中，并可被隔离结构103所围绕。一调整层507可设置在第二井区109中，并位于控制单元501I下。调整层507可掺杂有一掺杂物，例如磷、砷或锑，并可具有第二电类型。调整层507可协助调整控制单元501的临界电压(threshold voltage)。从一顶视图来看，控制单元501I的一表面积对桨部205I-1的一表面积的比率，可大于或登于90％。

图15为依据本公开一实施例中一种半导体元件100J的制备方法30的流程示意图。图16为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。图17为沿图16剖线A-A’的剖视示意图。图18为沿图16剖线B-B’的剖视示意图。

请参考图15到图18，在步骤S11，在所述的实施例中，可提供一基底101J，一第一井区107J、一第二井区109J以及一绝缘结构103J可形成在基底101J中，以及一控制单元501J可通过绝缘结构103J而界定在第二井区109J中。基底101J可具有一第一区10J以及一第二区20J，第二区20J邻接第一区10J设置。第一井区107J与第二井区109J可通过一单一步骤植入(implantation)工艺或一多步骤植入工艺而分别对应形成在第一区10J与第二区20J。绝缘结构103J可形成在第一区10J与第二区20J中，并可约束第二井区109J的一部分形成控制单元501J。

图19为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。图20为沿图19剖线A-A’的剖视示意图。图21为沿图19剖线B-B’的剖视示意图。图22为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。图23为沿图22剖线A-A’的剖视示意图。图24为沿图22剖线B-B’的剖视示意图。图25为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。图26为沿图25剖线A-A’的剖视示意图。图27为沿图25剖线B-B’的剖视示意图。

请参考图15及图19到图27，在步骤S13，在所述的实施例中，一存储单元201J以及一选择单元401J可形成在基底101J上，多个掺杂区、多个轻度掺杂区503J以及多个扩散区505J可形成在基底101J中。请参考图19到图21，一下隔离层703与一下导电层705可按序沉积在基底101上。举例来说，下隔离层703可由一隔离材料所制，该隔离材料具有一介电常数，该介电常数约为4.0或更大。或者是，在其他实施例中，隔离材料可为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。举例来说，下导电层705可由多晶硅或多晶硅锗所制。可执行一光刻工艺，并使用一第一遮罩层701，以界定存储单元201J与选择单元401J的位置。

请参考图22到图24，在光刻工艺之后，可执行一蚀刻工艺以移除下导电层705与下隔离层703的部分，进而形成存储单元201J的一柄部203J与一叉部205J以及选择单元401J，而蚀刻工艺例如一非等向性干蚀刻工艺。在蚀刻工艺之后，下隔离层703可转变成一穿隧隔离层207J在第一区10J上、一横向氧化中介层209J在第二区20J上，以及一选择单元隔离层403J在第一区10J与第二区20J上。下导电层705可转变成一存储单元导电层211J在穿隧隔离层207J上与横向氧化中介层209J上；而下导电层705的其他部分可转变成一选择单元导电层405J在选择单元隔离层403J上。穿隧隔离层207J与存储单元导电层211J一起形成柄部203J。横向氧化中介层209J与存储单元导电层211J一起形成叉部205J。选择单元隔离层403J与选择单元导电层405J一起形成选择单元401J。

请参考图22到图24，一第二遮罩层707可图案化以遮罩第一区10J。可执行一倾斜角度植入工艺(angled implantation process)，以形成多个轻度掺杂区503J在第二井区109J中。接下来，可执行一植入工艺以形成多个扩散区505J在第二井区109J中，并在多个轻度掺杂区503J的相邻对(pairs)之间。在多个扩散层505J形成之后，可移除第二遮罩层707。

请参考图25到图27，一第三遮罩层709可图案化以遮罩第二区20J。可执行一植入工艺以形成多个掺杂区在第一井区107J中。多个掺杂区可具有一第一掺杂区301J、一第二掺杂区303J以及一第三掺杂区305J。第一掺杂区301J与第二掺杂区303J可分别对应邻近穿隧隔离层207J的侧壁而形成。第二掺杂区303J可形成在穿隧隔离层207J与选择单元隔离层403J之间。第三掺杂区305J可形成在相对第二掺杂区303J处，并邻近选择单元隔离层403J的一侧壁处。在植入工艺之后，可移除第三遮罩层709。

图28为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。图29为沿图28剖线A-A’的剖视示意图。图30为沿图28剖线B-B’的剖视示意图。

请参考图15及图28到图30，在步骤S15，在所述的实施例中，可在基底101J上执行一横向氧化工艺，以氧化横向氧化中介层209J与穿隧隔离层207J。在横向氧化工艺期间，中间半导体元件可置放在一氧化环境中，该氧化环境具有多个氧化物种(oxidizingspecies)(在图29及图30中以小圈圈群表示)。氧化物种可从其侧壁扩散到穿隧隔离层207J与横向氧化中介层209J，并充填氧空位(oxygen vacancies)在穿隧隔离层207J与横向氧化中介层209J。横向氧化工艺的一工艺温度可介于300℃到600℃之间。优选者，横向氧化工艺的工艺温度可介于400℃到500℃之间。横向氧化工艺的氧的一部分压力可介于100mTorr到20atm。优选者，横向氧化工艺的氧的一部分压力可介于0.1atm到1.0atm。横向氧化工艺的一期间可介于10分钟到6小时。在横向氧化工艺之后，可增加穿隧隔离层207J与横向氧化中介层209J的临界电压。氧化物种可为含氧的分子，例如氧分子、水蒸气(water vapor)、一氧化氮(nitric oxide)或氧化亚氮(nitrous oxide)。横向氧化工艺的工艺温度、横向氧化工艺的氧的部分压力以及横向氧化工艺的期间可一起决定穿隧隔离层207J与横向氧化中介层209J的氧化程度(extent)。

在横向氧化工艺之后，在横向氧化中介层209J与穿隧隔离层207J的侧壁部的氧浓度，可大于在横向氧化中介层209J与穿隧隔离层207J的中心部的氧浓度。应当理解，可应用横向氧化工艺的氧的其他部分压力，而横向氧化工艺的氧的其他部分压力则大于或小于前述横向氧化工艺的氧的部分压力。可应用横向氧化工艺的其他期间，而横向氧化工艺的其他期间则大于或小于前述横向氧化工艺的期间。一般而言，横向氧化工艺的期间可随着横向氧化工艺的工艺温度或横向氧化工艺的部分压力其中的一的增加而减少。或者是，在其他实施例中，当提供横向氧化工艺的一较长期间时，在穿隧隔离层207J的侧壁部与中心部以及在横向氧化中介层209J的侧壁部与中心部的氧浓度均可增加。在横向氧化中介层209J的侧壁部的氧浓度可等于在横向氧化中介层209J的中心部的氧浓度。

图31为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。图32为沿图31剖线A-A’的剖视示意图。图33为沿图31剖线B-B’的剖视示意图。

请参考图15及图31到图33，在步骤S17，在所述的实施例中，多个存储单元间隙子213J、多个选择单元间隙子409J以及一选择单元上导电层407J可形成在基底101J上方。一间隙子层可形成在基底101J上方。间隙子层可覆盖存储单元导电层211J与选择单元导电层405J的顶表面；并可覆盖存储单元导电层211J、穿隧隔离层207J、横向氧化中介层209J、选择单元导电层405J以及选择单元隔离层403J的侧壁。可执行一蚀刻工艺在间隙子层的一部分上，并可同时形成形成多个存储单元间隙子213J与多个选择单元间隙子409J，而蚀刻工艺例如一非等向性干蚀刻工艺。一第四遮罩层711可图案化以遮罩存储单元201。可执行一自对准硅化工艺(self-aligned silicide process)以形成选择单元上导电层407J在选择单元导电层405J上。在自对准硅化工艺之后，可移除第四遮罩层711。

图34为依据本公开一实施例中制备半导体元件流程中的该半导体元件的顶视示意图。图35为沿图34剖线A-A’的剖视示意图。图36为沿图34剖线B-B’的剖视示意图。

请参考图15及图34到图36，在步骤S19，在所述的实施例中，一钝化隔离层105J可形成在基底101J上，多个控制接触点601J及多个掺杂区接触点603J可形成在钝化隔离层105J中。可形成钝化隔离层105J以覆盖存储单元201与选择单元401。可执行一平坦化工艺在钝化隔离层105J上，以提供一大致平坦表面给接下来的处理步骤，而平坦化工艺例如化学机械研磨。通过一镶嵌工艺(damascene process)，多个控制接触点601J可形成在控制单元501J上及在钝化隔离层105J中，而多个掺杂区接触点603J可形成在覆述个掺杂区上及在钝化隔离层105J中。

由于本公开半导体元件100A的设计，可增加横向氧化中介层209的介电常数。结果，控制单元501与存储单元导电层211之间的电容耦合可变得更有效率。因此，可改善半导体元件100A的效能。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。