一种比较器及模数转换器

技术领域

本申请涉及信息处理领域，尤其涉及一种比较器及模数转换器。

背景技术

面向5G的50Gbps/100Gbps数据传输，需要25Gsps以上采样速率的模数转换器，而模数转化器要实现25Gsps以上的采样速率，比较器则是其难点。比较器作为模数转化器中重要的模拟电路模块，将其前一级采样保持电路输出的模拟电压进行比较，得到0/1的二值电平结果，以便于其后一级逻辑电路基于该二值电平结果对电容阵列快速进行置位，达到周期内多次比较的作用。

由于比较器的比较速度、分辨率、输入失调噪声等性能可以直接影响到整个模数转换器的性能，因此，模数转化器要想实现25Gsps以上的采样速率，需要其比较器具有较高的比较速度，然而，目前模数转换器中比较器的比较速度主要集中在1Gsps，远远不能满足对5Gsps以上信号的比较。

发明内容

为解决上述技术问题，本申请实施例提供了一种比较器及模数转换器，以提高模数转换器中比较器的比较速度，从而满足对5Gsps以上信号的比较，进而使得模数转换器实现25Gsps以上的采样速率。

为解决上述问题，本申请实施例提供了如下技术方案：

一种比较器，包括：依次连接的差分放大模块、比较模块和整形模块，其中，

所述差分放大模块用于采集第一输入电压、第一参考电压、第二输入电压和第二参考电压，并基于采集的所述第一输入电压和所述第一参考电压产生第一电压输出给所述比较模块，同时基于采集的所述第二输入电压和所述第二参考电压产生第二电压输出给所述比较模块，以使得所述第一电压和所述第二电压的大小反映所述第一输入电压和所述第二输入电压之间的差值与所述第一参考电压和所述第二参考电压之间的差值的大小；

所述比较模块基于所述第一电压产生第三电压输出给所述整形模块，以使得所述第三电压的变化反映所述第一电压的变化，且所述第三电压的变化速度大于所述第一电压的变化速度，并基于所述第二电压产生第四电压输出给所述整形模块，以使得所述第四电压的变化反映所述第二电压的变化，且所述第四电压的变化速度大于所述第二电压的变化速度；

所述整形模块通过对所述第三电压和所述第四电压进行整形，输出比较结果。

可选的，所述比较模块还使得所述第三电压的变化幅度小于所述第一电压的变化幅度，且所述第四电压的变化幅度小于所述第二电压的变化幅度。

可选的，所述差分放大模块包括：

第一开关管，所述第一开关管的第一端与所述比较器的电源电压输入端相连，输入电源电压，第二端与第一节点相连，控制端输入第一时钟信号；

第二开关管，所述第二开关管的第一端与所述第一开关管的第一端相连，第二端与第二节点相连，控制端与所述第一开关管的控制端相连；

第三开关管，所述第三开关管的第一端接地，控制端输入所述第一时钟信号；

位于所述第一节点和所述第三开关管的第二端之间的第一子模块，所述第一子模块的第一端与所述第一节点相连，第二端与所述第三开关管的第二端相连，用于基于其第三端输入的所述第一输入电压和其第四端输入的所述第一参考电压之和控制其第一端输出的所述第一电压的变化；

位于所述第二节点和所述第三开关管的第二端之间的第二子模块，所述第二子模块的第一端与所述第二节点相连，第二端与所述第三开关管的第二端相连，用于基于其第三端输入的所述第二输入电压和其第四端输入的所述第二参考电压之和控制其第一端输出的所述第二电压的变化。

可选的，所述第一子模块包括：

第四开关管，所述第四开关管的第一端与所述第三开关管的第二端相连，第二端与所述第一节点相连，控制端输入所述第一输入电压；

第五开关管，所述第五开关管的第一端与所述第四开关管的第一端相连，第二端与所述第四开关管的第二端相连，控制端输入所述第一参考电压；

所述第二子模块包括：

第六开关管，所述第六开关管的第一端与所述第三开关管的第二端相连，第二端与所述第二节点相连，控制端输入所述第二输入电压；

第七开关管，所述第七开关管的第一端与所述第六开关管的第一端相连，第二端与所述第六开关管的第二端相连，控制端输入所述第二参考电压。

可选的，所述第四开关管的放大系数大于所述第五开关管的放大系数，所述第六开关管的放大系数大于所述第七开关管的放大系数。

可选的，所述比较模块包括：

第八开关管，所述第八开关管的第一端与所述比较器的电源电压输入端相连，输入电源电压，控制端输入第二时钟信号，所述第二时钟信号为所述第一时钟信号的反向信号；

位于所述第八开关管的第二端与地端之间的第一支路，所述第一支路的第一端与所述第八开关管的第二端相连，第二端接地，第三端与所述第一节点相连，用于基于其第三端输入的所述第一电压控制其第四端输出的所述第三电压的变化；

位于所述第八开关管的第二端与地端之间的第二支路，所述第二支路的第一端与所述第八开关管的第二端相连，第二端接地，第三端与所述第二节点相连，用于基于其第三端输入的所述第二电压控制其第四端输出的所述第四电压的变化；

所述第一支路的第五端与所述第二支路的第四端相连，所述第二支路的第五端与所述第一支路的第四端相连，形成正反馈环路，以使得所述第一支路还基于其第五端输入的所述第四电压控制其第四端输出的所述第三电压的变化，以及所述第二支路还基于其第五端输入的所述第三电压控制其第四端输出的所述第三电压的变化。

可选的，所述第一支路包括：串联的第九开关管和第三子模块，其中，

所述第九开关管的第一端与所述第八开关管的第二端相连，第二端与第三节点相连；

所述第三子模块的第一端与所述第三节点相连，第二端接地，第三端与所述第一节点相连，第四端与所述第九开关管的控制端相连，用于基于其第三端输入的所述第一电压控制其第一端输出的所述第三电压的变化；

所述第二支路包括：串联的第十开关管和第四子模块，其中，

所述第十开关管的第一端与所述第八开关管的第二端相连，第二端与第四节点相连；

所述第四子模块的第一端与所述第四节点相连，第二端接地，第三端与所述第二节点相连，第四端与所述第十开关管的控制端相连，用于基于其第三端输入的所述第二电压控制其第一端输出的所述第四电压的变化；

其中，所述第九开关管的控制端还与所述第四节点相连，所述第十开关管的控制端还与所述第三节点相连。

可选的，所述第三子模块包括：

第十一开关管，所述第十一开关管的第一端接地，第二端与所述第三节点相连，控制端与所述第一节点相连，输入所述第一电压；

第十二开关管，所述第十二开关管的第一端与所述第十一开关管的第一端相连，第二端与所述第十一开关管的第二端相连，控制端与所述第九开关管的控制端相连；

所述第四子模块包括：

第十三开关管，所述第十三开关管的第一端接地，第二端与所述第四节点相连，控制端与所述第二节点相连，输入所述第二电压；

第十四开关管，所述第十四开关管的第一端与所述第十三开关管的第一端相连，第二端与所述第十三开关管的第二端相连，控制端与所述第十开关管的控制端相连。

可选的，所述整形模块包括：

第一反相器和第十五开关管，所述第一反相器的第一端与所述第三节点相连，所述第十五开关管的第一端接地，第二端与所述第一反相器的第二端相连，控制端输入所述第一时钟信号；

所述第一反相器的第二端还与所述整形模块的第一输出端相连，输出第一结果；

第二反相器和第十六开关管，所述第二反相器的第一端与所述第四节点相连，所述第十六开关管的第一端接地，第二端与所述第二反相器的第二端相连，控制端输入所述第一时钟信号；

所述第二反相器的第二端还与所述整形模块的第二输出端相连，输出第二结果。

可选的，所述整形模块还包括：

位于所述第一反相器的第二端与所述整形模块的第一输出端之间的第一缓冲器，所述第一缓冲器的第一端与所述第一反相器的第二端相连，第二端与所述整形模块的第一输出端相连；

位于所述第二反相器的第二端与所述整形模块的第二输出端之间的第二缓冲器，所述第二缓冲器的第一端与所述第二反相器的第二端相连，第二端与所述整形模块的第二输出端相连。

一种模数转换器，包括上述任一项所述的比较器。

与现有技术相比，上述技术方案具有以下优点：

本申请实施例所提供的比较器，包括：依次连接的差分放大模块，比较模块和整形模块，其中，所述差分放大模块通过第一电压和第二电压的大小反映第一输入电压和第二输入电压之间的差值与第一参考电压和第二参考电压之间的差值的大小；所述比较模块通过第三电压的变化反映所述第一电压的变化，并通过第四电压的变化反映所述第二电压的变化，且所述第三电压的变化速度大于所述第一电压的变化速度，所述第四电压的变化速度大于所述第二电压的变化速度，从而使得所述比较模块可以先于所述差分放大模块完成对所述第一输入电压和所述第二输入电压之间的差值与所述第一参考电压和所述第二参考电压之间的差值的比较，即缩短所述比较器完成一次比较的时间，进而使得所述整形模块可以通过对所述第三电压和所述第四电压进行整形，来输出比较结果。由此可见，本申请实施例所提供的比较器，通过所述比较模块缩短其完成一次比较的时间，从而提高比较速度，以满足对5Gsps以上信号的比较。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种比较器结构示意图；

图2为本申请一个实施例所提供的比较器的结构示意图；

图3为本申请另一个实施例所提供的比较器中差分放大模块的结构示意图；

图4为本申请又一个实施例所提供的比较器中差分放大模块的结构示意图；

图5为本申请再一个实施例所提供的比较器中比较模块的结构示意图；

图6为本申请又一个实施例所提供的比较器中比较模块的结构示意图；

图7为本申请再一个实施例所提供的比较器中比较模块的结构示意图；

图8为本申请又一个实施例所提供的比较器中整形模块的结构示意图；

图9为本申请再一个实施例所提供的比较器中整形模块的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术部分所述，目前模数转换器中比较器的比较速度主要集中在1Gsps，远远不能满足对5Gsps以上信号的比较。

发明人研究发现，这主要是因为，现有模数转换器中的比较器通常只包括两级模块，例如，图1给出了现有的一种比较器结构示意图，该比较器包括第一级差分放大模块01和第二级整形输出模块02，当该比较器对两个输入电压Vi1和Vi2之间的差值(Vi1-Vi2)以及两个参考电压Vr1和Vr2之间的差值(Vr1-Vr2)进行一次比较时，首先由第一级差分放大模块01对两个输入电压差(Vi1-Vi2)和两个参考电压差(Vr1-Vr2)进行比较放大，输出两个电压Vm1和Vm2给第二级整形输出模块02，然后第二级整形输出模块02再对第一级差分放大模块01输出的两个电压Vm1和Vm2进行整形，输出0/1二值电平结果Vout1和Vout2，然而，第一级差分放大模块01对两个输入电压差(Vi1-Vi2)和两个参考电压差(Vr1-Vr2)进行比较放大的时间较长，且该比较器完成一次比较的时间等于第一级差分放大模块01完成对两个输入电压差(Vi1-Vi2)和两个参考电压差(Vr1-Vr2)比较放大的时间与第二级整形输出模块完成整形输出比较结果的时间之和，从而限制了该比较器完成一次比较的时间，导致该比较器的比较速度较低。

有鉴于此，本申请实施例提供了一种比较器，以提高模数转换器中比较器的比较速度，从而满足对5Gsps以上信号的比较，进而使得模数转换器实现25Gsps以上的采样速率。

图2为本申请一个实施例所提供的比较器的结构示意图，如图1所示，该比较器包括：依次连接的差分放大模块100、比较模块200和整形模块300，其中，

所述差分放大模块100用于采集第一输入电压Vip、第一参考电压Vrn、第二输入电压Vin和第二参考电压Vrp，并基于采集的所述第一输入电压Vip和所述第一参考电压Vrn产生第一电压Van输出给所述比较模块200，同时基于采集的所述第二输入电压Vin和所述第二参考电压Vrp产生第二电压Vap输出给所述比较模块200，以使得所述第一电压Van和所述第二电压Vap的大小反映所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrn和所述第二参考电压Vrp之间的差值(Vrp-Vrn)的大小；

所述比较模块200基于所述第一电压Van产生第三电压Von输出给所述整形模块300，以使得所述第三电压Von的变化反映所述第一电压Van的变化，且所述第三电压Von的变化速度大于所述第一电压Van的变化速度，并基于所述第二电压Vap产生第四电压Vop输出给所述整形模块300，以使得所述第四电压Vop的变化反映所述第二电压Vap的变化，且所述第四电压Vop的变化速度大于所述第二电压Vap的变化速度；

所述整形模块300通过对所述第三电压Von和所述第四电压Vop进行整形，输出比较结果Voutp1和Voutp2。

需要说明的是，在本申请实施例中，当所述比较器对所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrn和所述第二参考电压Vrp之间的差值(Vrp-Vrn)进行一次比较时，所述差分放大模块100通过所述第一电压Van和所述第二电压Vap的大小来反映所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrn和所述第二参考电压Vrp之间的差值(Vrp-Vrn)的大小，所述比较模块200通过所述第三电压Von的变化反映所述第一电压Van的变化，并通过所述第四电压Vop的变化反映所述第二电压Vap的变化，因此，所述比较模块可以基于所述第三电压Von和所述第四电压Vop的大小来反映所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrn和所述第二参考电压Vrp之间的差值(Vrp-Vrn)的大小，而且，所述第三电压Von的变化速度大于所述第一电压Van的变化速度，所述第四电压Vop的变化速度大于所述第二电压Vap的变化速度，从而使得所述比较模块200可以先于所述差分放大模块100完成对所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrn和所述第二参考电压Vrp之间的差值(Vrp-Vrn)的比较，即缩短所述比较器完成一次比较的时间，进而使得所述整形模块300可以通过对所述第三电压Von和所述第四电压Vop进行整形，来输出比较结果Voutp1和Voutp2。

由此可见，本申请实施例所提供的比较器，通过所述比较模块缩短其对所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrn和所述第二参考电压Vrp之间的差值(Vrp-Vrn)进行一次比较的时间，从而提高比较速度，以满足对5Gsps以上信号的比较，进而使得模数转换器实现25Gsps以上的采样速率。

在上述实施例的基础上，在本申请的一个实施例中，所述比较模块200还使得所述第三电压Von的变化幅度小于所述第一电压Van的变化幅度，且所述第四电压Vop的变化幅度小于所述第二电压Vap的变化幅度，以缩短所述整形模块300对所述第三电压Von和所述第四电压Vop进行整形，输出比较结果Voutp1和Voutp2的时间，从而进一步缩短所述比较器完成一次比较的时间，提高比较速度。

在上述任一实施例的基础上，在本申请的一个实施例中，如图3所示，所述差分放大模块100包括：

第一开关管Q1，所述第一开关管Q1的第一端与所述比较器的电源电压输入端相连，输入电源电压Vdd，第二端与第一节点A相连，控制端输入第一时钟信号Clk；

第二开关管Q2，所述第二开关管Q2的第一端与所述第一开关管Q1的第一端相连，第二端与第二节点B相连，控制端与所述第一开关管Q1的控制端相连；

第三开关管Q3，所述第三开关管Q3的第一端接地，控制端输入所述第一时钟信号Clk；

位于所述第一节点A和所述第三开关管Q3的第二端之间的第一子模块10，所述第一子模块10的第一端与所述第一节点A相连，第二端与所述第三开关管Q3的第二端相连，用于基于其第三端输入的所述第一输入电压Vip和其第四端输入的所述第一参考电压Vrn之和(Vip+Vrn)控制其第一端输出的所述第一电压Van的变化；

位于所述第二节点B和所述第三开关管Q3的第二端之间的第二子模块20，所述第二子模块20的第一端与所述第二节点B相连，第二端与所述第三开关管Q3的第二端相连，用于基于其第三端输入的所述第二输入电压Vin和其第四端输入的所述第二参考电压Vrp之和(Vin+Vrp)控制其第一端输出的所述第二电压Vap的变化。

需要说明的是，所述第一开关管Q1和所述第二开关管Q2的导通状态相同，且均与所述第三开关管Q3的导通状态互补，即当所述第一开关管Q1和所述第二开关管Q2均导通时，所述第三开关管Q3截止，当所述第三开关管Q3导通时，所述第一开关管Q1和所述第二开关管Q2均截止。

可选的，所述第一开关管Q1和所述第二开关管Q2均为PMOS管，所述第三开关管Q3为NMOS管，此时，上述三个开关管的第一端均为源极，第二端均为漏极，控制端均为栅极，但本申请对此并不做限定，具体视情况而定。

下面以所述第一开关管Q1和所述第二开关管Q2均为PMOS管，所述第三开关管为NMOS管为例，对所述差分放大模块100的工作过程进行描述。

具体的，当所述第一时钟信号Clk为低电平时，所述第一开关管Q1和所述第二开关管Q2均导通，所述第三开关管Q3截止，此时，所述差分放大模块100工作在置位状态，电源电压Vdd通过导通的所述第一开关管Q1将所述第一节点A处的电压Van(即所述第一电压)逐渐拉升至接近于电源电压Vdd的高电位；同理，电源电压Vdd通过导通的所述第二开关管Q2也将所述第二节点B处的电压Vap(即所述第二电压)逐渐拉升至接近于电源电压Vdd的高电位，以使得当所述第一时钟信号Clk变为高电平，所述差分放大模块100进入比较状态时，所述第一电压Van和所述第二电压Vap均从接近于电源电压Vdd的高电位开始变化，即所述第一电压Van和所述第二电压Vap的初始电压相同。

当所述第一时钟信号Clk为高电平时，所述第三开关管Q3导通，所述第一开关管Q1和所述第二开关管Q2均截止，此时，所述差分放大模块100工作在比较状态，被拉升至接近于电源电压Vdd高电位的所述第一电压Van开始通过所述第一子模块10以及所述第三开关管Q3进行放电，由于所述第一子模块10基于其第三端输入的所述第一输入电压Vip与其第四端输入的所述第一参考电压Vrn之和(Vip+Vrn)控制其第一端输出的所述第一电压Van的变化，即控制所述第一电压Van的放电速度，进而控制所述第一电压Van的大小，因此，所述第一电压Van的大小反映了所述第一输入电压Vip与所述第一参考电压Vrn之和(Vip+Vrn)的大小；同理，被拉升至接近于电源电压Vdd高电位的所述第二电压Vap也开始通过所述第二子模块20以及所述第三开关管Q3进行放电，由于所述第二子模块20基于其第三端输入的所述第二输入电压Vin与其第四端输入的所述第二参考电压Vrp之和(Vin+Vrp)控制其第一端输出的所述第二电压Vap的变化，即控制所述第二电压Vap的放电速度，进而控制所述第二电压Vap的大小，因此，所述第二电压Vap的大小反映了所述第二输入电压Vin和所述第二参考电压Vrp之和(Vin+Vrp)的大小，从而使得所述差分放大模块100可以通过在所述第一节点A处输出的所述第一电压Van和在所述第二节点B输出的所述第二电压Vap的大小来反映所述第一输入电压Vip和所述第一参考电压Vrn之和(Vip+Vrn)与所述第二输入电压Vin和所述第二参考电压Vrp之和(Vin+Vrp)的大小。

又由于

(Vip+Vrn)-(Vin+Vrp)＝(Vip-Vin)-(Vrp-Vrn)

因此，所述差分放大模块100进而可以通过在所述第一节点A处输出的所述第一电压Van和在所述第二节点B处输出的所述第二电压Vap的大小来反映所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrp和所述第二参考电压Vrn之间的差值(Vrp-Vrn)的大小。

在上述实施例的基础上，在本申请的一个实施例中，如图4所示，

所述第一子模块10包括：

第四开关管Q4，所述第四开关管Q4的第一端与所述第三开关管Q3的第二端相连，第二端与所述第一节点A相连，控制端输入所述第一输入电压Vip；

第五开关管Q5，所述第五开关管Q5的第一端与所述第四开关管Q4的第一端相连，第二端与所述第四开关管Q4的第二端相连，控制端与输入所述第一参考电压Vrn；

所述第二子模块20包括：

第六开关管Q6，所述第六开关管Q6的第一端与所述第三开关管Q3的第二端相连，第二端与所述第二节点B相连，控制端输入所述第二输入电压Vin；

第七开关管Q7，所述第七开关管Q7的第一端与所述第六开关管Q6的第一端相连，第二端与所述第六开关管Q6的第二端相连，控制端与输入所述第二参考电压Vrp。

需要说明的是，所述第四开关管Q4的第一端与所述第五开关管Q5的第一端相连的公共端为所述第一子模块10的第二端，所述第四开关管Q4的第二端与所述第五开关管Q5的第二端相连的公共端为所述第一子模块10的第一端，所述第四开关管Q4的控制端为所述第一子模块10的第三端，所述第五开关管Q5的控制端为所述第一子模块10的第四端；所述第六开关管Q6的第一端与所述第七开关管Q7的第一端相连的公共端为所述第一子模块10的第二端，第六开关管Q6的第二端与所述第七开关管Q7的第二端相连的公共端为所述第一子模块10的第一端，第六开关管Q6的控制端为所述第一子模块10的第三端，所述第七开关管Q7的控制端为所述第一子模块10的第四端。

可选的，所述第四开关管Q4、所述第五开关管Q5、所述第六开关管Q6以及所述第七开关管Q7均为NMOS管，此时，上述四个开关管的第一端均为源极，第二端均为漏极，控制端均为栅极，但本申请对此并不做限定，具体视情况而定。

下面以所述第四开关管Q4、所述第五开关管Q5、所述第六开关管Q6以及所述第七开关管Q7均为NMOS管为例，对所述差分放大模块100中所述第一子模块10和所述第二子模块20的工作过程进行描述。

具体的，在本申请实施例中，所述第四开关管Q4的源极和所述第五开关管Q5的源极相连，所述第四开关管Q4的漏极和所述第五开关管Q5的漏极相连，且所述第四开关管Q4的栅极输入所述第一输入电压Vip，所述第五开关管Q5的栅极输入所述第一参考电压Vrn，以当所述差分放大模块100工作在比较状态时，流经所述第四开关管Q4和所述第五开关管Q5的总电流，即流经所述第一子模块10的电流，正比于所述第一输入电压Vip和所述第一参考电压Vrn之和(Vip+Vrn)，即所述第一输入电压Vip与所述第一参考电压Vrn之和(Vip+Vrn)越大，流经所述第一子模块10的电流就越大，使得所述第一电压Van的放电速度越快；同理，流经所述第六开关管Q6和所述第七开关管Q7的总电流，即流经所述第二子模块20的电流，正比于所述第二输入电压Vin和所述第二参考电压Vrp之和(Vin+Vrn)，即所述第二输入电压Vin与所述第二参考电压Vrp之和(Vin+Vrp)越大，流经所述第二子模块20的电流就越大，使得所述第二电压Vap的放电速度越快，从而使得所述差分放大模块100可以通过在所述第一节点A处输出的所述第一电压Van和在所述第二节点B处输出的所述第二电压Vap的大小，来反映所述第一输入电压Vip和所述第一参考电压Vrn之和(Vip+Vrn)与所述第二输入电压Vin与所述第二参考电压Vrp之和(Vin+Vrp)的大小，进而反映所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrp和所述第二参考电压Vrn之间的差值(Vrp-Vrn)的大小。

需要说明的是，由于所述第一参考电压Vrn和所述第二参考电压Vrp是固定不变的，因此，在上述实施例的基础上，在本申请的一个实施例中，所述第四开关管Q4的放大系数大于所述第五开关管Q5的放大系数，以当所述第一输入电压Vip发生波动时，能够通过所述第四开关管Q4的放大及时快速地传递到所述第一节点A，引起在所述第一节点A处输出的所述第一电压Van的变化；同理，所述第六开关管Q6的放大系数大于所述第七开关管Q7的放大系数，以当所述第二输入电压Vin发生波动时，能够通过所述第六开关管Q6的放大及时快速地传递到所述第二节点B，引起在所述第二节点B处输出的所述第二电压Vap的变化，从而当所述第一输入电压Vip和/或所述第二输入电压Vin变化，使得所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)发生变化时，能够通过所述第四开关管Q4和/或所述第六开关管Q6的放大及时快速地引起所述第一电压Van和/或所述第二电压Vap的变化。

在上述任一实施例的基础上，在本申请的一个实施例中，如图5所示，所述比较模块200包括：

第八开关管Q8，所述第八开关管Q8的第一端与所述比较器的电源电压输入端相连，输入电源电压Vdd，控制端输入第二时钟信号Clk_n，所述第二时钟信号Clk_n为所述第一时钟信号Clk的反向信号；

位于所述第八开关管Q8的第二端与地端之间的第一支路11，所述第一支路11的第一端与所述第八开关管的第二端相连，第二端接地，第三端与所述第一节点A相连，用于基于其第三端输入的所述第一电压Van控制其第四端输出的所述第三电压Von的变化；

位于所述第八开关管Q8的第二端与地端之间的第二支路12，所述第二支路12的第一端与所述第八开关管Q8的第二端相连，第二端接地，第三端与所述第二节点B相连，用于基于其第三端输入的所述第二电压Vap控制其第四端输出的所述第四电压Vop的变化；

所述第一支路11的第五端与所述第二支路12的第四端相连，所述第二支路12的第五端与所述第一支路11的第四端相连，形成正反馈环路，以使得所述第一支路11还基于其第五端输入的所述第四电压Vop控制其第四端输出的所述第三电压Von的变化，以及所述第二支路12还基于其第五端输入的所述第三电压Von控制其第四端输出的所述第三电压Von的变化。

可选的，所述第八开关管Q8为PMOS管，此时，所述第八开关管Q8的第一端为源极，第二端为漏极，控制端为栅极，但本申请对此并不做限定，具体视情况而定。

下面以所述第八开关管Q8为PMOS管为例，对所述比较模块200的工作过程进行描述。

具体的，当所述第一时钟信号Clk为低电平时，由于所述第二时钟信号Clk_n为所述第一时钟信号Clk的反向信号，因此，所述第二时钟信号Clk_n为高电平，控制所述第八开关管Q8关断，所述比较模块工作在置位状态，此时，由于所述第一电压Van被拉升至接近于电源电压Vdd的高电位，因此，所述第一支路11基于其第三端输入的所述第一电压Van控制其第四端输出的所述第三电压Von被拉低至地电位Vss；同理，由于所述第二电压Vap也被拉升至接近于电源电压Vdd的高电位Vap，因此，所述第二支路12基于其第三端输入的所述第二电压Vap控制其第四端输出的所述第四电压Vop也被拉低至地电位Vss，以当所述第二时钟信号Clk变为低电平，所述比较模块工作在比较状态时，所述第三电压Von和所述第四电压Vop均从地电位Vss开始变化，即所述第三电压Von和所述第四电压Vop的初始电压相同。

当所述第一时钟信号Clk为高电平时，所述第二时钟信号Clk_n为低电平，控制所述第八开关管Q8导通，所述比较模块工作在比较状态，此时，由于所述第一电压Van从接近于电源电压Vdd的高电位开始放电，因此，所述第一支路11基于其第三端输入的所述第一电压Van控制其第四端输出的所述第三电压Von从地电位Vss开始上升；同理，由于所述第二电压Vap从接近于电源电压Vdd的高电位开始放电，因此，所述第二支路12基于其第三端输入的所述第二电压Vap控制其第四端输出的所述第四电压Vop也从地电位Vss开始上升，但由于所述第一电压Van和所述第二电压Vap的放电速度不同，所述第三电压Von和所述第四电压Vop上升的速度以及达到的电压状态均不同，下面分情况进行具体说明。

具体的，当所述第一电压Van的放电速度大于所述第二电压Vap的放电速度，使得所述第一电压Van小于所述第二电压Vap时，所述第一支路11在其第四端输出的所述第三电压Von的上升速度快，所述第二支路12在其第四端输出的所述第四电压Vop的上升速度慢，从而使得所述第三电压Von大于所述第四电压Vop，又由于所述第一支路11的第五端与所述第二支路12的第四端相连，所述第二支路12的第五端与所述第一支路11的第四端相连，形成正反馈环路，使得所述第一支路11还基于其第五端输入的所述第四电压Vop控制其第四端输出的所述第三电压Von继续加速上升，以及所述第二支路12还基于其第五端输入的所述第三电压Von控制其第四端输出的所述第四电压Vap上升至一定电压值后开始加速下降，最终使得所述第一支路11在其第四端输出的所述第三电压Von快速上升至高电位，所述第二支路12在其第四端输出的所述第四电压Vap快速下降至低电位。

同理，当所述第二电压Vap的放电速度大于所述第一电压Van的放电速度，使得所述第二电压Vap小于所述第一电压Van时，所述第二支路12在其第四端输出的所述第四电压Vop的上升速度快，所述第一支路11在其第四端输出的所述第三电压Von上升速度慢，从而使得所述第四电压Vop大于所述第三电压Von，同样由于上述正反馈环路，使得所述第二支路12基于其第五端输入的所述第三电压Von控制其第四端输出的所述第四电压Vop继续加速上升，而所述第一支路11基于其第五端输入的所述第四电压Vop控制其第四端输出的所述第三电压Von上升至一定电压值后开始加速下降，最终使得所述第二支路12在其第四端输出的所述第四电压Vop快速上升至高电位，所述第一支路11在其第四端输出的所述第三电压Von快速下降至低电位。

需要说明的是，在本申请实施例中，所述第一支路11基于其第三端输入的所述第一电压Van控制其第四端输出的所述第三电压Von的变化，使得所述第三电压Von的变化反映所述第一电压Van的变化；同理，所述第二支路12基于其第三端输入的所述第二电压Vap控制其第四端输出的所述第四电压Vop的变化，使得所述第四电压Vop的变化反映所述第二电压Vap的变化，因此，所述比较模块可以基于所述第三电压Von和所述第四电压Vop的大小来反映所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrn和所述第二参考电压Vrp之间的差值(Vrp-Vrn)的大小。

而且，由于所述第一支路11的第五端与所述第二支路12的第四端相连，所述第二支路12的第五端与所述第一支路11的第四端相连，形成正反馈环路，使得所述第三电压Von的变化速度大于所述第一电压Van的变化速度，所述第四电压Vop的变化速度大于所述第二电压Vap的变化速度，从而使得所述比较模块200可以先于所述差分放大模块100完成对所述第一输入电压Vip和所述第二输入电压Vin之间的差值(Vip-Vin)与所述第一参考电压Vrn和所述第二参考电压Vrp之间的差值(Vrp-Vrn)的比较，即缩短所述比较器完成一次比较的时间，从而提高比较速度。

在上述实施例的基础上，在本申请的一个实施例中，如图6所示，所述第一支路11包括：串联的第九开关管Q9和第三子模块30，其中，

所述第九开关管Q9的第一端与所述第八开关管Q8的第二端相连，第二端与第三节点C相连；

所述第三子模块30的第一端与所述第三节点C相连，第二端接地，第三端与所述第一节点A相连，第四端与所述第九开关管Q9的控制端相连，用于基于其第三端输入的所述第一电压Van控制其第一端输出的所述第三电压Von的变化；

所述第二支路12包括：串联的第十开关管Q10和第四子模块40，其中，

所述第十开关管Q10的第一端与所述第八开关管Q8的第二端相连，第二端与第四节点D相连；

所述第四子模块40的第一端与所述第四节点D相连，第二端接地，第三端与所述第二节点B相连，第四端与所述第十开关管Q10的控制端相连，用于基于其第三端输入的所述第二电压Vap控制其第一端输出的所述第四电压Vop的变化；

其中，所述第九开关管Q9的控制端还与所述第四节点D相连，所述第十开关管Q10的控制端还与所述第三节点C相连。

需要说明的是，所述第九开关管Q9的第一端为所述第一支路11的第一端，所述第三子模块30的第二端为所述第一支路11的第二端，所述第三子模块30的第三端为所述第一支路11的第三端，所述第三节点C为所述第一支路11的第四端，所述第九开关管Q9的控制端和所述第三子模块30的第四端的公共端为所述第一支路11的第五端；所述第十开关管Q10的第一端为所述第二支路12的第一端，所述第四子模块40的第二端为所述第二支路12的第二端，所述第四子模块40的第三端为所述第二支路12的第三端，所述第四节点D为所述第二支路12的第四端，所述第十开关管Q10的控制端和所述第四子模块40的第四端的公共端为所述第二支路12的第五端。

可选的，所述第九开关管Q9和所述第十开关管Q10均为PMOS管，此时，上述两个开关管的第一端均为源极，第二端均为漏极，控制端均为栅极，但本申请对此并不做限定，具体视情况而定。

下面以所述第八开关管Q8、所述第九开关管Q9和所述第十开关管Q10均为PMOS管为例，对所述比较模块200的工作过程进行说明。

当所述第二时钟信号Clk_n为高电平时，控制所述第八开关管Q8关断，所述比较模块工作在置位状态，此时，由于所述第一电压Van被拉升至接近于电源电压Vdd的高电位，因此，所述第三子模块30基于其第三端输入的所述第一电压Van控制其第一端输出的所述第三电压Von被拉低至地电位Vss；同理，由于所述第二电压Vap也被拉升至接近于电源电压Vdd的高电位Vap，因此，所述第四子模块40基于其第三端输入的所述第二电压Vap控制其第一端输出的所述第四电压Vop也被拉低至地电位Vss。

当所述第二时钟信号Clk_n为低电平时，控制所述第八开关管Q8导通，被拉低至地电位Vss的所述第三电压控制所述第十开关管Q10导通，被拉低至地电位Vss的所述第四电压控制所述第九开关管导通，所述比较模块工作在比较状态，此时，电源电压Vdd通过所述第八开关管Q8和所述第九开关管Q9对所述第三节点C进行充电，使得所述第三电压Von从地电位Vss开始被拉升，同时，电源电压Vdd通过所述第八开关管Q8和所述第十开关管Q10对所述第四节点D进行充电，使得所述第四电压Vop也从地电位Vss开始被拉升，由于所述第一电压Van和所述第二电压Vap的放电速度不同，所述第三电压Von和所述第四电压Vop上升的速度以及达到的电压状态均不同，下面分情况进行具体说明。

具体的，当所述第一电压Van的放电速度大于所述第二电压Vap的放电速度，使得所述第一电压Van小于所述第二电压Vap时，所述第三子模块30基于其第三端输入的所述第一电压Van控制其第一端输出的所述第三电压Von上升速度快，所述第四子模块40基于其第三端输入的所述第二电压Vap控制其第一端输出的所述第四电压Vop上升速度慢，从而使得所述第三电压Von大于所述第四电压Vop，由于所述第九开关管Q9的控制端还与所述第四节点D相连，所述第十开关管Q10的控制端还与所述第三节点C相连，形成正反馈环路，一方面使得所述第九开关管Q9的控制端电压较低，流经所述第九开关管Q9的电流较大，从而进一步加速电源电压Vdd通过所述第八开关管Q8和所述第九开关管Q9对所述第三节点C进行充电，即所述第三电压Von继续加速上升；另一方面使得所述第十开关管Q10的控制端电压较高，流经所述第十开关管Q10的电流较小，甚至导致所述第十开关关Q10关断，从而使得所述第四电压Vap上升至一定电压值后开始加速下降，最终使得所述第三节点C处的所述第三电压Von快速上升至高电位，所述第四节点D处的所述第四电压Vop快速下降至低电位。

同理，当所述第二电压Vap的放电速度大于所述第一电压Van的放电速度，使得所述第二电压Vap小于所述第一电压Van时，所述第四子模块40基于其第三端输入的所述第二电压Vap控制其第一端输出的所述第四电压Vop上升速度快，所述第三子模块30基于其第三端输入的所述第一电压Van控制其第一端输出的所述第三电压Von上升速度慢，从而使得所述第四电压Vop大于所述第三电压Von，同样由于上述正反馈环路，使得所述第四节点D处的所述第四电压Vop继续加速上升，而所述第三节点C处的所述第三电压Von上升至一定电压值后开始加速下降，最终使得所述第四节点D处的所述第四电压Vop快速上升至高电位，所述第三节点C处的所述第三电压Von快速下降至低电位。

由此可见，在本申请实施例中，所述比较模块通过所述第九开关管Q9的控制端与所述第四节点D相连，形成对所述第三电压Von加速的正反馈环路，并通过所述第十开关管Q10的控制端与所述第三节点C相连，形成对所述第四电压Vop加速的正反馈环路，使得所述第三电压Von的变化速度大于所述第一电压Van的变化速度，所述第四电压Vop的变化速度大于所述第二电压Vap的变化速度，从而缩短所述比较器完成一次比较的时间，进而提高比较速度。

在上述实施例的基础上，在本申请的一个实施例中，如图7所示，

所述第三子模块30包括：

第十一开关管Q11，所述第十一开关管Q11的第一端接地，第二端与所述第三节点C相连，控制端与所述第一节点A相连，输入所述第一电压Van；

第十二开关管Q12，所述第十二开关管Q12的第一端与所述第十一开关管Q11的第一端相连，第二端与所述第十一开关管Q11的第二端相连，控制端与所述第九开关管Q9的控制端相连；

所述第四子模块40包括：

第十三开关管Q13，所述第十三开关管Q13的第一端接地，第二端与所述第四节点D相连，控制端与所述第二节点B相连，输入所述第二电压Vap；

第十四开关管Q14，所述第十四开关管Q14的第一端与所述第十三开关管Q13的第一端相连，第二端与所述第十三开关管Q13的第二端相连，控制端与所述第十开关管Q10的控制端相连。

需要说明的是，所述第十一开关管Q11的第二端与所述第十二开关管Q12的第二端的公共端为所述第三子模块30的第一端，所述第十一开关管Q11的第一端与所述第十二开关管Q12的第一端的公共端为所述第三子模块30的第二端，所述第十一开关管Q11的控制端为所述第三子模块30的第三端，所述第十二开关管Q12的控制端为所述第三子模块30的第四端；所述第十三开关管Q13的第二端与所述第十四开关管Q14的第二端的公共端为所述第三子模块30的第一端，所述第十三开关管Q13的第一端与所述第十四开关管Q14的第一端的公共端为所述第三子模块30的第二端，所述第十三开关管Q13的控制端为所述第三子模块30的第三端，所述第十四开关管Q14的控制端为所述第三子模块30的第四端。

可选的，所述第十一开关管Q11、所述第十二开关管Q12、所述第十三开关管Q13以及所述第十四开关管Q14均为NMOS管，此时，上述四个开关管的第一端均为源极，第二端均为漏极，控制端均为栅极，但本申请对此并不做限定，具体视情况而定。

下面以所述第八开关管Q8、所述第九开关管Q9和所述第十开关管Q10均为PMOS管，所述第十一开关管Q11、所述第十二开关管Q12、所述第十三开关管Q13以及所述第十四开关管Q14均为NMOS管为例，对所述第三子模块30和所述第四子模块40的工作过程进行说明。

当所述第二时钟信号Clk_n为高电平时，控制所述第八开关管Q8关断，所述比较模块工作在置位状态，此时，所述第十一开关管Q11的控制端电压，即所述第一电压Van，被拉升至接近于电源电压Vdd的高电位，使得所述第十一开关管Q11导通，从而使得所述第三节点C处的所述第三电压Von被拉低至地电位Vss；同理，所述第十三开关管Q13的控制端电压，即所述第二电压Vap，也被拉升至接近于电源电压Vdd的高电位，使得所述第十三开关管Q13导通，从而使得所述第四节点D处的所述第四电压Vop被拉低至地电位Vss。

当所述第二时钟信号Clk_n为低电平时，控制所述第八开关管Q8导通，所述比较模块工作在比较状态，此时，所述第三节点C处的所述第三电压Von从地电位Vss开始被拉升，所述第四节点D处的所述第四电压Vop也从地电位Vss开始被拉升，由于所述第一电压Van和所述第二电压Vap的放电速度不同，所述第三电压Von和所述第四电压Vop上升的速度以及达到的电压状态均不同，下面分情况进行具体说明。

具体的，当所述第一电压Van的放电速度大于所述第二电压Vap的放电速度，使得所述第一电压Van小于所述第二电压Vap时，所述第十一开关管Q11的控制端电压小于所述第十三开关管Q13的控制端电压，使得流经所述第十一开关管Q11的电流小于流经所述第十三开关管Q13的电流，即所述第十一开关管Q11的放电速度小于所述第十三开关管Q13的放电速度，从而使得所述第三节点C处的所述第三电压Von的上升速度快，所述第四节点D处的所述第四电压Vop的上升速度慢，进而使得所述第三电压Von大于所述第四电压Vop，此时，所述第九开关管Q9的控制端与所述第十二开关管的控制端Q12相连，且均与所述第四节点D相连，形成对所述第三电压Von加速的正反馈环路；同理，所述第十开关管Q10的控制端与所述第十四开关管Q14的控制端相连，且均与所述第三节点C相连，形成对所述第四电压Vop加速的正反馈环路，一方面使得所述第九开关管Q9的控制端电压小于所述第十开关管Q10的控制端电压，流经所述第九开关管Q9的电流大于所述第十开关管Q10的电流，所述第九开关管Q9的充电速度大于所述第十开关管Q10的充电速度，甚至使得所述第十开关管Q10关断，停止对所述第四节点D充电；另一方面使得所述第十二开关管Q12的控制端电压小于所述第十四开关管Q14的控制端电压，流经所述第十二开关管Q12的电流小于所述第十四开关管Q14的电流，所述第十二开关管Q12的放电速度小于所述第十四开关管Q14的放电速度，从而使得所述第三节点C处的所述第三电压Von进一步加速上升至高电位，所述第四节点D处的所述第四电压Vop上升至一定电压值后进一步加速下降至低电位。

同理，当所述第二电压Vap的放电速度大于所述第一电压Van的放电速度，使得所述第二电压Vap小于所述第一电压Van时，所述第十三开关管Q13的控制端电压小于所述第十一开关管Q11的控制端电压，使得流经所述第十三开关管Q13的电流小于流经所述第十一开关管Q11的电流，即所述第十三开关管Q13的放电速度小于所述第十一开关管Q11的放电速度，从而使得所述第四节点D处的所述第四电压Vop的上升速度快，所述第三节点C处的所述第三电压Von的上升速度慢，进而使得所述第四电压Vop大于所述第三电压Von，此时，所述第十开关管Q10的控制端与所述第十四开关管Q14的控制端相连，且均与所述第三节点C相连，形成对所述第四电压Vop加速的正反馈环路，所述第九开关管Q9的控制端与所述第十二开关管的控制端Q12相连，且均与所述第四节点D相连，形成对所述第三电压Von加速的正反馈环路，从而使得所述第四节点D处的所述第四电压Vop进一步加速上升至高电位，所述第三节点C处的所述第三电压Von上升至一定电压值后进一步加速下降至低电位。

由此可见，在本申请实施例中，所述比较模块通过所述第九开关管Q9的控制端与所述第十二开关管的控制端Q12相连，且均与所述第四节点D相连，形成对所述第三电压Von加速的正反馈环路；同理，所述第十开关管Q10的控制端与所述第十四开关管Q14的控制端相连，且均与所述第三节点C相连，形成对所述第四电压Vop加速的正反馈环路，使得所述第三电压Von的变化速度大于所述第一电压Van的变化速度，所述第四电压Vop的变化速度大于所述第二电压Vap的变化速度，从而缩短所述比较器完成一次比较的时间，进而提高比较速度。

需要说明的是，在上述各实施例中，所述比较模块200通过正反馈环路使得当所述第一电压Van小于所述第二电压Vap时，所述第三电压Von加速上升至高电位，所述第四电压Vop加速下降至低电位；当所述第二电压Vap小于所述第一电压Van时，所述第四电压Vop加速上升至高电位，所述第三电压Von加速下降至低电位时，即所述第三电压Von和所述第四电压Vop的变化方向不同，因此，所述比较模块还可以基于所述第三电压Von和所述第四电压Vop的变化方向反映所述第一电压Van和所述第二电压Vap的大小，进而实现对所述第一输入电压Vip和所述第二输入电压Vin之间的差值

(Vip-Vin)与所述第一参考电压Vrp和所述第二参考电压Vrn之间的差值(Vrp-Vrn)的比较，此时，所述第三电压Von的变化幅度可以小于所述第一电压Van的变化幅度，且所述第四电压Vop的变化幅度可以小于所述第二电压Vap的变化幅度，例如，所述第三电压Von或所述第四电压Vop处于高电位时，其电位达到0.7V即可，而不必上升至1V；同理，所述第三电压Von或所述第四电压Vop处于低电位时，其电位达到0.2V即可，而不必下降至0V，以便于缩短所述整形模块300对所述第三电压Von和所述第四电压Vop进行整形输出比较结果的时间，从而可以进一步缩短所述比较器完成一次比较的时间，提高比较速度。

在上述任一实施例的基础上，在本申请的一个实施例中，如图8所示，所述整形模块300包括：

第一反相器D1和第十五开关管Q15，所述第一反相器D1的第一端与所述第三节点C相连，所述第十五开关管Q15的第一端接地，第二端与所述第一反相器D1的第二端相连，控制端输入所述第一时钟信号Clk；

所述第一反相器D1的第二端还与所述整形模块300的第一输出端相连，输出第一结果Voutp1；

第二反相器D2和第十六开关管Q16，所述第二反相器D2的第一端与所述第四节点D相连，所述第十六开关管Q16的第一端接地，第二端与所述第二反相器D2的第二端相连，控制端输入所述第一时钟信号Clk；

所述第二反相器D2的第二端还与所述整形模块300的第二输出端相连，输出第二结果Voutp2。

需要说明的是，在本申请实施例中，当所述第一时钟信号Clk为低电平时，所述第一电压Van和所述第二电压Vap均被充电至高电位，所述第三电压Von和所述第四电压Vop均被放电至地电位，此时，在所述整形模块300中，所述第十五开关管Q15和所述第十六开关管Q16均关断，处于地电位的所述第三电压Von经过所述第一反向器D1后，变成1电平信号，直接输出给所述整形模块300的第一输出端，输出第一结果Voutp1＝1；同理，处于地电位的所述第四电压Vop经过所述第二反相器D2后，也变成1电平信号，直接输出给所述整形模块300的第二输出端，输出第二结果Voutp2＝1。

当所述第一时钟信号Clk为高电平时，所述第一电压Van和所述第二电压Vap均被放电至地电位，所述第三电压Von和所述第四电压Vop中，一个处于高电位，一个处于低电位，下面分情况具体说明。

当所述第一电压Van的放电速度大于所述第二电压Vap的放电速度，使得所述第一电压Van小于所述第二电压Vap时，所述第三电压Von处于高电位，所述第四电压Vop处于低电位，此时，处于高电位的所述第三电压Von通过所述第一反向器D1后被快速反向至0电平信号，从而在所述整形模块300的第一输出端输出第一结果Voutp1＝0；同理，处于低电位的所述第四电压Vop通过所述第二反向器D2后被快速反向至1电平信号，从而在所述整形模块300的第二输出端输出第二结果Voutp2＝1。

同理，当所述第二电压Vap的放电速度大于所述第一电压Van的放电速度，所述第二电压Vap小于所述第一电压Van时，所述第三电压Von处于低电位，所述第四电压Vop处于高电位，此时，所述整形模块300的第一输出端输出第一结果Voutp1＝1，所述整形模块300的第二输出端输出第二结果Voutp2＝0。

需要说明的是，由于所述比较模块200可以使得所述第三电压Von的变化幅度小于所述第一电压Van的变化幅度，且所述第四电压Vop的变化幅度小于所述第二电压Vap的变化幅度，因此，所述第一反向器D1对所述第三电压Von进行反向的时间以及所述第二反相器D2对所述第四电压Vap进行反向的时间缩短了，例如，所述第一反向器D1对处于0.8V高电位的所述第三电压Von进行反向的时间要比对处于1V高电位的所述第三电压Von进行反向的时间短，从而减小所述整形模块300完成整形输出结果的时间，进一步提高所述比较器的比较速度。

还需要说明的是，在实际应用中，当所述第三电压Von或所述第四电压Vop处于高电位时，由于其变化幅度减小，使得相应的所述第一反相器D1或所述第二反相器D2无法对其进行反向输出0电平信号，而是反向输出一个低电平信号，出现一个气泡，影响输出结果，使所述比较器处于不稳定状态，此时，所述第一时钟信号Clk控制所述第十五开关管Q15和所述第十六开关管Q16导通，所述整形模块300可以通过所述第十五开关管Q15将经所述第一反相器D1反向输出的低电平信号拉至地电位Vss，从而在所述整形模块300的第一输出端输出第一结果Voutp1＝0；同理，所述整形模块300可以通过所述第十六开关管Q16将经所述第二反相器D2反向输出的低电平信号拉至地电位Vss，从而在所述整形模块300的第二输出端输出第二结果Voutp2＝0，进而消除所述比较器的气泡，提高所述比较器的稳定性。

另外，由于所述第十五开关管Q15和所述第十六开关管Q16的宽长比较小，使得所述第十五开关管Q15和所述第十六开关管Q16的电流流通能力较小，进而不会对当所述第三电压Von或所述第四电压Vop处于低电位时，相应的所述第一反相器D1或所述第二反相器D2对其反向输出的1电平信号产生影响。

在上述任一实施例的基础上，在本申请的一个实施例中，如图9所示，所述整形模块300还包括：

位于所述第一反向器D1的第二端与所述整形模块300的第一输出端之间的第一缓冲器H1，所述第一缓冲器H1的第一端与所述第一反向器D1的第二端相连，第二端与所述整形模块300的第一输出端相连；

位于所述第二反相器D2的第二端与所述整形模块300的第二输出端之间的第二缓冲器H2，所述第二缓冲器H2的第一端与第二反相器D2的第二端相连，第二端与所述整形模块300的第二输出端相连，以通过所述第一缓冲器H1和所述第二缓冲器H2，实现0/1二值电平的保存能力，提高所述比较器的输出增益。

此外，本申请实施例还提供了一种模数转换器，所述模数转换器包括上述任一项实施例所述的比较器，由于所述比较器的具体工作过程已在上述各实施例中进行了详细地阐述，此处不再赘述。

综上，本申请实施例所提供的比较器及模数转换器，包括：依次连接的差分放大模块，比较模块和整形模块，其中，所述差分放大模块通过第一电压和第二电压的大小反映第一输入电压和第二输入电压之间的差值与第一参考电压和第二参考电压之间的差值的大小；所述比较模块通过第三电压的变化反映所述第一电压的变化，并通过第四电压的变化反映所述第二电压的变化，且所述第三电压的变化速度大于所述第一电压的变化速度，所述第四电压的变化速度大于所述第二电压的变化速度，从而使得所述比较模块可以先于所述差分放大模块完成对所述第一输入电压和所述第二输入电压之间的差值与所述第一参考电压和所述第二参考电压之间的差值的比较，即缩短所述比较器完成一次比较的时间，进而使得所述整形模块通过对所述第三电压和所述第四电压进行整形，来输出比较结果。由此可见，本申请实施例所提供的比较器，可以通过所述比较模块缩短其完成一次比较的时间，从而提高比较速度，以满足对5Gsps以上信号的比较。

本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。