薄膜晶体管及其制造方法、包括薄膜晶体管的显示设备

相关申请的交叉引用

本申请要求于2019年12月26日提交的韩国专利申请第10-2019-0175593号的权益，该韩国专利申请在此通过引用并入，如同在本文中完全阐述一样。

技术领域

本公开涉及薄膜晶体管和显示设备。更详细地，本公开涉及包括氧化物半导体层和硅半导体层的薄膜晶体管，以及包括该薄膜晶体管的显示设备。

背景技术

可以在玻璃基板或塑料基板上制造薄膜晶体管，由此薄膜晶体管在显示设备例如液晶显示装置或有机发光装置中被广泛用作开关装置或驱动装置。

根据用于有源层的材料，可以将薄膜晶体管大致分为：具有非晶硅有源层的非晶硅薄膜晶体管、具有多晶硅有源层的多晶硅薄膜晶体管、以及具有氧化物半导体有源层的氧化物半导体薄膜晶体管。

非晶硅在短时间内沉积，并且形成为有源层，由此非晶硅薄膜晶体管(a-Si TFT)具有制造时间短和制造成本低的优点。同时，非晶硅薄膜晶体管(a-Si TFT)具有由于低的迁移率而导致的电流驱动效率差、以及阈值电压的变化的缺点。

可以通过沉积非晶硅并且使所沉积的非晶硅结晶来获得多晶硅薄膜晶体管(poly-Si TFT)。多晶硅薄膜晶体管具有以下优点：高的电子迁移率和高的稳定性，实现了薄的外形和高分辨率以及高功率效率。多晶硅薄膜晶体管可以包括低温多晶硅(LTPS)薄膜晶体管和多晶硅薄膜晶体管。然而，制造多晶硅薄膜晶体管的过程不可避免地需要使非晶硅结晶的步骤，由此由于制造步骤数目增加而增加了制造成本，并且结晶在高温下执行。另外，由于多晶化的特性，难以确保多晶硅薄膜晶体管的均一性。

根据氧含量而具有大的电阻变化的氧化物半导体薄膜晶体管(氧化物半导体TFT)的优点在于：其便于获得期望的特性。此外，对于制造氧化物半导体薄膜晶体管的过程，在相对低的温度下形成氧化物的有源层，由此可以降低制造成本。另外，由于氧化物的特性，因此氧化物半导体是透明的，由此有利于实现透明显示设备。然而，与多晶硅薄膜晶体管相比，氧化物半导体薄膜晶体管具有相对低的稳定性和低的电子迁移率。

因此，关于利用氧化物半导体薄膜晶体管和多晶硅薄膜晶体管的长处以及弥补氧化物半导体薄膜晶体管和多晶硅薄膜晶体管的缺点的研究持续进行。

发明内容

鉴于以上问题而做出本公开，并且本公开的目的是提供一种一起包括氧化物半导体层和硅半导体层的薄膜晶体管。

本公开的另一个目的是提供一种薄膜晶体管，该薄膜晶体管包括氧化物半导体层和硅半导体层并且具有良好的开关特性。

本公开的又一目的是提供一种薄膜晶体管，该薄膜晶体管包括氧化物半导体层和硅半导体层并且具有良好的迁移率和大的s因子。

本公开的又一目的是提供一种包括薄膜晶体管的显示设备。

根据本公开的一个方面，上述目的和其他目的可以通过提供一种薄膜晶体管来实现，该薄膜晶体管包括：有源层；以及栅电极，该栅电极与有源层间隔开并且被构造成具有与有源层交叠的至少一部分，其中，有源层包括：硅半导体层；以及与硅半导体层接触的氧化物半导体层，其中，硅半导体层的至少一部分和氧化物半导体层的至少一部分与栅电极交叠。

硅半导体层和氧化物半导体层接触的接触部分的整个区域与栅电极交叠。

氧化物半导体层的至少一部分在厚度方向上与硅半导体层交叠。

硅半导体层和氧化物半导体层在厚度方向上彼此不交叠。

硅半导体层被设置为是有源层与栅电极之间的交叠区域的50％或更大。

硅半导体层被设置成在有源层与栅电极之间的交叠区域的50％或更大的对应区域中与氧化物半导体层不交叠。

薄膜晶体管还包括源电极和漏电极，源电极和漏电极彼此间隔开并且分别与有源层连接，其中，源电极和漏电极中的任意一个与硅半导体层连接，并且源电极和漏电极中的另一个与氧化物半导体层连接。

有源层包括：与栅电极交叠的沟道部分；源极区，该源极区与沟道部分连接并且与栅电极不交叠；以及漏极区，该漏极区与源极区间隔开且与沟道部分连接并且与栅电极不交叠，其中，如果在沟道部分中源极区与漏极区之间的距离被称为沟道长度，则硅半导体层中的与氧化物半导体层不交叠的部分的长度为沟道长度的50％至90％。

与硅半导体层不交叠的氧化物半导体层沿被构造成将源极区与漏极区彼此连接的线设置在沟道部分的至少一些区域中。

源极区和漏极区中的任意一个被设置在硅半导体层中，并且源极区和漏极区中的另一个被设置在氧化物半导体层中。

氧化物半导体层包括：第一氧化物半导体层；以及在第一氧化物半导体层上的第二氧化物半导体层。

氧化物半导体层被设置在硅半导体层的一侧和另一侧中的每一侧处。

根据本公开的另一方面，提供了一种显示设备，该显示设备包括上述薄膜晶体管。

薄膜晶体管是驱动晶体管。

根据本公开的另一方面，提供了一种用于制造薄膜晶体管的方法，该方法包括：在基板上设置有源层；以及设置栅电极，该栅电极具有与有源层交叠的至少一部分，其中，设置有源层的步骤包括：在基板上设置硅半导体层；以及在基板上设置与硅半导体层接触的氧化物半导体层，其中，栅电极与硅半导体层的至少一部分和氧化物半导体层的至少一部分交叠。

该方法还包括通过使用栅电极作为掩模的用于有源层的选择性导电提供工艺。

用于有源层的选择性导电提供工艺包括使用离子对有源层的与栅电极不交叠的部分进行掺杂。

附图说明

根据以下结合附图的详细描述，将更清楚地理解本公开的以上和其他目的、特征和其他优点。在附图中：

图1是示出根据本公开的一个实施方式的薄膜晶体管的平面图；

图2是沿图1的I-I'的截面图；

图3是示出图2所示的有源层的详细截面图；

图4是示出根据本公开的另一实施方式的薄膜晶体管的截面图；

图5是示出根据本公开的另一实施方式的薄膜晶体管的截面图；

图6是示出根据本公开的另一实施方式的薄膜晶体管的截面图；

图7是示出根据本公开的另一实施方式的薄膜晶体管的截面图；

图8是示出根据本公开的另一实施方式的薄膜晶体管的截面图；

图9A是示出硅薄膜晶体管的阈值电压的曲线图，并且图9B是示出氧化物半导体薄膜晶体管的阈值电压的曲线图；

图10是示出根据本公开的一个实施方式的薄膜晶体管的阈值电压的曲线图；

图11是示出根据本公开的另一实施方式的显示设备的示意图；

图12是示出图11的任意一个像素的电路图；

图13是示出图11的像素的平面图；

图14是沿图13的II-II'的截面图；

图15是示出根据本公开的另一实施方式的显示设备的像素的电路图；

图16是示出根据本公开的另一实施方式的显示设备的像素的电路图；

图17是示出根据本公开的另一实施方式的显示设备的像素的电路图；以及

图18A至18E示出了制造根据本公开的一个实施方式的薄膜晶体管的过程。

具体实施方式

将通过参照附图描述的以下实施方式来阐明本公开的优点和特征及其实现方法。然而，可以以不同的形式实施本公开并且本公开不应当被理解为限于本文所阐述的实施方式。而是，提供这些实施方式，使得本公开将是全面和完整的，并且将向本领域技术人员完全传递本公开的范围。此外，本公开仅由权利要求书的范围限定。

附图中公开的用于描述本公开的实施方式的形状、尺寸、比率、角度和数量仅仅是示例，并且因此本公开不限于所示的细节。贯穿全文，相似的附图标记指代相似的元件。在以下描述中，当相关已知功能或构造的详细描述被确定为不必要地模糊了本公开的重点时，将省略该详细描述。

在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，除非使用“仅”，否则也可以存在其他部分。除非相反地指出，单数形式的术语也可以包括复数形式。

在对元件进行解释时，尽管没有明确描述误差区域，但是元件被解释为包括误差区域。

在描述位置关系时，例如，当位置顺序被描述为“在……上”、“在……上方”、“在……下方”、“在……下面”和“紧邻”时，除非使用“恰好”或“直接”，否则可以包括其间不接触的情况。

在附图中，如果提到第一元件位于第二元件“上”，并不意味着第一元件实质上位于第二元件上方。有关对象的上部和下部可以根据对象的取向而改变。因此，在附图中或在实际构造中，第一元件位于第二元件“上”的情况包括：第一元件位于第二元件“下方”的情况以及第一元件位于第二元件“上方”的情况。

在描述时间关系时，例如，当时间顺序被描述为“在……之后”、“随后”、“接下来”以及“在……之前”时，除非使用“紧接”或“直接”，否则可以包括不连续的情况。

将理解的是，尽管术语“第一”、“第二”等可以在本文中用来描述各种元件，但是这些元件不应当受这些术语限制。这些术语仅用于将一个元件与另一个元件区分。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

应当理解，术语“至少一个”包括与任何一项相关的所有组合。例如，“第一元件、第二元件和第三元件中的至少一个”可以包括选自第一元件、第二元件和第三元件中的两个或更多个元件的所有组合以及第一元件、第二元件和第三元件中的每个元件。

本公开的各个实施方式的特征可以部分地或全部地彼此耦合或组合，并且可以如本领域技术人员能够充分理解的那样彼此进行各种相互操作以及在技术上被驱动。本公开的实施方式可以彼此独立地执行或者可以以相互依赖的关系一起执行。

在附图中，相同或相似的元件由相同的附图标记来表示，即使它们在不同的附图中被示出。

在本公开的实施方式中，为了便于说明，将源电极和漏电极彼此区分开。然而，源电极和漏电极可互换使用。因此，源电极可以是漏电极，并且漏电极可以是源电极。另外，本公开的任一实施方式中的源电极可以是本公开的另一实施方式中的漏电极，并且本公开的任一实施方式中的漏电极可以是本公开的另一实施方式中的源电极。

在本公开的一个或更多个实施方式中，为了便于说明，将源极区与源电极相区分，并且将漏极区与漏电极相区分。然而，本公开的实施方式不限于该结构。例如，源极区可以是源电极，并且漏极区可以是漏电极。此外，源极区可以是漏电极，并且漏极区可以是源电极。

图1是示出根据本公开的一个实施方式的薄膜晶体管100的平面图，并且图2是沿图1的I-I'的截面图。

参照图1和图2，根据本公开的一个实施方式的薄膜晶体管100包括有源层130和栅电极160，该栅电极160与有源层130间隔开并且被构造成具有与有源层130交叠的至少一部分。

有源层130包括硅半导体层130a以及与硅半导体层130a接触的氧化物半导体层130b。硅半导体层130a的至少一部分和氧化物半导体层130b的至少一部分与栅电极160交叠。

参照图2，有源层13 0设置在基板110上。

基板110可以由玻璃或塑料形成。例如，基板110可以由具有柔性的透明塑料材料(例如聚酰亚胺)形成。

在基板110上设置缓冲层120。缓冲层120可以包含硅氧化物和硅氮化物中的至少一个。缓冲层120保护有源层130，并且使基板110的上表面平坦化。缓冲层120可以是可省略的。

在缓冲层120上设置有源层130。有源层130包括硅半导体层130a和氧化物半导体层130b。

根据本公开的一个实施方式，硅半导体层130a的种类没有限制。包含硅的半导体材料的层可以是根据本公开的一个实施方式的硅半导体层130a。例如，硅半导体层130a可以包括非晶硅或多晶硅。更详细地，硅半导体层130a可以由低温多晶硅(LTPS)形成。

氧化物半导体层130b与硅半导体层130a接触。根据本公开的一个实施方式，氧化物半导体层130b可以设置在与硅半导体层130a的层相同的层上。

氧化物半导体层130b包含氧化物半导体材料。例如，氧化物半导体层130b可以包括以下中的至少一个：基于IZO(InZnO)的氧化物半导体、基于IGO(InGaO)的氧化物半导体、基于ITO(InSnO)的氧化物半导体、基于IGZO(InGaZnO)的氧化物半导体、基于IGZTO(InGaZnSnO)的氧化物半导体、基于GZTO(GaZnSnO)的氧化物半导体、基于GZO(GaZnO)的氧化物半导体、基于GO(GaO)的氧化物半导体和基于ITZO(InSnZnO)的氧化物半导体。然而，本公开的一个实施方式不限于以上。有源层130可以由本领域技术人员通常已知的其他氧化物半导体材料形成。稍后将描述有源层130的详细结构。

在有源层130上设置栅极绝缘膜140。栅极绝缘膜140可以包含硅氧化物和硅氮化物中的至少一个，并且栅极绝缘膜140可以包含金属氧化物或金属氮化物。栅极绝缘膜140可以形成为单层结构或多层结构。

在栅极绝缘膜140上设置栅电极160。栅电极160与有源层130绝缘，并且栅电极160的至少一部分与有源层130交叠。

栅电极160可以包含以下中的至少一个：基于铝的金属例如铝(Al)或铝合金；基于银的金属例如银(Ag)或银合金；基于铜的金属例如铜(Cu)或铜合金；基于钼的金属例如钼或钼合金；铬(Cr)；钽(Ta)；钕(Nd)和钛(Ti)。栅电极160可以具有多层结构，该多层结构包括具有不同物理特性的至少两个导电层。

在栅电极160上设置绝缘夹层170。绝缘夹层170是由绝缘材料形成的绝缘层。详细地，绝缘夹层170可以由有机材料、无机材料或包含有机材料和无机材料的沉积结构形成。

在绝缘夹层170上设置源电极151和漏电极152。源电极151和漏电极152彼此间隔开，并且与有源层130连接。源电极151和漏电极152分别通过设置在绝缘夹层170中的接触孔与有源层130连接。

源电极151和漏电极152中的每一个可以包含以下中的至少一个：钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)以及它们的合金。源电极151和漏电极152中的每一个可以形成为包含上述金属或其合金的单层结构，或者可以形成为包含至少两层上述金属或其合金的多层结构。

根据本公开的一个实施方式，源电极151和漏电极152中的任意一个与硅半导体层130a连接，并且其余的可以与氧化物半导体层130b连接。参照图1和图2，源电极151与氧化物半导体层130b连接，并且漏电极152可以与硅半导体层130a连接。然而，本公开的一个实施方式不限于以上。例如，源电极151可以与硅半导体层130a连接，并且漏电极152可以与氧化物半导体层130b连接。

在下文中，将详细描述有源层130。

参照图1、图2和图3，有源层130包括硅半导体层130a和氧化物半导体层130b。硅半导体层130a的至少一部分和氧化物半导体层130b的至少一部分与栅电极160交叠。因此，硅半导体层130a的至少一部分和氧化物半导体层130b的至少一部分可以构成薄膜晶体管100的沟道部分131。

根据本公开的一个实施方式，通过使用栅电极160作为掩模的选择性导电提供工艺，有源层130可以选择性地提供有导电性。

有源层130的与栅电极160交叠的部分不提供有导电性，并且因此成为沟道部分131。有源层130的与栅电极160不交叠的一些部分提供有导电性，并且因此成为导电部分132和133。导电部分132和133通常被设置在沟道部分131的两侧处。

根据本公开的一个实施方式，通过使用掺杂剂的掺杂工艺，有源层130可以选择性地提供有导电性。在这种情况下，掺杂区可以提供有导电性。对于掺杂工艺，可以使用5A族元素。例如，磷(P)离子、砷(As)离子和锑(Sb)离子中的至少一种可以用于掺杂工艺。

然而，本公开的一个实施方式不限于以上。例如，可以通过等离子体处理或者干蚀刻工艺使有源层130选择性地提供有导电性，或者可以通过光致辐照工艺使有源层130选择性地提供有导电性。

导电部分132和133中的任意一个成为源极区132，而另一个成为漏极区133。源极区132可以用作与源电极151连接的源极连接部分，并且漏极区133可以用作与漏电极152连接的漏极连接部分。

为了便于说明，将附图中所示的源极区132和漏极区133彼此区分开。根据电压，附图中所示的源极区132可以成为漏极区133，并且漏极区133可以成为源极区132。此外，如果需要，源极区132可以成为源电极151或漏电极152，并且漏极区133可以成为漏电极152或源电极151。

根据本公开的一个实施方式，源极区132和漏极区133中的任意一个被设置在硅半导体层130a中，并且源极区132和漏极区133中的另一个可以设置在氧化物半导体层130b中。参照图2，源极区132设置在氧化物半导体层130b中，并且漏极区133可以设置在硅半导体层130a中。然而，本公开的一个实施方式不限于以上。例如，源极区132可以设置在硅半导体层130a中，并且漏极区133可以设置在氧化物半导体层130b中。

参照图1和图2，硅半导体层130a和氧化物半导体层130b彼此接触的接触部分(cont)的整个区域与栅电极160交叠。详细地，硅半导体层130a与氧化物半导体层130b之间的接触部分(cont)位于沟道部分131中。

此外，参照图1和图2，氧化物半导体层130b的至少一部分在厚度方向上与硅半导体层130a交叠。

需要用于形成硅半导体层130a的结晶工艺。因此，根据本公开的一个实施方式，在基板110上首先设置硅半导体层130a。之后，设置氧化物半导体层130b，并且氧化物半导体层130b与硅半导体层130a接触。为了使氧化物半导体层130b与硅半导体层130a之间稳定接触，根据本公开的一个实施方式，氧化物半导体层130b的端部的一部分与硅半导体层130a的端部的一部分交叠。

然而，本公开的一个实施方式不限于以上。例如，在氧化物半导体层130b与硅半导体层130a之间没有交叠部分的情况下，氧化物半导体层130b的侧表面可以与硅半导体层130a的侧表面接触。

参照图1和图2，沟道部分131的任意一侧是硅半导体层130a，并且沟道部分131的另一侧可以是氧化物半导体层130b。根据本公开的一个实施方式，流过沟道部分131的电荷穿过硅半导体层130a和氧化物半导体层130b两者。因此，根据本公开的一个实施方式的薄膜晶体管100可以既具有硅薄膜晶体管的特性又具有氧化物半导体薄膜晶体管的特性。

详细地，根据本公开的一个实施方式的薄膜晶体管100可以具有硅薄膜晶体管的特性例如大的迁移率和大的s因子，并且可以具有氧化物半导体薄膜晶体管的特性例如低的截止电流。因此，根据本公开的一个实施方式的薄膜晶体管100在导通状态下可以具有良好的电流特性，并且在关断状态下可以防止漏电流。此外，由于根据本公开的一个实施方式的薄膜晶体管100具有大的s因子，根据本公开的一个实施方式的薄膜晶体管100可以用作显示设备的驱动晶体管。

在根据本公开的一个实施方式的薄膜晶体管100中，电流特性例如迁移率和s因子可以主要由硅半导体层130a来确定。为了在沟道部分131中实现硅半导体层130a的电特性，硅半导体层130a可以被设置成是有源层130与栅电极160之间的交叠区域的50％或更大。例如，可以设置硅半导体层130a，以使得硅半导体层130a的占据区域为沟道部分131的整个区域的50％或更大。

此外，为了防止硅半导体层130a的电特性由于与氧化物半导体层130b的交叠而劣化，可以设置硅半导体层130a以使得硅半导体层130a在有源层130与栅电极160之间的交叠区域的50％或更大的区域中与氧化物半导体层130b不交叠。例如，可以在沟道部分131的50％或更大的区域中仅设置硅半导体层130a。可以在比沟道部分131的50％小的区域中设置氧化物半导体层130b。

图3是示出图2所示的有源层130的详细截面图。

如图3所示，有源层130包括：与栅电极160交叠的沟道部分131、与沟道部分131连接并且与栅电极160不交叠的源极区132、以及与源极区132间隔开并且与沟道部分131连接且与栅电极160不交叠的漏极区133。

根据本公开的一个实施方式，在沟道部分131中，源极区132与漏极区133之间的距离例如直线距离可以被称为沟道长度(CL)。在沟道部分131中，与氧化物半导体层130b不交叠的硅半导体层130a的长度(L1)可以为沟道长度(CL)的50％至90％。

在沟道部分131中，如果与氧化物半导体层130b不交叠的硅半导体层130a的长度(Ll)小于沟道长度(CL)的50％，则硅薄膜晶体管的特性例如迁移率和s因子没有得到充分地提高，使得薄膜晶体管100可能无法提供有足够大的迁移率和足够大的s因子。

同时，在沟道部分131中，如果与氧化物半导体层130b不交叠的硅半导体层130a的长度(L1)大于沟道长度(CL)的90％，则仅具有氧化物半导体层130b的长度(L2)变小，使得氧化物半导体膜晶体管的特性例如截止电流特性没有得到充分地提高，即，在关断状态下，薄膜晶体管100中可能生成漏电流。

根据本公开的一个实施方式，为了确保氧化物半导体薄膜晶体管的特性，与硅半导体层130a不交叠的氧化物半导体层130b沿被构造成将源极区132和漏极区133彼此连接的线例如直线设置在沟道部分131的至少一些区域中。

在图3中，沟道部分131的其中仅设置氧化物半导体层130b的一些区域的长度(L2)可以为沟道长度(CL)的1％至10％。

根据本公开的一个实施方式，如果硅半导体层130a和氧化物半导体层130b彼此间隔开而没有任何接触，则可能无法驱动薄膜晶体管100。因此，考虑到工艺裕量，硅半导体层130a和氧化物半导体层130b被设计成彼此部分地交叠。

如果沟道部分131中硅半导体层130a与氧化物半导体层130b之间的交叠部分的长度(L3)增加，则硅半导体层130a的迁移率特性可能降低。因此，硅半导体层130a与氧化物半导体层130b之间的交叠部分的长度(L3)可以小于沟道长度(CL)的40％，可以小于沟道长度(CL)的10％，以及可以小于沟道长度(CL)的5％。

根据本公开的一个实施方式，考虑到工艺裕量，硅半导体层130a与氧化物半导体层130b之间的交叠部分的长度(L3)沿沟道长度(CL)的方向可以小于0.5μm。

图4是示出根据本公开的另一实施方式的薄膜晶体管200的截面图。

参照图4，氧化物半导体层130b包括第一氧化物半导体层31b以及在第一氧化物半导体层31b上的第二氧化物半导体层32b。第一氧化物半导体层31b用作用于支承第二氧化物半导体层32b的支承层，并且第二氧化物半导体层32b用作沟道层。在图4中，源极区132设置在氧化物半导体层130b中，并且漏极区133设置在硅半导体层130a中。

用作支承层的第一氧化物半导体层31b具有极好的膜稳定性和良好的机械特性。例如，第一氧化物半导体层31b可以包括以下中的至少一个：基于IGZO(InGaZnO)的氧化物半导体材料、基于IGO(InGaO)的氧化物半导体材料、基于IGTO(InGaSnO)的氧化物半导体材料、基于IGZTO(InGaZnSnO)的氧化物半导体材料、基于GZTO(GaZnSnO)的氧化物半导体材料、基于GZO(GaZnO)的氧化物半导体材料和基于GO(GaO)的氧化物半导体材料。然而，本公开的一个实施方式不限于以上。第一氧化物半导体层31b可以由本领域技术人员通常已知的其他氧化物半导体材料形成。

例如，第二氧化物半导体层32b可以由以下中的至少一个形成：基于IZO(InZnO)的氧化物半导体材料、基于IGO(InGaO)的氧化物半导体材料、基于ITO(InSnO)的氧化物半导体材料、基于IGZO(InGaZnO)的氧化物半导体材料、基于IGZTO(InGaZnSnO)的氧化物半导体材料、基于GZTO(GaZnSnO)的氧化物半导体材料和基于ITZO(InSnZnO)的氧化物半导体材料。然而，本公开的一个实施方式不限于以上。第二氧化物半导体层32b可以由本领域技术人员通常已知的其他氧化物半导体材料形成。

图5是示出根据本公开的另一实施方式的薄膜晶体管300的截面图。

参照图5，可以在基板110上设置遮光层180。遮光层180由光阻挡材料形成，并且被设置在基板110与缓冲层120之间。遮光层180阻挡外部提供的入射光，从而保护有源层130。在图5中，源极区132设置在氧化物半导体层130b中，并且漏极区133设置在硅半导体层130a中。

图6是示出根据本公开的另一实施方式的薄膜晶体管400的截面图。

参照图6，氧化物半导体层130b1和130b2中的每一个可以设置在硅半导体层130a的一侧和另一侧中的每一个处。

更详细地，图6中所示的氧化物半导体层130b包括设置在硅半导体层130a的一侧处的第一部分130b1和设置在硅半导体层130a的另一侧处的第二部分130b2。硅半导体层130a与栅电极160交叠，并且氧化物半导体层130b的第一部分130b1的至少一部分以及氧化物半导体层130b的第二部分130b2的至少一部分也与栅电极160交叠。在图6中，源极区132设置在氧化物半导体层130b中，具体地设置在氧化物半导体层130b的第一部分131b1中，并且漏极区133设置在氧化物半导体层130b中，具体地设置在氧化物半导体层130b的第二部分131b2中。

接触部分(cont1、cont2)设置在硅半导体层130a的一侧和另一侧处。

其中硅半导体层130a与氧化物半导体层130b的第一部分130b1接触的第一接触部分(cont1)和其中硅半导体层130a与氧化物半导体层130b的第二部分130b2接触的第二接触部分(cont2)与栅电极160完全交叠。

由于在沟道部分131中具有低的截止电流特性的氧化物半导体层130b(130b1和130b2)设置在硅半导体层130a的两端中的每一个处，可以提高薄膜晶体管400的截止电流特性，并且防止薄膜晶体管400处于关断状态下的漏电流。

图7是示出根据本公开的另一实施方式的薄膜晶体管500的截面图。参照图7，硅半导体层130a和氧化物半导体层130b在厚度方向上彼此不交叠。

如上所述，考虑到工艺误差，为了使氧化物半导体层130b与硅半导体层130a之间稳定接触，根据本公开的一个实施方式，氧化物半导体层130b的端部的一部分与硅半导体层130a的端部的一部分交叠。然而，如图7所示，在氧化物半导体层130b与硅半导体层130a之间没有任何交叠的情况下，可以通过精确调整氧化物半导体层130b中的图案化过程使氧化物半导体层130b的侧表面与硅半导体层130a的侧表面接触。在这种情况下，氧化物半导体层130b和硅半导体层130a彼此不间隔开。在图7中，源极区132设置在氧化物半导体层130b中，并且漏极区133设置在硅半导体层130a中。

图8是示出根据本公开的另一实施方式的薄膜晶体管600的截面图。

图8的薄膜晶体管600包括：基板110上的栅电极160；栅电极160上的栅极绝缘膜140；栅极绝缘膜140上的有源层130；与有源层130连接的源电极151以及与源电极151间隔开并与有源层130连接的漏电极152。

有源层130包括硅半导体层130a以及与硅半导体层130a接触的氧化物半导体层130b。

如图8所示，栅电极160设置在有源层130下方的结构被称为底栅结构。根据本公开的一个实施方式，包括彼此接触的硅半导体层130a和氧化物半导体层130b的有源层130可以被应用至具有底栅结构的薄膜晶体管600。

图9A是示出硅薄膜晶体管的阈值电压的曲线图，并且图9B是示出氧化物半导体薄膜晶体管的阈值电压的曲线图。

参照图9A，硅薄膜晶体管的迁移率相对大于氧化物半导体薄膜晶体管的迁移率(参见图9B)，从而硅薄膜晶体管在导通状态下显示出相对大的电流流动。此外，根据本公开的一个实施方式，通过调整硅薄膜晶体管中的s因子，与氧化物薄膜晶体管(图9B)的s因子相比，硅薄膜晶体管(图9A)可以具有相对大的s因子。例如，可以通过热处理来调整硅薄膜晶体管的s因子。

薄膜晶体管的s因子(亚阈值摆幅：s因子)可以通过漏极-源极电流(I

参照图9A，示出了在硅薄膜晶体管的关断状态下生成了相对大的漏电流。因此，硅薄膜晶体管具有差的截止电流特性。

参照图9B，与硅薄膜晶体管相比，在氧化物半导体薄膜晶体管的关断状态下几乎不生成漏电流。因此，氧化物半导体薄膜晶体管具有优异的截止电流特性。

同时，氧化物半导体薄膜晶体管具有相对小的迁移率，使得氧化物半导体薄膜晶体管的导通状态下的电流流动相对小于硅薄膜晶体管的电流流动。

图10是根据本公开的一个实施方式的薄膜晶体管100中的阈值电压的曲线图(S1-S3)。详细地，在图10中，“S1”是示出硅薄膜晶体管的阈值电压的曲线图，“S2”是示出氧化物半导体薄膜晶体管的阈值电压的曲线图，并且“S3”是示出根据本公开的一个实施方式的薄膜晶体管100的阈值电压的曲线图。

参照图10，与硅薄膜晶体管相比，根据本公开的一个实施方式的薄膜晶体管100具有更好的截止电流特性，由此在根据本公开的一个实施方式的薄膜晶体管100中几乎不生成关断状态下的漏电流。此外，示出了与氧化物半导体薄膜晶体管的导通电流和s因子相比，根据本公开的一个实施方式的薄膜晶体管100具有相对大的导通电流和相对大的s因子。

因此，根据本公开的一个实施方式的薄膜晶体管100可以具有硅薄膜晶体管的特性例如大的迁移率和大的s因子，并且还可以具有氧化物半导体薄膜晶体管的特性例如低的截止电流特性。因此，根据本公开的一个实施方式的薄膜晶体管100在导通状态下可以具有良好的电流特性，并且在关断状态下可以防止漏电流。此外，根据本公开的一个实施方式的薄膜晶体管100具有大的s因子，从而根据本公开的一个实施方式的薄膜晶体管100可以用作显示设备的驱动晶体管。

图11是示出根据本公开的另一实施方式的显示设备700的示意图。

如图11所示，根据本公开的另一实施方式的显示设备700包括显示面板210、栅极驱动器220、数据驱动器230和控制器240。

在显示面板210上，存在栅极线(GL)和数据线(DL)以及设置在栅极线(GL)和数据线(DL)的交叉部分处的像素(P)。通过驱动像素(P)来显示图像。

控制器240控制栅极驱动器220和数据驱动器230。

控制器240通过使用从外部系统(未示出)供应的信号，输出用于控制栅极驱动器220的栅极控制信号(GCS)和用于控制数据驱动器230的数据控制信号(DCS)。此外，控制器240对从外部系统提供的输入视频数据进行采样，然后重新对齐采样的视频数据，并且将重新对齐的数字视频数据(RGB)供应至数据驱动器230。

栅极控制信号(GCS)包括栅极起始脉冲(GSP)、栅极移位时钟(GSC)、栅极输出使能信号(GOE)、起始信号(Vst)和栅极时钟(GCLK)。此外，用于控制移位寄存器的控制信号可以包括在栅极控制信号(GCS)中。

数据控制信号(DCS)包括源极起始脉冲(SSP)、源极移位时钟信号(SSC)、源极输出使能信号(SOE)和极性控制信号(POL)。

数据驱动器230将数据电压供应至显示面板210的数据线(DL)。详细地，数据驱动器230将从控制器240提供的视频数据(RGB)转换为模拟数据电压，并且将模拟数据电压供应至数据线(DL)。

栅极驱动器220在1帧时段内顺序地向栅极线(GL)供应栅极脉冲(GP)。这里，“1帧”指示其中通过显示面板输出一个图像的时段。此外，栅极驱动器220在1帧的其中未供应栅极脉冲(GP)的剩余时段内向栅极线(GL)供应用于关断开关装置的栅极截止信号。在下文中，栅极脉冲(GP)和栅极截止信号(Goff)被统称为扫描信号(SS)。

根据本公开的一个实施方式，栅极驱动器220可以设置在基板110上。在基板110上直接设置栅极驱动器220的结构可以被称为面板内栅极(GIP)结构。

图12是示出图11的任意一个像素(P)的电路图，图13是示出图11的像素(P)的平面图，并且图14是沿图13的II-II'的截面图。

图12的电路图是用于显示设备700中的包括用作显示装置710的有机发光二极管(OLED)的一个像素(P1)的等效电路图。

像素(P)包括显示装置710和用于驱动显示装置710的像素驱动器(PDC)。

图12的像素驱动器(PDC)包括与开关晶体管对应的第一薄膜晶体管(TR1)和与驱动晶体管对应的第二薄膜晶体管(TR2)。图2、图4、图5、图6、图7和图8中所示的薄膜晶体管100、200、300、400、500和600中的每一个可以用于第一薄膜晶体管(TR1)和第二薄膜晶体管(TR2)。特别地，图2、图4、图5、图6、图7和图8中所示的薄膜晶体管100、200、300、400、500和600可以用于与驱动晶体管对应的第二薄膜晶体管(TR2)。

第一薄膜晶体管(TR1)与栅极线(GL)和数据线(DL)连接，并且第一薄膜晶体管(TR1)通过由栅极线(GL)供应的扫描信号(SS)导通或关断。

数据线(DL)向像素驱动器(PDC)提供数据电压(Vdata)，并且第一薄膜晶体管(TR1)控制施加数据电压(Vdata)。

驱动电力线(PL)向显示装置710提供驱动电压(Vdd)，并且第二薄膜晶体管(TR2)控制驱动电压(Vdd)。这里，驱动电压(Vdd)是用于驱动与显示装置710对应的有机发光二极管(OLED)的像素驱动电压。

当第一薄膜晶体管(TR1)通过从栅极驱动器220通过栅极线(GL)施加的扫描信号(SS)导通时，通过数据线(DL)供应的数据电压(Vdata)被供应至与显示装置710连接的第二薄膜晶体管(TR2)的栅电极(G2)。数据电压(Vdata)在设置在第二薄膜晶体管(TR2)的源电极(S2)与栅电极(G2)之间的第一电容器(C1)中进行充电。第一电容器(C1)是存储电容器(Cst)。

根据数据电压(Vdd)控制通过第二薄膜晶体管(TR2)供应至与显示装置710对应的有机发光二极管(OLED)的电流的量，由此可以控制从显示装置710发射的光的灰度。

参照图13和图14，第一薄膜晶体管(TR1)和第二薄膜晶体管(TR2)设置在基板110上。

基板110可以由玻璃或塑料形成。基板110可以由具有柔性的塑料例如聚酰亚胺(PI)形成。

在基板110上设置遮光层180。遮光层180可以用作光阻挡层。遮光层阻挡外部提供的入射光，从而保护第一薄膜晶体管(TR1)的有源层(A1)和第二薄膜晶体管(TR2)的有源层(A2)。

在遮光层180上设置缓冲层120。缓冲层120由绝缘材料形成，并且缓冲层120保护有源层(A1、A2)免受外部提供的湿气或氧气影响。

在缓冲层120上设置第一薄膜晶体管(TR1)的有源层(A1)和第二薄膜晶体管(TR2)的有源层(A2)。

有源层(A1、A2)包括硅半导体层130a和与硅半导体层130a接触的氧化物半导体层130b。

硅半导体层130a可以包括非晶硅和多晶硅中的至少一个。例如，硅半导体层130a可以由低温多晶硅(LTPS)形成。

氧化物半导体层130b可以包括氧化物半导体材料。

氧化物半导体层130b可以具有多层结构。更详细地，氧化物半导体层130b可以包括第一氧化物半导体层31b以及在第一氧化物半导体层31b上的第二氧化物半导体层32b。

在有源层(A1、A2)上设置栅极绝缘膜140。栅极绝缘膜140具有绝缘特性。

在栅极绝缘膜140上设置第一薄膜晶体管(TR1)的栅电极(G1)和第二薄膜晶体管(TR2)的栅电极(G2)。

第一薄膜晶体管(TR1)的栅电极(G1)与包括在第一薄膜晶体管(TR1)的有源层(A1)中的硅半导体层130a的至少一部分以及包括在第一薄膜晶体管(TR1)的有源层(A1)中的氧化物半导体层130b的至少一部分交叠。

第二薄膜晶体管(TR2)的栅电极(G2)与包括在第二薄膜晶体管(TR2)的有源层(A2)中的硅半导体层130a的至少一部分以及包括在第二薄膜晶体管(TR2)的有源层(A2)中的氧化物半导体层130b的至少一部分交叠。

参照图13和图14，第一电容器(C1)的第一电容器电极(C11)设置在与栅电极(G1、G2)的层相同的层上。可以使用相同的材料通过相同的工艺一起制造栅电极(G1、G2)和第一电容器电极(C11)。

在栅电极(G1、G2)和第一电容器电极(C11)上设置绝缘夹层170。

在绝缘夹层170上设置源电极(S1、S2)和漏电极(D1、D2)。根据本公开的一个实施方式，为了便于说明，源电极(S1、S2)和漏电极(D1、D2)彼此区分开。然而，源电极(S1、S2)和漏电极(D1、D2)可互换使用。因此，源电极(S1、S2)可以是漏电极(D1、D2)，并且漏电极(D1、D2)可以是源电极(S1、S2)。

此外，在绝缘夹层170上设置数据线(DL)和驱动电力线(PL)。第一薄膜晶体管(TR1)的源电极(S1)可以与数据线(DL)形成为一体。第二薄膜晶体管(TR2)的漏电极(D2)可以与驱动电力线(PL)形成为一体。

根据本公开的一个实施方式，第一薄膜晶体管(TR1)的源电极(S1)和第一薄膜晶体管(TR1)的漏电极(D1)彼此间隔开，并且与第一薄膜晶体管(TR1)的有源层(A1)连接。第二薄膜晶体管(TR2)的源电极(S2)和第二薄膜晶体管(TR2)的漏电极(D2)彼此间隔开，并且与第二薄膜晶体管(TR2)的有源层(A2)连接。

详细地，第一薄膜晶体管(TR1)的源电极(S1)通过第一接触孔(H1)与有源层(A1)的源极区接触。

第一薄膜晶体管(TR1)的漏电极(D1)通过第二接触孔(H2)与有源层(A1)的漏极区接触，并且第一薄膜晶体管(TR1)的漏电极(D1)通过第三接触孔(H3)与第一电容器(C1)的第一电容器电极(C11)连接。

第二薄膜晶体管(TR2)的源电极(S2)延伸至绝缘夹层170上，由此源电极(S2)的一部分用作第一电容器(C1)的第二电容器电极(C12)。第一电容器电极(C11)和第二电容器电极(C12)彼此交叠，使得可以形成第一电容器(C1)。

此外，第二薄膜晶体管(TR2)的源电极(S2)通过第四接触孔(H4)与有源层(A2)的源极区接触。

第二薄膜晶体管(TR2)的漏电极(D2)通过第五接触孔(H5)与有源层(A2)的漏极区接触。

第一薄膜晶体管(TR1)包括有源层(A1)、栅电极(G1)、源电极(S1)和漏电极(D1)，并且第一薄膜晶体管(TR1)用作用于控制施加至像素驱动器(PDC)的数据电压(Vdata)的开关晶体管。

第二薄膜晶体管(TR2)包括有源层(A2)、栅电极(G2)、源电极(S2)和漏电极(D2)，并且第二薄膜晶体管(TR2)用作用于控制施加至显示装置710的驱动电压(Vdd)的驱动晶体管。

在源电极(S1、S2)、漏电极(D1、D2)、数据线(DL)和驱动电力线(PL)上设置保护层175。保护层175被设置成保护第一薄膜晶体管(TR1)和第二薄膜晶体管(TR2)，并且使第一薄膜晶体管(TR1)和第二薄膜晶体管(TR2)的上表面平坦化。

在保护层175上设置显示装置710的第一电极711。显示装置710的第一电极711通过第六接触孔(H6)与第二薄膜晶体管(TR2)的源电极(S2)连接。

在第一电极711的边缘上设置堤层750。堤层750限定了显示装置710的发光区域。

在第一电极711上设置有机发光层712，并且在有机发光层712上设置第二电极713，由此完成显示装置710。图14所示的显示装置710是有机发光二极管(OLED)。因此，根据本公开的一个实施方式的显示设备100是有机发光显示设备。

根据本公开的一个实施方式，第二薄膜晶体管(TR2)具有大的s因子，由此漏极-源极电流(I

图15是用于根据本公开的另一实施方式的显示设备800的像素(P)的电路图。

图15是用于有机发光显示设备的像素(P)的等效电路图。

图15中所示的显示设备800的像素(P)包括与显示装置710对应的有机发光二极管(OLED)以及被配置成驱动显示装置710的像素驱动器(PDC)。显示装置710与像素驱动器(PDC)连接。

在像素(P)中，存在信号线(DL、GL、PL、RL、SCL)，其被配置成将信号供应至像素驱动器(PDC)。

向数据线(DL)供应数据电压(Vdata)，向栅极线(GL)供应扫描信号(SS)，向驱动电力线(PL)供应用于驱动像素的驱动电压(Vdd)，向参考线(RL)供应参考电压(Vref)，以及向感测控制线(SCL)供应感测控制信号(SCS)。

参照图15，当第(n)像素(P)的栅极线被称为“GL

例如，像素驱动器(PDC)包括：与栅极线(GL)和数据线(DL)连接的第一薄膜晶体管(TR1，开关晶体管)；第二薄膜晶体管(TR2，驱动晶体管)，其被配置成根据通过第一薄膜晶体管(TR1)传输的数据电压(Vdata)来控制提供至显示装置710的电流的水平；以及第三薄膜晶体管(TR3，参考晶体管)，其被配置成感测第二薄膜晶体管(TR2)的特性。

第一电容器(C1)位于显示装置710与第二薄膜晶体管(TR2)的栅电极(G2)之间。第一电容器(C1)被称为存储电容器(Cst)。

由于第一薄膜晶体管(TR1)通过供应至栅极线(GL)的扫描信号(SS)导通，第一薄膜晶体管(TR1)将供应至数据线(DL)的数据电压(Vdata)传输至第二薄膜晶体管(TR2)的栅电极(G2)。

第三薄膜晶体管(TR3)与参考线(RL)以及显示装置710和第二薄膜晶体管(TR2)之间的第一节点(n1)连接。第三薄膜晶体管(TR3)通过感测控制信号(SCS)导通或关断，并且第三薄膜晶体管(TR3)在感测时段内感测与驱动晶体管对应的第二薄膜晶体管(TR2)的特性。

与第二薄膜晶体管(TR2)的栅电极(G2)连接的第二节点(n2)与第一薄膜晶体管(TR1)连接。第一电容器(C1)形成在第二节点(n2)与第一节点(n1)之间。

当第一薄膜晶体管(TR1)导通时，通过数据线(DL)供应的数据电压(Vdata)被供应至第二薄膜晶体管(TR2)的栅电极(G2)。用数据电压(Vdata)对形成在第二薄膜晶体管(TR2)的源电极(S2)与栅电极(G2)之间的第一电容器(C1)进行充电。

当第二薄膜晶体管(TR2)导通时，通过用于驱动像素的驱动电压(Vdd)经由第二薄膜晶体管(TR2)将电流供应至显示装置710，由此从显示装置710发光。

图15中所示的第一薄膜晶体管(TR1)、第二薄膜晶体管(TR2)和第三薄膜晶体管(TR3)中的每一个可以具有与图2、图4、图5、图6、图7和图8中所示的薄膜晶体管100、200、300、400、500和600中的任意一个的结构相同的结构。

图16是用于根据本公开的另一实施方式的显示设备900的像素(P)的电路图。

图16中所示的显示设备900的像素(P)包括与显示装置710对应的有机发光二极管(OLED)以及被配置成驱动显示装置710的像素驱动器(PDC)。显示装置710与像素驱动器(PDC)连接。

像素驱动器(PDC)包括薄膜晶体管(TR1、TR2、TR3、TR4)。

在像素(P)中，存在信号线(DL、EL、GL、PL、SCL、RL)，其被配置成将驱动信号供应至像素驱动器(PDC)。

与图15的像素(P)相比，图16的像素(P)还包括发光控制线(EL)。向发光控制线(EL)供应发光控制信号(EM)。

此外，与图15的像素驱动器(PDC)相比，图16的像素驱动器(PDC)还包括与发光控制晶体管对应的第四薄膜晶体管(TR4)，发光控制晶体管被配置成控制第二薄膜晶体管(TR2)的发光时间点。

参照图16，当第(n)像素(P)的栅极线被称为“GL

第一电容器(C1)位于显示装置710与第二薄膜晶体管(TR2)的栅电极(G2)之间。此外，第二电容器(C2)位于显示装置710的一个电极与第四薄膜晶体管(TR4)的端子中供应有驱动电压(Vdd)的端子之间。

由于第一薄膜晶体管(TR1)通过供应至栅极线(GL)的扫描信号(SS)导通，第一薄膜晶体管(TR1)将供应至数据线(DL)的数据电压(Vdata)传输至第二薄膜晶体管(TR2)的栅电极(G2)。

第三薄膜晶体管(TR3)与参考线(RL)连接。第三薄膜晶体管(TR3)通过感测控制信号(SCS)导通或关断，并且第三薄膜晶体管(TR3)在感测时段内感测与驱动晶体管对应的第二薄膜晶体管(TR2)的特性。

第四薄膜晶体管(TR4)将驱动电压(Vdd)传输至第二薄膜晶体管(TR2)，或者根据发光控制信号(EM)阻挡驱动电压(Vdd)。当第四薄膜晶体管(TR4)导通时，电流被供应至第二薄膜晶体管(TR2)，由此从显示装置710发射光。

图16中所示的第一薄膜晶体管(TR1)、第二薄膜晶体管(TR2)、第三薄膜晶体管(TR3)和第四薄膜晶体管(TR4)中的每一个可以具有与图2、图4、图5、图6、图7和图8中所示的薄膜晶体管100、200、300、400、500和600中的任意一个的结构相同的结构。

除了上述结构之外，根据本公开的另一实施方式的像素驱动器(PDC)还可以以各种结构形成。例如，像素驱动器(PDC)可以包括五个薄膜晶体管或者更多。

图17是用于根据本公开的另一实施方式的显示设备1000的像素(P)的电路图。

图17的显示设备1000是液晶显示设备。

图17所示的显示设备1000的像素(P)包括像素驱动器(PDC)以及与像素驱动器(PDC)连接的液晶电容器(Clc)。液晶电容器(Clc)对应于显示装置。

像素驱动器(PDC)包括：与栅极线(GL)和数据线(DL)连接的薄膜晶体管(TR)；以及连接在薄膜晶体管(TR)与公共电极372之间的存储电容器(Cst)。在薄膜晶体管(TR)与公共电极372之间，液晶电容器(Clc)和存储电容器(Cst)并联连接。

液晶电容器(Clc)由供应至公共电极372的公共电压(Vcom)与通过薄膜晶体管(TR)供应至像素电极的数据信号之间的差分电压进行充电，并且液晶电容器(Clc)通过根据充电电压驱动液晶来控制光透射量。存储电容器(Cst)稳定地保持在液晶电容器(Clc)中充电的电压。

图18A至图18E示出了制造根据本公开的一个实施方式的薄膜晶体管100的过程。

参照图18A，在基板110上设置缓冲层120，并且在缓冲层120上设置硅半导体层130a。使硅半导体层130a结晶。

需要用于形成硅半导体层130a的结晶过程。因此，根据本公开的一个实施方式，在形成氧化物半导体层130b之前，在基板110上首先设置硅半导体层130a。

参照图18B，在缓冲层120上设置氧化物半导体层130b。氧化物半导体层130b与硅半导体层130a接触。

为了氧化物半导体层130b与硅半导体层130a之间的稳定接触，根据本公开的一个实施方式，设置氧化物半导体层130b以使得氧化物半导体层130b的端部的一部分与硅半导体层130a的端部的一部分交叠。

由于在基板110上形成硅半导体层130a和氧化物半导体层130b，可以制成有源层130。

参照图18C，在有源层130上设置栅极绝缘膜140，并且在栅极绝缘膜140上设置栅电极160。

栅电极160与有源层130部分地交叠。详细地，栅电极160与硅半导体层130a的至少一部分和氧化物半导体层130b的至少一部分交叠。

然后，通过使用栅电极160作为掩模的工艺使有源层130选择性地提供有导电性。

根据本公开的一个实施方式，如图18C所示，可以通过用于使用离子对有源层130的与栅电极160不交叠的部分进行掺杂的方法使有源层130选择性地提供有导电性。对于掺杂工艺，可以使用5A族元素。例如，磷(P)离子、砷(As)离子和锑(Sb)离子中的至少一个可以用于掺杂工艺。

然而，本公开的一个实施方式不限于以上。例如，可以通过等离子体处理或干蚀刻工艺使有源层130选择性地提供有导电性，或者可以通过光致辐照工艺使有源层130选择性地提供有导电性。

参照图18D，通过用于有源层130的选择性导电提供工艺来形成导电部分132和133。

详细地，有源层130的与栅电极160交叠的部分不提供有导电性，并且因此成为沟道部分131。有源层130的与栅电极160不交叠的一些部分提供有导电性，并且因此成为导电部分132和133。导电部分132和133通常被设置在沟道部分131的两侧处。

导电部分132和133中的任意一个成为源极区132，而另一个成为漏极区133。源极区132可以用作与源电极151连接的源极连接部分，并且漏极区133可以用作与漏电极152连接的漏极连接部分。

参照图18E，在栅电极160上设置绝缘夹层170，并且源电极151和漏电极152设置在绝缘夹层170上。

绝缘夹层170是绝缘材料的绝缘层。源电极151和漏电极152彼此间隔开，并且与有源层130连接。源电极151和漏电极152分别通过设置在绝缘夹层170中的接触孔与有源层130连接。

因此，制成了根据本公开的一个实施方式的薄膜晶体管100。

根据本公开的另一实施方式的薄膜晶体管包括氧化物半导体层和硅半导体层两者，使得可以实现氧化物半导体薄膜晶体管的良好的开关特性并且还实现硅薄膜晶体管的良好的迁移率。

根据本公开的另一实施方式的薄膜晶体管包括氧化物半导体层和硅半导体层两者，使得可以获得良好的开关特性、良好的迁移率和大的s因子。

包括根据本公开的另一实施方式的薄膜晶体管的显示设备具有极好的显示功能。

对于本领域技术人员来说将明显的是，上述本公开不受上述实施方式和附图的限制，并且在不脱离本公开的精神或范围的情况下，可以在本公开中进行各种替换、修改和变型。因此，本公开的范围由所附权利要求书限定，并且旨在从权利要求书的含义、范围和等同概念获得的所有变型或修改落入本公开的范围内。