半导体结构和集成电路以及用于形成三维沟槽电容器的方法

技术领域

本申请的实施例涉及半导体结构和集成电路以及用于形成三维沟槽电容器的方法。

背景技术

集成无源器件(IPD)是在半导体衬底上集成的一个或者多个无源器件的集合。无源器件可以包括例如电容器、电阻器、电感器等。IPD使用半导体制造工艺形成，并且封装成集成电路(IC)。与离散的无源器件相比，这样可以获得减小的尺寸、降低的成本、以及提高的功能密度。IPD可以利用除其他外的移动设备和应用处理器来发现应用。

发明内容

根据本申请的实施例，提供了一种半导体结构，包括：第一衬底和第二衬底；第一沟槽电容器和第二沟槽电容器，分别延伸至第一衬底的正面和第二衬底的正面中，其中，第一衬底的正面和第二衬底的正面彼此面对；多个导线和多个通孔，堆叠在第一沟槽电容器和第二沟槽电容器之间，并且电连接至第一沟槽电容器和第二沟槽电容器；以及第一贯穿衬底通孔(TSV)，从与第一衬底的正面相反的第一衬底的背面延伸穿过第一衬底，其中，导线和通孔将第一TSV电连接至第一沟槽电容器和第二沟槽电容器。

根据本申请的另一个实施例，提供了一种集成电路(IC)，包括：第一IC管芯，包括第一衬底、位于第一衬底下面的第一互连结构、以及第一沟槽电容器，其中，第一沟槽电容器延伸至第一衬底中，并且位于第一衬底和第一互连结构之间；第二IC管芯，位于第一IC管芯下方，并且直接接合至第一IC管芯，其中，第二IC管芯包括第二衬底、位于第二衬底上面的第二互连结构、以及第二沟槽电容器，并且其中，第二沟槽电容器延伸至第二衬底中，并且位于第二衬底和第二互连结构之间；以及一对贯穿衬底通孔(TSV)，延伸穿过第一衬底，并且通过第一互连结构和第二互连结构电连接至第一沟槽电容器和第二沟槽电容器。

根据本申请的又一个实施例，提供了一种用于形成三维(3D)沟槽电容器的方法，该方法包括：形成延伸至第一衬底的正面中的第一沟槽电容器；形成在第一衬底的正面上覆盖并且电连接至第一沟槽电容器的第一互连结构；形成延伸至第二衬底的正面中的第二沟槽电容器；形成在第二衬底的正面上覆盖并且电连接至第二沟槽电容器的第二互连结构；在第一互连结构和第二互连结构彼此直接接触的接合界面处将第一互连结构和第二互连结构接合在一起；以及形成从第一衬底的背面延伸穿过第一衬底的第一贯穿衬底通孔(TSV)，其中，第一TSV通过第一互连结构和第二互连结构电连接至第一沟槽电容器和第二沟槽电容器。

本申请的实施例提供了用于集成无源器件的3D沟槽电容器。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了半导体结构的一些实施例的截面图，其中三维(3D)沟槽电容器具有通过混合接合电连接在一起的沟槽部分；

图2示出了将图1的贯穿衬底通孔(TSV)电连接至图1的3D沟槽电容器的导线的一些实施例的顶部布局；

图3示出了图1的3D沟槽电容器的一些实施例的电路图；

图4A-图4E示出了图1的半导体结构的各种可替代的实施例的截面图，其中沟槽部分是变化的；

图5A和图5B示出了图1的半导体结构的各种可替代的实施例的截面图，其中沟槽部分通过比图1中更多的电容器电极来限定；

图6示出了将图5A的TSV电连接至图5A的3D沟槽电容器的导线的一些实施例的顶部布局；

图7示出了图1的半导体结构的一些可替代的实施例的截面图，其中沟槽部分通过TSV而不是混合接合而电连接在一起；

图8A-图8E示出了图7的半导体结构的各种可替代的实施例的截面图，其中沟槽部分是变化的；

图9A和图9B示出了图7的半导体结构的各种可替代的实施例的截面图，其中沟槽部分通过比图7中更多的电容器电极来限定；

图10A-图10C示出了半导体结构的各种实施例的截面图，其中3D沟槽电容器所具有的沟槽部分跨越至少四个器件层并且通过混合接合和/或TSV电连接在一起；

图11示出了半导体结构封装件的一些实施例的截面图，其中2D沟槽电容器所具有的沟槽部分具有部分地位于互连结构中的深度；

图12-图20示出了用于形成半导体结构的方法的一些实施例的一系列截面图，其中3D沟槽电容器所具有的沟槽部分通过混合接合电连接在一起；

图21示出了图12-图20的方法的一些实施例的框图；

图22-图27示出了用于形成半导体结构的方法的一些实施例的一系列截面图，其中3D沟槽电容器所具有的沟槽部分通过TSV而不是混合接合而电连接在一起；

图28示出了图22-图27的方法的一些实施例的框图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

在一些实施例中，集成无源器件(IPD)包括单个单片半导体衬底和嵌入在衬底中的沟槽电容器。沟槽电容器包括多个电容器电极和多个电容器介电层。电容器电极和电容器介电层交替地堆叠，并且限定延伸至或者凸出至衬底中的沟槽部分。另外，电容器电极通过导线和通孔交替地和电地连接至沟槽电容器的第一端子和沟槽电容器的第二端子。

IPD可以用于除其他外的移动设备和访问处理器。移动设备和访问处理器不断地寻求缩小尺寸。因此，移动设备和访问处理器不断地寻求越来越小的IPD。为了减小IPD的尺寸，可以通过增加沟槽电容器的电容密度来减小沟槽电容器的尺寸。电容密度对应于沟槽电容器在水平面或者XY平面上的二维(2D)投影(例如沟槽电容器的占位)中的每单位面积的电容。可以通过沿着垂直维度或者Z维度增加沟槽部分的深度(例如沟槽部分延伸至衬底中的深度)来增加电容密度。但是，用于形成IPD的半导体制造工艺可能会限制深度，因此可能会限制电容密度。

增加沟槽部分的深度会增加沟槽部分的纵横比(例如高度比宽度的比值)，因此会增加在其内形成沟槽部分的沟槽的纵横比。在高纵横比下，在沉积从其形成沟槽部分的层的过程中，材料可能聚集在沟槽的顶角周围。这种现象可以称为沟槽缩颈。在沉积完成之前，聚集可能会夹断沟槽的顶部。这样，可能会在沟槽中形成空隙。另外，从其形成沟槽部分的一些层可能会限制至沟槽的顶部，这会减小电极的表面积，并且因此会降低电容器的密度。

本发明的各种实施例针对用于IPD的三维(3D)沟槽电容器，以及用于形成3D沟槽电容器的方法。在一些实施例中，其中布置有3D沟槽电容器的半导体结构包括第一IC管芯、第二IC管芯、和一对贯穿衬底通孔(TSV)。第一IC管芯包括第一衬底、位于第一衬底下面的第一互连结构、和第一沟槽电容器。第一沟槽电容器延伸至第一衬底中，并且位于第一衬底和第一互连结构之间。第二IC管芯位于第一IC管芯下方，并且直接接合至第一IC管芯。另外，第二IC管芯包括第二衬底、位于第二衬底上面的第二互连结构、和第二沟槽电容器。第二沟槽电容器延伸至第二衬底中，并且位于第二衬底和第二互连结构之间。第一沟槽电容器和第二沟槽电容器共同限定3D沟槽电容器。TSV延伸穿过第一衬底，并且通过第一互连结构和第二互连结构电连接至第一沟槽电容器和第二沟槽电容器。

接合可以沿着垂直维度或者Z维度将第一沟槽电容器和第二沟槽电容器间隔开。这样，3D沟槽电容器在水平面或者XY平面上的二维投影可能会占据小的面积。换句话说，3D沟槽电容器可以具有小的占位。另外，接合和/或TSV可以将第一沟槽电容器和第二沟槽电容器并联电连接，从而3D沟槽电容器的电容是第一沟槽电容器和第二沟槽电容器的各个电容的总和。由于3D沟槽电容器的电容可以是多个沟槽电容器的电容的总和，因此3D沟槽电容器可以具有高的电容。由于高的电容和小的占位，使得3D沟槽电容器可以具有高的电容密度。也就是说，在3D沟槽电容器的占位中的每单位面积的电容可以很高。

参考图1，提供了半导体结构的一些实施例的截面图100，其中布置了3D沟槽电容器102。半导体结构可以例如是集成电路(IC)、IPD、或者一些其他合适的半导体结构。3D沟槽电容器102包括分布在多个IC管芯106上的多个沟槽部分104，并且IC管芯106在正面接合界面108处混合接合在一起。正面接合界面108包括金属至金属接合和电介质至电介质两者。

多个IC管芯106包括第一IC管芯106a和位于第一IC管芯106a下面的第二IC管芯106b。IC管芯106包括对应的衬底110、对应的器件层112、和对应的互连结构114。器件层112和互连结构114分别位于衬底110的正面116上。衬底110可以例如是块状单晶硅衬底或者一些其他合适的半导体衬底。器件层112是沿着垂直维度或者Z维度的器件层级。互连结构114在正面接合界面108处直接接触，并且围绕和电连接至器件层112。

互连结构114包括对应的互连介电层118、对应的导线120、和对应的通孔122。导线120和通孔122交替地堆叠在互连介电层118中，以限定从沟槽部分104至正面接合界面108的导电路径。互连介电层118可以是或者包括例如氧化硅、氮化硅、氧氮化硅、低k电介质、一些其他合适的(一些)电介质、或者前述的任意组合。在一些实施例中，互连介电层118是或者包括正面接合界面108处的氧化硅和/或氧氮化硅。但是，其他合适的(一些)电介质是可以接受的。导线120和通孔122可以是或者包括例如金属和/或一些其他合适的(一些)导电材料。

沟槽部分104分布在器件层112上。另外，沟槽部分104延伸或者凸出分别至衬底110的正面116中、分别朝向衬底110的背面124。沟槽部分104单独地限定二维(2D)沟槽电容器126。2D沟槽电容器是限定至单个器件层的沟槽电容器，而3D沟槽电容器是跨越多个器件层的沟槽电容器。2D沟槽电容器126通过导线120和通孔122并联电连接，从而3D沟槽电容器102的电容是2D沟槽电容器126的电容的总和。

由于沟槽部分104以垂直维度或者Z维度分布在多个器件层(例如第一IC管芯106a和第二IC管芯106b的器件层112)上，因此3D沟槽电容器102在水平面或者XY平面上的2D投影可能会占据小的面积。换句话说，3D沟槽电容器102可以具有较小的占位。另外，由于3D沟槽电容器102的电容是多个2D沟槽电容器的电容的总和(例如2D沟槽电容器126的电容的总和)，因此3D沟槽电容器102可以具有高的电容。由于高的电容和小的占位，使得3D沟槽电容器102可以具有高的电容密度。也就是说，在3D沟槽电容器102的占位中的每单位面积的电容可以很高。

在一些实施例中，3D沟槽电容器102所具有的电容密度比2D沟槽电容器的最大电容密度高约30％或者更高、约50％或者更高、或者一些其他合适的百分比。在一些实施例中，2D沟槽电容器的最大电容密度为约850纳法拉、约1100纳法拉、或者一些其他合适的值。

继续参考图1，沟槽部分104由对应的电容器电极128和对应的电容器介电层130来限定。电容器电极128与电容器介电层130交替地堆叠，使得电容器介电层130与电容器电极128彼此分隔开，并且与衬底110分隔开。电容器电极128可以是或者包括例如金属、掺杂的多晶硅、一些其他合适的(一些)导电材料、或者前述的任意组合。电容器介电层130可以是或者包括例如氧化硅、高k电介质、一些其他合适的(一些)电介质、或者前述的任意组合。

虽然沟槽部分104示出为各自由两个电容器电极和两个电容器介电层限定，但是附加的电容器电极和/或附加的电容器介电层是可以接受的。另外，虽然示出了四个沟槽部分，但是更多或者更少的沟槽部分是可以接受的。例如，在各个IC管芯106上可以存在三个沟槽部分。又另外，虽然IC管芯106具有相同数目的沟槽部分，但是不同数目的沟槽部分是可以接受的。例如，第一IC管芯106a可以具有三个沟槽部分，而第二IC管芯106b可以具有两个或者四个沟槽部分。

TSV132延伸穿过第一IC管芯106a的衬底110(例如第一衬底110a)至第一IC管芯106a的互连结构114(例如第一互连结构114a)中的TSV导线120a。虽然不完全可见，但是TSV导线120a将TSV132电连接至导线120的其余部分和通孔122的其余部分，通孔122将TSV导线120a(以及因此将TSV132)分别电连接至3D沟槽电容器102的端子。在一些实施例中，TSV132仅通过TSV导线120a电连接至第二IC管芯106b的2D沟槽电容器126和/或第一IC管芯106a的2D沟槽电容器。TSV132分别提供从第一衬底110a的背面124至3D沟槽电容器102的第一端子T

3D沟槽电容器102的第一端子T

第一IC管芯106a的沟槽部分104具有第一深度D

由于第一深度D

在一些实施例中，第一深度D

在高纵横比下，在沉积从其形成沟槽部分104的层的过程中，材料可能聚集在沟槽的顶角周围。这种现象可以称为沟槽缩颈。在沉积完成之前，聚集可能会夹断沟槽的顶部。这样，可能会在沟槽中形成空隙。另外，从其形成沟槽部分104的一些层可能会限制至沟槽的顶部，这会减小电极的表面积，并且因此会降低电容器的密度。

参考图2，提供了图1的TSV导线120a的一些实施例的顶部布局200。相应地，出于说明性目的，以虚线示出了TSV132、2D沟槽电容器126、和一些通孔122。图2的顶部布局200例如可以沿着图1中的线A-A'截取，和/或，图1的截面图100可以例如沿着图2中的线B-B'截取。

TSV导线120a包括相互交叉的对应的指状件202。在一些实施例中，TSV导线120a是彼此的镜像。TSV导线120a分别在指状件202处直接地和分别地接触TSV132和一些通孔122，以将TSV132分别电连接至通孔。包括TSV导线120a的导线120和通孔122限定分别从TSV132引向2D沟槽电容器126的端子的导电路径，以将2D沟槽电容器126电连接至TSV132。另外，如上所述，导线120和通孔122将2D沟槽电容器126彼此并联地电连接。虽然针对TSV线120a、2D沟槽电容器126、TSV132、和一些通孔122示出了特定的顶部布局，但是应该理解的是，其他顶部布局是可以接受的。

参考图3，提供了图1的3D沟槽电容器102的一些实施例的电路图300。2D沟槽电容器126从3D沟槽电容器102的第一端子T

参考图4A，提供了图1的半导体结构的一些可替代的实施例的截面图400A，其中第一衬底110a和第二衬底110b的分别的第一厚度T

参考图4B，提供了图1的半导体结构的一些可替代的实施例的截面图400B，其中第二深度D

参考图4C，提供了图1的半导体结构的一些可替代的实施例的截面图400C，其中第一深度D

参考图4D，提供了图1的半导体结构的一些可替代的实施例的截面图400D，其中第一深度D

参考图4E，提供了图4D的半导体结构的一些可替代的实施例的截面图400E，其中省略了一些电容器介电层130，以及省略了一些电容器电极128。另外，2D沟槽电容器126在衬底110中具有对应的阱区402。阱区402是沿着沟槽部分104的衬底110的掺杂区，并且用作电容器电极。在一些实施例中，阱区402与衬底110的邻接区具有相反的掺杂类型(例如p型对n型)。阱区402也可以称为衬底型电容器电极，而电容器电极128也可以称为沟槽内型电容器电极。

虽然图1和图4A-图4D未示出图4E的阱区402，但是应该理解的是，图1A和图4A-图4D的可替代的实施例可以包括阱区402。另外，虽然关于图1的截面图100描述了图2的顶部布局200，但是顶部布局200可以应用于图4A-图4E的截面图400A-400E。换句话说，图2的顶部布局200可以可替代地沿着图4A-图4E中的任意一者中的线A-A’截取，和/或，图4A-图4E的截面图400A-400E可以可替代地沿着图2中的线B-B’截取。

参考图5A，提供了图1的半导体结构的一些可替代的实施例的截面图500A，其中在2D沟槽电容器126和沟槽部分104之间存在一对多的对应关系。相应地，2D沟槽电容器126通过比图1中更多的电容器电极和更多的电容器介电层来限定。电容器电极128和电容器介电层130交替地和垂直地堆叠，其宽度朝着互连结构114减小。另外，电容器电极128进行电连接，因此每个2D沟槽电容器126可以建模为并联电连接的多个电容器(例如，用于每对相邻电容器电极的电容器)。电容器电极的数量增加和电容器介电层的数量增加可以例如增加2D沟槽电容器126的电容，并且因此可以增加3D沟槽电容器102的电容密度。

侧壁间隔件502分别位于电容器电极128的侧壁上。第一覆盖层504位于衬底110之间，分别凸出至2D沟槽部分104中。第二覆盖层506位于第一覆盖层504之间并且分别位于第一覆盖层504上。侧壁间隔件502可以是或者包括例如氧化硅、氮化硅、一些其他合适的(一些)电介质、或者上述的任意组合。第一覆盖层504可以是或者包括例如氧化硅、金属、一些其他合适的(一些)材料、或者前述的任意组合。第二覆盖层506可以是或者包括例如氮化硅和/或一些其他合适的(一些)电介质。

第一蚀刻停止层(ESL)508和第二ESL510位于衬底110之间以及位于2D沟槽电容器126之间。第一ESL508分别覆盖衬底110以及分别覆盖衬底110的正面116的2D沟槽电容器126。第二ESL510分别覆盖衬底110的正面116上的第一ESL508。第一ESL508可以是或者包括例如氧化硅和/或一些其他合适的(一些)电介质。第二ESL510可以是或者包括例如氮化硅和/或一些其他合适的(一些)电介质。

参考图5B，提供了图5A的半导体结构的一些可替代的实施例的截面图500B，其中2D沟槽电容器126限定至单个沟槽部分。另外，衬底110处的电容器介电层130a覆盖衬底110，并且具有比其余的电容器介电层130更大的厚度。又另外，省略了侧壁间隔件502和第二覆盖层506，并且由于沟槽部分104的高纵横比，在沟槽部分104处具有间隙512。在可替代的实施例中，半导体结构可以包括如图5A中的侧壁间隔件502，和/或可以包括如图5A中的第二覆盖层506。在可替代的实施例中，可以省略间隙512。

虽然图5A和图5B的沟槽部分104完全或者基本上位于衬底110中，但是，一个、一些、或者全部沟槽部分104可以分别部分地位于互连结构114中，分别如图1和图4A-图4C所示。例如，在图5A和图5B的可替代的实施例中，第一IC管芯104a的沟槽部分104可以如图1所示部分地位于第一互连结构114a中。

参考图6，提供了图5A的TSV导线120a的一些实施例的顶部布局600。相应地，出于说明性目的，以虚线示出了TSV132、2D沟槽电容器126、和一些通孔122。图6的顶部布局600可以例如沿着图5A中的线C-C'截取，和/或图5A的截面图500A可以例如沿着图6中的线D-D'截取。TSV导线120a围绕在彼此周围，并且接触TSV132和一些通孔122，以将TSV132分别电连接至通孔。包括TSV导线120a的导线120和通孔122限定从TSV132分别引向2D沟槽电容器126的端子的导电路径，以将2D沟槽电容器126电连接至TSV132。

虽然示出了用于TSV导线120a、TSV132、和一些通孔122的特定顶部布局，但是应该理解的是，其他顶部布局是可以接受的。另外，虽然关于图5A的截面图500A描述了图6的顶部布局600，但是顶部布局600可以应用于图5B的截面图500B。换句话说，图6的顶部布局600可以可替代地沿着图5B中的线C-C'截取，和/或，图5B的截面图500B可以可替代地沿着图6中的线D-D'截取。

参考图7，提供了图1的半导体结构的一些可替代的实施例的截面图700，其中，在正面接合界面108处，IC管芯106熔融接合在一起，而不是混合接合在一起。这样，在正面接合界面108处没有金属至金属接合。另外，IC管芯106包括对应的TSV导线120a，并且TSV132通过TSV导线120a将2D沟槽电容器126并联电连接。在可替代的实施例中，在正面接合界面108处存在金属至金属接合，但是其不用于并联电连接2D沟槽电容器126。在一些实施例中，互连介电层118在正面接合界面108处是或者包括氧化硅和/或一些其他合适的氧化物。但是，其他合适的(一些)电介质是可以接受的。

TSV132延伸穿过第一IC管芯106a，并且终止于第二IC管芯106b中。在第一互连结构114a处，TSV132分别延伸穿过第一IC管芯106a的TSV导线120a，并且横向地和直接地接触TSV导线。第一IC管芯106a的TSV导线120a和第一IC管芯106a的通孔122分别将TSV132电连接至第一IC管芯106a的2D沟槽电容器126的端子。在第二互连结构114b处，TSV132分别终止在第二IC管芯106b的TSV导线120a处。第二IC管芯106b的TSV导线120a和第二IC管芯106b的通孔122分别将TSV132电连接至第二IC管芯106b的2D沟槽电容器126的端子。

在一些实施例中，仅通过TSV132将第一IC管芯106a的2D沟槽电容器126电连接至第二IC管芯106b的2D沟槽电容器126。换句话说，若没有TSV132，则第一IC管芯106a的2D沟槽电容器126将与第二IC管芯106b的2D沟槽电容器126电隔离。在一些实施例中，从第一IC管芯106a的2D沟槽电容器126至TSV132的导电路径与从第二IC管芯106b的2D沟槽电容器126至TSV132的导电路径不重叠。

通过使用熔融接合替代图1的混合结合，可以减轻混合接合的工艺难度。混合接合可能比熔融接合更难实现，因为其根据正面接合界面108(参见例如图1)处导线之间的对齐来将IC管芯106电连接在一起，而熔融接合则不是。另一方面，通过使用图1的混合接合替代熔融接合，可以减轻形成TSV132的工艺难度。当使用混合接合时，TSV132终止于第一互连结构114a中，因此与使用熔融接合时相比，TSV132具有较小的高度。这些较小的高度减小了在其内形成TSV132的通孔开口的纵横比，并且因此减小了形成TSV132的工艺难度。

参考图8A，提供了图7的半导体结构的一些可替代的实施例的截面图800A，其中第一衬底110a和第二衬底110b的分别的第一厚度T

虽然图7和图8A-图8D未示出图8E的阱区402，但是应该理解的是，图7和图8A-图8D的可替代的实施例可以包括阱区402。另外，虽然关于图1的TSV导线120a描述了图2的顶部布局200，但是顶部布局200可以应用于图7和图8A-图8E的TSV导线120a。例如，图2的可替代的实施例可以沿着图7和图8A-图8E中任意一者中的线E-E’截取，和/或沿着图7和图8A-图8E中的任意一者中的线F-F′截取。沿着线E-E'的图2的可替代的实施例可以例如与图2的实施例相同，不同之处在于，TSV132延伸穿过第一IC管芯106a的TSV导线120a，以及省略了一些通孔122。沿着线F-F’的图2的可替代的实施例可以例如与图2的实施例相同，不同之处在于，省略了一些通孔122。虽然图7和图8A-图8E的TSV导线120a可以具有类似于图2的TSV导线120a的顶部布局，但是其他顶部布局是可以接受的。

参考图9A和图9B，提供了图7的半导体结构的各种可替代的实施例的截面图900A、900B，其中，与图1相比，沟槽部分104由更多的电容器电极和更多的电容器介电层来限定。图9A和图9B的半导体结构可以例如分别如图5A和图5B所描述的半导体结构，不同之处在于，IC管芯106在正面接合界面108处熔融接合在一起，以及TSV132并联电连接2D沟槽电容器126。

虽然关于图5A的TSV导线120a描述了图6的顶部布局600，但是顶部布局600可以应用于图9A和图9B的TSV导线120a。例如，图6的可替代的实施例可以沿着图9A和图9B的任意一者中的线G-G’截取，和/或沿着图9A和图9B的任意一者中的线H-H’截取。沿着线G-G'的图6的可替代的实施例可以例如与图6的实施例相同，不同之处在于，TSV132延伸穿过第一IC管芯106a的TSV导线120a，以及省略了一些通孔122。沿着线H-H’的图6的可替代的实施例可以例如与图6的实施例相同，不同之处在于，省略了一些通孔122。虽然图9A和图9B的TSV导线120a可以具有类似于图6的TSV导线120a的顶部布局，但是其他顶部布局是可以接受的。

参考图10A，提供了半导体结构的一些实施例的截面图1000A，其中3D沟槽电容器102布置在至少四个IC管芯106内。半导体结构可以例如是IC、IPD、或者一些其他合适的半导体结构。3D沟槽电容器102包括分布在至少四个IC管芯106上并且并联电连接的多个2D沟槽电容器126，从而3D沟槽电容器102的电容是2D沟槽电容器126的各个电容的总和。至少四个IC管芯106包括第一IC管芯106a、第二IC管芯106b、第三IC管芯106c、和第四IC管芯106d。

第一IC管芯106a和第二IC管芯106b分别如图1所描述的第一IC管芯106a和第二IC管芯106b，不同之处在于，TSV132和TSV导线120a位于第一IC管芯106a和第二IC管芯106b两者处。第一IC管芯106a的TSV导线120a通过第一IC管芯106a中的导线120的其余部分和所示的通孔122的其余部分，将第一IC管芯106a的TSV132电连接至第一IC管芯106a的2D沟槽电容器126。第二IC管芯106b的TSV导线120a通过第二IC管芯106b中的导线120的其余部分和通孔122的其余部分，将第二IC管芯106b的TSV132电连接至第二IC管芯106b的2D沟槽电容器126。第一IC管芯106a的TSV导线120a和/或第二IC管芯106b的TSV导线120a可以例如具有如图2中相同的(一些)顶部布局，或者一些其他合适的顶部布局。第三IC管芯106c和第四IC管芯106d可以分别如图1所描述的的第一IC管芯106a和第二IC管芯106b。

接合结构1002位于第二IC管芯106b和第三IC管芯106c之间，并且将第二IC管芯106b和第三IC管芯106c接合并且电连接在一起。接合结构1002包括接合介电层1004、接合导线1006、和接合通孔1008。接合导线1006对应于第二IC管芯106b和第三IC管芯106c，并且在背面接合界面1010处直接接触。接合介电层1004对应于第二IC管芯106b和第三IC管芯106c，并且在背面接合界面1010处直接接触。接合通孔1008分别从第二IC管芯106b和第三IC管芯106c的接合导线1006至TSV132延伸。在可替代的实施例中，其他接合结构是可以接受的。

由于2D沟槽电容器126沿着垂直维度或者Z维度分布在至少四个器件层112上，因此3D沟槽电容器102在水平面或者XY平面上的2D投影可能会占据小的面积。另外，由于2D沟槽电容器126并联电连接，因此3D沟槽电容器102的电容是多个2D沟槽电容器的电容的总和，并且因此可以很高。由于3D沟槽电容器102可以占据小的面积，并且可以具有高的电容，因此3D沟槽电容器102可以具有高的电容密度。

参考图10B，提供了图10A的半导体结构的一些可替代的实施例的截面图1000B，其中IC管芯106熔融接合在一起，并且TSV132并联电连接2D沟槽电容器126。第一管芯106a和第二管芯106b分别如图7所描述的第一IC管芯106a和第二IC管芯106b，不同之处在于，TSV132位于第一IC管芯106a和第二IC管芯106b两者的衬底110处。第三IC管芯106c和第四IC管芯106d分别如图7所描述的第一IC管芯106a和第二IC管芯106b。

参考图10C，提供了图10A的半导体结构的一些可替代的实施例的截面图1000C，其中第三IC管芯106c和第四IC管芯106d熔融接合在一起，并且第三IC管芯106c和第四IC管芯106d的TSV132并联电连接第三IC管芯106c和第四IC管芯106d的2D沟槽电容器126。另外，第三IC管芯106c和第四IC管芯106d分别如图7所描述的第一IC管芯106a和第二IC管芯106b。

虽然图10A-图10C示出了第一IC管芯106a和第二IC管芯106b的2D沟槽电容器126配置成如图1和图7中所示，但是2D沟槽电容器126可以可替代地配置成如图4A-图4E、图5A、图5B、图8A-图8E、图9A、和图9B中的任意一者所示。类似地，虽然图10A-图10C示出了第三IC管芯106c和第四IC管芯106d的2D沟槽电容器126配置成如图1和图7中所示，但是2D沟槽电容器126可以可替代地配置成如图4A-图4E、图5A、图5B、图8A-图8E、图9A、和图9B中的任意一者所示是可以接受的。虽然3D沟槽电容器102示出为具有四个器件层112，但是在可替代的实施例中，更多或者更少的器件层是可以接受的。

参考图11，提供了半导体结构封装件的一些实施例的截面图1100，其中复合电容器1102包括定位至单个器件层112并且并联电连接的多个2D沟槽电容器126。另外，2D沟槽电容器126的深度D部分地位于互连结构114中，部分地位于衬底110中。由于深度D的一部分位于互连结构114中，因此深度D可能比其如果完全或者基本上位于衬底110中会更大。这样，2D沟槽电容器126可以具有比其在其他方式下具有的电容更大的电容。半导体结构封装件可以例如是IC封装件、IPD封装件、或一些其他合适的半导体结构封装件。

在一些实施例中，深度D为约4微米或者更小、约6微米或者更小、约8微米或者更小、约4微米-8微米、或者一些其他合适的值。如果深度D太低(例如小于约4微米或者一些其他合适的值)，则2D沟槽电容器126的电容可能较低。如果深度D太高(例如大于约6微米、8微米、或者一些其他合适的值)，则在其内形成沟槽部分104的沟槽的纵横比可能较高。在一些实施例中，深度D的位于互连结构114中的部分为深度D的约20％-60％、约20％-40％、约40％-60％、或者一些其他合适的百分比。如果深度D的位于互连结构114中的部分占深度D的百分比太小(例如小于约20％或者一些其他合适的值)，则增加的制造成本可能不会超过从增加的电容获得的好处。在一些实施例中，深度D的位于互连结构114中的部分为衬底110的厚度T的约10％-50％、约10％-20％、约20％-30％、约30％-40％、约40％-50％、或者一些其他合适的百分比。

2D沟槽电容器126和衬底110为如关于图1所描述的。另外，互连结构114为如关于图1所描述的，不同之处在于导线120和通孔122的布局。导线120和通孔122交替地堆叠在互连介电层118中，以限定沿着半导体结构封装件的顶部从2D沟槽电容器126至凸块下金属化(UBM)层1104延伸的导电路径。请注意，导电路径不完全可见。另外，导线120和通孔122限定将2D沟槽电容器126并联电连接的导电路径。在可替代的实施例中，2D沟槽电容器126彼此电隔离。另外，在一些实施例中，与2D沟槽电容器126邻接的导线120b分别具有如图2的TSV导线120a的相同的顶部布局。例如，图2可以沿着线I-I’截取。其他合适的顶部布局是可以接受的。

UBM层1104延伸穿过位于互连结构114上面的钝化层1106，并且凸块1108位于UBM层1104上面。UBM层1104和凸块1108可以是或者包括例如金属和/或其他一些合适的(一些)导电材料。钝化层1106可以是或者包括例如氧化硅和/或一些其他合适的(一些)电介质。

参考图12-图20，提供了用于形成图1的半导体结构的方法的一些实施例的一系列截面图1200-2000。半导体结构具有沟槽部分，该沟槽部分位于至少两个衬底上，并且通过混合接合电连接在一起。虽然该方法形成图1的半导体结构，但是可以采用该方法和该方法的变型来形成图4A-图4E、图5A、图5B、图10A、和图10C中的任意一者中的半导体结构，或者形成一些其他合适的半导体结构。

如图12的截面图1200所示，第一互连介电层118a沉积在第一衬底110a的正面116上。第一互连介电层118a可以是或者包括例如氧化硅、一些其他合适的氧化物、一些其他合适的电介质、或者前述的任意组合。在可替代的实施例中，省略第一互连介电层118a。在可替代的实施例中，在沉积第一互连介电层118a之前在第一衬底110a中形成阱区，并且随后形成的2D沟槽电容器形成在阱区中。参见例如图4E的阱区402。

还通过图12的截面图1200示出，对第一互连介电层118a和第一衬底110a进行图案化，以形成一对沟槽1202。在可替代的实施例中，形成更多或者更少的沟槽。沟槽1202具有一部分位于第一互连介电层118a中、一部分位于第一衬底110a中的第一深度D

如图13的截面图1300所示，多个导电层1302和多个介电层1304交替地沉积在第一互连介电层118a上方，并且作为沟槽1202(参见例如图12)的衬垫。在可替代的实施例中，沉积一层或者多层导电层，和/或一层或者多层介电层。导电层1302可以例如是或者包括金属和/或一些其他合适的(一些)导电材料。介电层1304可以例如是或者包括氧化硅、高k电介质、一些其他合适的(一些)电介质、或者前述的任意组合。

如图14的截面图1400所示，对导电层1302(参见例如图13)和介电层1304(参见例如图13)进行图案化，以形成限定第一器件层112a的多个2D沟槽电容器126。在可替代的实施例中，形成更多或者更少的2D沟槽电容器126。例如，在可替代的实施例中，可以形成单个2D沟槽电容器126。2D沟槽电容器126包括交替地堆叠并且分别通过导电层1302和介电层1304形成的对应的电容器电极128和对应的电容器介电层130。另外，2D沟槽电容器126具有对应的沟槽部分104。沟槽部分104通过电容器电极128和电容器介电层130来限定，并且分别位于第一沟槽1202a处(参见例如图12)。

由于沟槽1202形成有第一深度D

导电层1302和介电层1304的图案化可以例如包括：1)实施平坦化至顶部导电层1302a(参见例如图13)和顶部介电层1304a(参见例如图13)中，以露出下部导电层1302b(参见例如图13)；以及2)在下部导电层1302b和下部介电层1304b(参见例如图13)上实施光刻/蚀刻工艺。但是，其他用于实施图案化的工艺是可以接受的。

如图15的截面图1500所示，第二互连介电层118b和第三互连介电层118c形成在2D沟槽电容器126上方。第二互连介电层118b和第三互连介电层118c可以是或者包括例如氧化硅、氮化硅、低k电介质、一些其他合适的(一些)电介质、或者前述的任意组合。在一些实施例中，第三互连介电层118c是或者包括氧化硅、一些其他合适的氧化物、氧氮化硅、一些其他合适的电介质、或者前述的任意组合。

还通过图15的截面图1500示出，在形成第二互连介电层118b和第三互连介电层118c的同时，多个导线120和多个通孔122形成在第二互连介电层118b和第三互连介电层118c中。导线120和通孔122交替地堆叠在第二互连介电层118b和第三互连介电层118c中，以限定将2D沟槽电容器126并联电连接的导电路径。另外，TSV导线120a限定焊盘1502，以接收随后形成的TSV，并且将焊盘1502电连接至导线120的其余部分和所示的通孔122的其余部分。导线120的其余部分和所示的通孔122的其余部分继而将TSV导线120a电连接至2D沟槽电容器126的端子。在一些实施例中，TSV导线120a具有如图2中的相同的顶部布局。例如，图2可以沿着线A-A'截取。在可替代的实施例中，TSV导线120a具有一些其他合适的顶部布局。

第一互连介电层118a、第二互连介电层118b、第三互连介电层118c、导线120、和通孔122共同限定第一互连结构114a。为了便于说明，第一互连介电层118a、第二互连介电层118b、和第三互连介电层118c在下文中示出(例如在图16中之后)为单层，并且在下文中统称为互连介电层118。第一互连结构114a、第一器件层112a、和第一衬底110a共同限定第一IC管芯106a。虽然第一IC管芯106a形成为如图1中所示，但是第一IC管芯106a可以可替代地形成为如图4A-图4E、图5A、和图5B中的任意一者中所示。

如图16的截面图1600所示，第一IC管芯106a垂直翻转，并且第一衬底110a从第一衬底110a的背面124薄化。另外，从第一衬底110a的背面124对第一IC管芯106a进行图案化，以形成分别暴露出焊盘1502的通孔开口1602。薄化减小了第一衬底110a的厚度T

由于通孔开口1602延伸穿过第一衬底110a，因此通孔开口1602的纵横比(例如高度比宽度的比值)可能较高。但是，如果纵横比太高，则可能难以可靠地形成通孔开口1602和/或可能随后难以在通孔开口1602中形成TSV。例如，在沉积从其形成TSV的层的过程中，材料可能聚集在通孔开口1602的顶角周围。这种现象可以称为沟槽缩颈。在沉积完成之前，聚集可能会夹断通孔开口1602的顶部，并且可能因此导致在通孔开口1602中形成空隙。该空隙可能导致使具有高电阻的TSV的功耗增加和/或使操作参数偏离出规范范围。

为了减轻前述问题，实施薄化。通过减小厚度T

如图17的截面图1700所示，TSV132和TSV介电层134形成在通孔开口1602(参见例如图16)中。TSV132对应于所形成的3D沟槽电容器的第一端子T

用于形成TSV介电层134的工艺可以例如包括：1)在第一衬底110a上方沉积介电层，该介电层进一步作为通孔开口1602的衬垫并且部分地填充通孔开口1602；以及2)回蚀介电层以暴露出第一衬底110a的背面124和焊盘1502。用于形成TSV132的工艺可以例如包括：1)在第一衬底110a和TSV介电层134上方沉积导电层，该导电层进一步填充通孔开口1602的其余部分；以及2)从第一衬底110a的背面124实施平坦化至导电层中，以暴露出第一衬底110a的背面124。平坦化可以例如是或者包括CMP或者一些其他合适的平坦化。但是，用于形成TSV介电层134和/或TSV132的其他工艺是可以接受的。

如图18的截面图1800所示，第二器件层112b形成在第二衬底110b上方。第二器件层112b包括多个2D沟槽电容器126。在可替代的实施例中，形成更多或者更少的2D沟槽电容器126。例如，在可替代的实施例中，可以形成单个2D沟槽电容器126。2D沟槽电容器126包括交替地堆叠并且限定沟槽部分104的对应的电容器电极128和对应的电容器介电层130。沟槽部分104延伸或者凸出至第二衬底110b中，并且具有完全或者基本上位于第二衬底110b中的第二深度D

还通过图18的截面图1800示出，第二互连结构114b形成在第二器件层112b上方并且电连接至第二器件层112b。第二互连结构114b包括互连介电层118，并且还包括多个导线120和多个通孔122。导线120和通孔122交替地堆叠在互连介电层118中，以限定将2D沟槽电容器126并联电连接的导电路径。另外，第二互连结构114b的顶部处的接合导线120c具有如第一IC管芯106a中的其对应部分(在图17中也标记为120c)的相同的顶部布局。

第二互连结构114b、第二器件层112b、和第二衬底110b共同限定第二IC管芯106b。在一些实施例中，第二IC管芯106b通过与图12-图15所描述的相同的工艺形成，不同之处在于，导线120和通孔122具有不同的布局。另外，未形成图14中的第一互连介电层118a，因此沟槽部分104完全或者基本上位于第二衬底110b中。在可替代的实施例中，第二IC管芯106b通过与图12-图15所描述的相同的工艺形成，或者通过一些其他合适的工艺形成。另外，虽然第二IC管芯106b形成为如图1所示，但是第二IC管芯106b可以可替代地形成为如图4A-图4E、图5A、和图5B中的任意一者中所示。

如图19的截面图1900所示，对第一互连结构114a和第二互连结构114b的接合表面1902进行预处理，然后进行粗略对准。在可替代的实施例中，省略线路对准和/或预处理。预处理可以例如包括清洁工艺、等离子体处理、用于混合接合的一些其他合适的(一些)预处理工艺、或者前述的任意组合。在一些实施例中，接合表面1902通过等离子体处理来清洁。

还通过图19的截面图1900示出，接合表面1902混合接合在一起。用于实施混合接合的工艺可以例如包括：1)将第一IC管芯106a与第二IC管芯106b精细对准，使得第一IC管芯106a的接合导线120c分别位于第二IC管芯106b的接合导线120c上面，并且与第二IC管芯106b的接合导线120c对准；以及2)使接合表面1902直接接触。但是，用于实施混合接合的其他工艺是可以接受的。

如图20的截面图2000所示，对第一IC管芯106a和第二IC管芯106b进行退火，以增强第一IC管芯106a和第二IC管芯106b直接接触处的正面接合界面108。第一IC管芯106a的2D沟槽电容器126通过第一IC管芯106a和第二IC管芯106b中的导线120和通孔122、通过正面接合界面108，与第二IC管芯106b的2D沟槽电容器126并联电连接。另外，第一IC管芯106a的导线120和第一IC管芯106a的通孔122将第一IC管芯106a和第二IC管芯106b的2D沟槽电容器126电连接至TSV132。第一IC管芯106a和第二IC管芯106b的2D沟槽电容器126共同地限定3D沟槽电容器102。

由于2D沟槽电容器126沿着垂直维度或者Z维度分布在多个器件层(例如第一器件层112a和第二器件层112b)上，因此3D沟槽电容器102可以具有小的占位。另外，由于3D沟槽电容器102的电容是多个2D沟槽电容器的电容的总和(例如第一IC管芯106a和第二IC管芯106b中的2D沟槽电容器126的电容的总和)，因此3D沟槽电容器102可以具有高的电容。由于的高的电容和小的占位，使得3D沟槽电容器102可以具有高的电容密度。也就是说，在3D沟槽电容器102的占位中的每单位面积的电容可能很高。

虽然参考方法的各种实施例描述了图12-图20，但是应该理解的是，图12-图20中所示的结构不限于该方法，而是可以单独地存在于该方法之外。虽然图12-图20描述为一系列动作，但是应该理解的是，在其他实施例中，可以改变动作的顺序。虽然图12-图20示出并且描述为一组特定的动作，但是在其他实施例中，可以省略所示出和/或描述的一些动作。另外，其他实施例中，可以包括未示出和/或描述的动作。

参考图21，提供了图12-图20的方法的一些实施例的框图2100。

在2102，第一互连介电层沉积为在第一衬底的正面上覆盖第一衬底。参见例如图12。在可替代的实施例中，省略第一互连介电层的沉积。

在2104，第一沟槽电容器形成为穿过第一互连介电层在第一衬底的正面上延伸至第一衬底中。参见例如图12-图14。

在2106，第一互连结构形成为覆盖并且电连接至位于第一衬底的正面上的第一沟槽电容器，其中，第一互连结构包括交替地堆叠的多个导线和多个通孔。参见例如图15。

在2108，一对TSV形成为从第一衬底的背面穿过第一衬底延伸至第一互连结构，其中，TSV通过导线和通孔分别电连接至第一沟槽电容器的端子。参见例如图16和图17。

在2110，第二沟槽电容器形成为在第二衬底的正面上延伸至第二衬底中。参见例如图18。

在2112，第二互连结构形成为覆盖并且电连接至位于第二衬底的正面上的第二沟槽电容器，其中，第二互连结构包括交替地堆叠的多个导线和多个通孔。参见例如图18。

在2114，分别对第一互连结构和第二互连结构的接合表面进行预处理。参见例如图19。

在2116，第一互连结构和第二互连结构彼此对准。参见例如图19。

在2118，分别将第一互连结构和第二互连结构的接合表面在正面接合界面处混合接合至彼此，其中，导线和通孔将第一沟槽电容器和第二沟槽电容器电连接至TSV，并且通过正面接合界面并联。参见例如图19。第一沟槽电容器和第二沟槽电容器共同限定3D沟槽电容器。由于第一沟槽电容器和第二沟槽电容器沿着垂直维度或者Z维度分布在多个衬底上，因此3D沟槽电容器可能具有小的占位和高的电容两者。由于高的电容和小的占位，使得3D沟槽电容器可以具有高的电容密度。

在2120，对正面接合界面进行退火，以增强正面接合界面。参见例如图20。

虽然在此将图21的框图2100示出和描述为一系列动作或者事件，但是应该理解的是，这样的动作或者事件的所示顺序不应以限制性的意义来解释。例如，除了本文所示和/或描述的那些动作或者事件外，一些动作可以以不同的顺序发生和/或与其他动作或者事件同时发生。另外，可能不需要所示出的全部动作来实现本文描述的一个或者多个方面或者实施例，并且本文描述的一个或者多个动作可以在一个或者多个单独的动作和/或阶段中执行。

参考图22-图27，提供了用于形成图7的半导体结构的方法的一些实施例的一系列截面图2200-2700。半导体结构具有位于至少两个衬底上的并且通过TSV电连接在一起的沟槽部分。虽然该方法形成图7的半导体结构，但是可以采用该方法和该方法的变型来形成图8A-图8E、图9A、图9B、图10B、和图10C中的任意一者中的半导体结构，或者形成一些其他合适的半导体结构。

如图22的截面图2200和图23的截面图2300所示，分别形成第一IC管芯106a(参见例如图22)和第二IC管芯106b(参见例如图23)。第一器件层112a位于第一衬底110a的正面116上，而第二器件层112b位于第二衬底110b的正面116上。第一器件层112a和第二器件层112b包括对应的2D沟槽电容器126。2D沟槽电容器126包括交替地堆叠并且限定沟槽部分104的对应的电容器电极128和对应的电容器介电层130。第一IC管芯106a的沟槽部分104延伸至第一衬底110a中至第一深度D

第一互连结构114a覆盖并且电连接至第一IC管芯106a的位于第一衬底110a的正面116上的2D沟槽电容器126。类似地，第二互连结构114b覆盖并且电连接至第二IC管芯106b的位于第二衬底110b的正面116上的2D沟槽电容器126。第一互连结构114a和第二互连结构114b包括对应的互连介电层118，以及对应的导线120和对应的通孔122。导线120和通孔122交替地堆叠在互连介电层118中，以限定将2D沟槽电容器126并联电连接的导电路径。另外，TSV导线120a限定焊盘1502，以接收随后形成的TSV，并且将焊盘1502电连接至导线120的其余部分和通孔122的其余部分。导线120的其余部分和通孔122的其余部分继而将TSV导线120a电连接至2D沟槽电容器126的端子。在一些实施例中，TSV导线120a具有如图2中的相同的顶部布局。例如，图2可以沿着线E-E'截取，和/或沿着线F-F'截取。在可替代的实施例中，TSV导线120a具有一些其他合适的顶部布局。

在一些实施例中，第一IC管芯106a和第二IC管芯106b是对称的和/或通过相同的工艺形成。通过相同的工艺形成第一IC管芯106a和第二IC管芯106b可以例如降低制造成本，因为对于第一IC管芯106a和第二IC管芯106b而言，仅存在一个工艺而不是两个单独的工艺。另外，在一些实施例中，第一IC管芯106a和第二IC管芯106b通过在图12-图15中描述的工艺单独形成，不同之处在于，没有形成图14中的第一互连介电层118a，并且导线120和通孔122具有不同的布局。对于后者，可以在第一IC管芯106a和第二IC管芯106b的接合表面1902处省略导线，使得接合表面1902限于介电材料。在可替代的实施例中，第一IC管芯106a和/或第二IC管芯106b通过一些其他合适的工艺形成。

虽然第一IC管芯106a形成为如图7所示，但是第一IC管芯106a可以可替代地形成为如图8A-图8E、图9A、和图9B中的任意一者中所示。类似地，虽然第二IC管芯106b形成为如图7所示，但是第二IC管芯106b可以可替代地形成为如图8A-图8E、图9A、和图9B中的任意一者中所示。

如图24的截面图2400所示，第一IC管芯106a垂直翻转。另外，对第一互连结构114a和第二互连结构114b的接合表面1902进行预处理，并且进行粗略对准。在可替代的实施例中，省略线路对准和/或预处理。预处理可以例如包括清洁工艺、等离子体处理、用于熔融接合的一些其他合适的(一些)预处理工艺、或者前述的任意组合。

还通过图24的截面图2400示出，接合表面1902熔融接合在一起。用于实施熔融接合的工艺可以例如包括：1)将第一IC管芯106a与第二IC管芯106b精细对准，使得第一IC管芯106a的焊盘1502分别位于第二IC管芯106b的焊盘1502上方，并且与第二IC管芯106b的焊盘1502对准；以及2)使接合表面1902直接接触。但是，用于实施熔融接合的其他工艺是可以接受的。

如图25的截面图2500所示，对第一IC管芯106a和第二IC管芯106b进行退火，以增强第一IC管芯106a和第二IC管芯106b直接接触处的正面接合界面108。与图20相反，第一IC管芯106a的2D沟槽电容器126尚未彼此电连接。

如图26的截面图2600所示，从第一衬底110a的背面124薄化第一衬底110a。薄化可以减小第一衬底110a的厚度T

还通过图26的截面图2600示出，从第一衬底110a的背面124对第一IC管芯106a和第二IC管芯106b进行图案化，以形成延伸穿过第一IC管芯106a的焊盘1502并且分别暴露出第二IC管芯106b的焊盘1502的通孔开口2602。另外，TSV介电层134形成在第一IC管芯处的通孔开口2602的侧壁上。

用于形成通孔开口2602和TSV介电层134的工艺可以例如包括：1)实施光刻/蚀刻工艺至第一衬底110a的背面124中，直至到达第一IC管芯106a的焊盘1502；2)在第一衬底110a上方沉积介电层，该介电层进一步作为通孔开口2602的衬垫并且部分地填充通孔开口2602；3)回蚀介电层以暴露出第一IC管芯106a的焊盘1502，并且形成TSV介电层134；以及4)实施穿过第一IC管芯106a的焊盘1502至第二IC管芯106b的焊盘1502的蚀刻工艺。在步骤4)的蚀刻过程中，TSV介电层134可以例如用作横向蚀刻停止。虽然前述工艺用于图案化第一IC管芯106a和第二IC管芯106b以及用于形成TSV介电层134，但是其他工艺是可以接受的。

如图27的截面图2700所示，在通孔开口2602(参见例如图26)中分别形成TSV132。TSV132将第一IC管芯106a的2D沟槽电容器126与第二IC管芯106b的2D沟槽电容器126并联电连接。第一IC管芯106a和第二IC管芯106b的2D沟槽电容器126共同限定3D沟槽电容器102，该3D沟槽电容器102具有从第一衬底110a的背面124可访问的第一端子T

由于2D沟槽电容器126沿着垂直维度或者Z维度分布在第一器件层112a和第二器件层112b上，因此3D沟槽电容器102可以具有小的占位。另外，由于3D沟槽电容器102的电容是第一IC管芯106a和第二IC管芯106b中的2D沟槽电容器126的电容的总和，因此3D沟槽电容器102可以具有高的电容。由于高的电容和小的占位，使得3D沟槽电容器102可以具有高的电容密度。相应地，由于第一IC管芯106a和第二IC管芯106b通过熔融接合接合在一起，并且通过TSV132电连接在一起，因此可以避免与混合接合(参见例如图12-图21的方法)相关的技术挑战。

虽然参考方法的各种实施例描述了图22-图27，但是应该理解的是，图22-图27中所示的结构不限于该方法，而是可以单独地存在于该方法之外。虽然图22-图27描述为一系列动作，但是应该理解的是，在其他实施例中，可以改变动作的顺序。虽然图22-图27示出并且描述为一组特定的动作，但是在其他实施例中，可以省略所示出和/或描述的一些动作。另外，其他实施例中，可以包括未示出和/或描述的动作。

参考图28，提供了图22-图27的方法的一些实施例的框图2800。

在2802，第一沟槽电容器形成为在第一衬底的正面上延伸至第一衬底中。参见例如图22。

在2804，第一互连结构形成为覆盖并且电连接至位于第一衬底的正面上的第一沟槽电容器，其中，第一互连结构包括交替地堆叠的多个导线和多个通孔。参见例如图22。

在2806，第二沟槽电容器形成为在第二衬底的正面上延伸至第二衬底中。参见例如图23。

在2808，第二互连结构形成为覆盖并且电连接至位于第二衬底的正面上的第二沟槽电容器，其中，第二互连结构包括交替地堆叠的多个导线和多个通孔。参见例如图23。

在2810，分别对第一互连结构和第二互连结构的接合表面进行预处理。参见例如图24。

在2812，第一互连结构和第二互连结构彼此对准。参见例如图24。

在2814，分别将第一互连结构和第二互连结构的接合表面在正面接合界面处熔融接合至彼此，其中，在熔融接合完成时，第一互连结构和第二互连结构彼此电隔离。参见例如图24。

在2816，对正面接合界面进行退火，以增强正面接合界面。参见例如图25。

在2818，一对TSV形成为从第一衬底的背面穿过第一衬底和第一互连结构延伸至第二互连结构，其中，TSV通过导线和通孔电连接至第一沟槽电容器和第二沟槽电容器。参见例如图26和图27。第一沟槽电容器和第二沟槽电容器共同限定3D沟槽电容器。由于2D沟槽电容器沿着垂直维度或者Z维度分布在多个衬底上，因此3D沟槽电容器可能具有小的占位和高的电容两者。由于高的电容和小的占位，使得3D沟槽电容器可以具有高的电容密度。

虽然在此将图28的框图2800示出和描述为一系列动作或者事件，但是应该理解的是，这样的动作或者事件的所示顺序不应以限制性的意义来解释。例如，除了本文所示和/或描述的那些动作或者事件外，一些动作可以以不同的顺序发生和/或与其他动作或者事件同时发生。另外，可能不需要所示出的全部动作来实现本文描述的一个或者多个方面或者实施例，并且本文描述的一个或者多个动作可以在一个或者多个单独的动作和/或阶段中执行。

在一些实施例中，本发明提供了一种半导体结构，包括：第一衬底和第二衬底；第一沟槽电容器和第二沟槽电容器，分别延伸至第一衬底的正面和第二衬底的正面中，其中，第一衬底的正面和第二衬底的正面彼此面对；多个导线和多个通孔，堆叠在第一沟槽电容器和第二沟槽电容器之间，并且电连接至第一沟槽电容器和第二沟槽电容器；以及第一TSV，从与第一衬底的正面相反的第一衬底的背面延伸穿过第一衬底，其中，导线和通孔将第一TSV电连接至第一沟槽电容器和第二沟槽电容器。在一些实施例中，半导体结构还包括第一介电层，位于第一沟槽电容器和第一衬底之间，其中，第一沟槽电容器完全穿过第一介电层延伸至第一衬底的正面中。在一些实施例中，第一介电层的厚度约等于第一衬底的厚度和第二衬底的厚度之间的差值。在一些实施例中，多个导线和多个通孔分组为导线和通孔的第一交替堆叠件以及导线和通孔的第二交替堆叠件，并且其中，第一交替堆叠件和第二交替堆叠件彼此间隔开，并且通过第一TSV电连接在一起。在一些实施例中，多个导线和多个通孔限定从第一TSV延伸至第一沟槽电容器的第一导电路径，并且还限定从第一TSV延伸至第二沟槽电容器的第二导电路径，并且其中，第一导电路径和第二导电路径不重叠。在一些实施例中，多个导线和多个通孔分组为导线和通孔的第一交替堆叠件以及导线和通孔的第二交替堆叠件，其中，第一交替堆叠件和第二交替堆叠件在混合接合界面处直接接触，并且其中，第一TSV从第一衬底的背面延伸穿过第一衬底，并且终止于混合接合界面和第一衬底之间。在一些实施例中，多个导线和多个通孔限定从第一TSV延伸至第一沟槽电容器的第一导电路径，并且还限定从第一TSV延伸至第二沟槽电容器的第二导电路径，并且其中，第一导电路径和第二导电路径部分地重叠。在一些实施例中，半导体结构还包括：第二TSV，从第一衬底的背面延伸穿过第一衬底，并且其中，导线和通孔将第二TSV电连接至第一沟槽电容器和第二沟槽电容器。在一些实施例中，第一沟槽电容器包括：第一电极，具有柱状轮廓；电容器介电层，围绕在第一电极周围，并且使第一电极与第一衬底分隔开；以及第二电极，围绕在电容器介电层周围，并且使电容器介电层与第一衬底分隔开。

在一些实施例中，本发明提供一种IC，包括：第一IC管芯，包括第一衬底、位于第一衬底下面的第一互连结构、以及第一沟槽电容器，其中，第一沟槽电容器延伸至第一衬底中，并且位于第一衬底和第一互连结构之间；第二IC管芯，位于第一IC管芯下方，并且直接接合至第一IC管芯，其中，第二IC管芯包括第二衬底、位于第二衬底上面的第二互连结构、以及第二沟槽电容器，并且其中，第二沟槽电容器延伸至第二衬底中，并且位于第二衬底和第二互连结构之间；以及一对TSV，延伸穿过第一衬底，并且通过第一互连结构和第二互连结构电连接至第一沟槽电容器和第二沟槽电容器。在一些实施例中，TSV定位至第一IC管芯。在一些实施例中，TSV完全延伸穿过第一IC管芯，并且终止于第二IC管芯中，其中，TSV各自直接接触第一互连结构中的第一TSV导线的侧壁，并且其中，TSV各自直接接触并且终止于第二互连结构中的第二TSV导线的顶面。

在一些实施例中，本发明提供了一种用于形成3D沟槽电容器的方法，该方法包括：形成延伸至第一衬底的正面中的第一沟槽电容器；形成在第一衬底的正面上覆盖并且电连接至第一沟槽电容器的第一互连结构；形成延伸至第二衬底的正面中的第二沟槽电容器；形成在第二衬底的正面上覆盖并且电连接至第二沟槽电容器的第二互连结构；在第一互连结构和第二互连结构彼此直接接触的接合界面处将第一互连结构和第二互连结构接合在一起；以及形成从第一衬底的背面延伸穿过第一衬底的第一TSV，其中，第一TSV通过第一互连结构和第二互连结构电连接至第一沟槽电容器和第二沟槽电容器。在一些实施例中，第一沟槽电容器和第二沟槽电容器通过接合并联电连接。在一些实施例中，通过混合接合工艺实施接合，其中，第一互连结构的金属和介电材料在接合界面处分别地和直接地接触第二互连结构的金属和介电材料。在一些实施例中，该方法还包括：在接合之前实施蚀刻至第一衬底的背面中，其中，蚀刻形成开口，并且停止在第一互连结构中的TSV导线上；以及用导电材料填充开口，以在开口中限定第一TSV。在一些实施例中，在接合完成时，第一沟槽电容器和第二沟槽电容器彼此电隔离，并且其中，第一TSV的形成将第一沟槽电容器电连接至第二沟槽电容器。在一些实施例中，通过熔融接合工艺实施接合，其中，第一互连结构的介电材料在接合界面处直接接触第二互连结构的介电材料，并且其中，接合界面不具有导电材料。在一些实施例中，该方法还包括：在接合之后实施蚀刻至第一衬底的背面中，其中，蚀刻形成开口，并且停止在第二互连结构中的TSV导线上；以及用导电材料填充开口，以在开口中限定第一TSV。在一些实施例中，该方法还包括：沉积位于第一衬底的正面上的介电层；从第一衬底的正面实施蚀刻至介电层和第一衬底中，以形成沟槽；形成填充沟槽的多层电容器薄膜；以及将多层电容器薄膜图案化为第一沟槽电容器。

根据本申请的一个实施例，提供了一种半导体结构，包括：第一衬底和第二衬底；第一沟槽电容器和第二沟槽电容器，分别延伸至第一衬底的正面和第二衬底的正面中，其中，第一衬底的正面和第二衬底的正面彼此面对；多个导线和多个通孔，堆叠在第一沟槽电容器和第二沟槽电容器之间，并且电连接至第一沟槽电容器和第二沟槽电容器；以及第一贯穿衬底通孔(TSV)，从与第一衬底的正面相反的第一衬底的背面延伸穿过第一衬底，其中，导线和通孔将第一TSV电连接至第一沟槽电容器和第二沟槽电容器。在一些实施例中，半导体结构还包括：第一介电层，位于第一沟槽电容器和第一衬底之间，其中，第一沟槽电容器完全穿过第一介电层延伸至第一衬底的正面中。在一些实施例中，第一介电层的厚度约等于第一衬底的厚度和第二衬底的厚度之间的差值。在一些实施例中，多个导线和多个通孔分组为导线和通孔的第一交替堆叠件以及导线和通孔的第二交替堆叠件，并且其中，第一交替堆叠件和第二交替堆叠件彼此间隔开，并且通过第一TSV电连接在一起。在一些实施例中，多个导线和多个通孔限定从第一TSV延伸至第一沟槽电容器的第一导电路径，并且还限定从第一TSV延伸至第二沟槽电容器的第二导电路径，并且其中，第一导电路径和第二导电路径不重叠。在一些实施例中，多个导线和多个通孔分组为导线和通孔的第一交替堆叠件以及导线和通孔的第二交替堆叠件，其中，第一交替堆叠件和第二交替堆叠件在混合接合界面处直接接触，并且其中，第一TSV从第一衬底的背面延伸穿过第一衬底，并且终止于混合接合界面和第一衬底之间。在一些实施例中，多个导线和多个通孔限定从第一TSV延伸至第一沟槽电容器的第一导电路径，并且还限定从第一TSV延伸至第二沟槽电容器的第二导电路径，并且其中，第一导电路径和第二导电路径部分地重叠。在一些实施例中，半导体结构还包括：第二TSV，从第一衬底的背面延伸穿过第一衬底，并且其中，导线和通孔将第二TSV电连接至第一沟槽电容器和第二沟槽电容器。在一些实施例中，第一沟槽电容器包括：第一电极，具有柱状轮廓；电容器介电层，围绕在第一电极周围，并且使第一电极与第一衬底分隔开；以及第二电极，围绕在电容器介电层周围，并且使电容器介电层与第一衬底分隔开。

根据本申请的另一个实施例，提供了一种集成电路(IC)，包括：第一IC管芯，包括第一衬底、位于第一衬底下面的第一互连结构、以及第一沟槽电容器，其中，第一沟槽电容器延伸至第一衬底中，并且位于第一衬底和第一互连结构之间；第二IC管芯，位于第一IC管芯下方，并且直接接合至第一IC管芯，其中，第二IC管芯包括第二衬底、位于第二衬底上面的第二互连结构、以及第二沟槽电容器，并且其中，第二沟槽电容器延伸至第二衬底中，并且位于第二衬底和第二互连结构之间；以及一对贯穿衬底通孔(TSV)，延伸穿过第一衬底，并且通过第一互连结构和第二互连结构电连接至第一沟槽电容器和第二沟槽电容器。在一些实施例中，TSV定位至第一IC管芯。在一些实施例中，TSV完全延伸穿过第一IC管芯，并且终止于第二IC管芯中，其中，TSV各自直接接触第一互连结构中的第一TSV导线的侧壁，并且其中，TSV各自直接接触并且终止于第二互连结构中的第二TSV导线的顶面。

根据本申请的又一个实施例，提供了一种用于形成三维(3D)沟槽电容器的方法，该方法包括：形成延伸至第一衬底的正面中的第一沟槽电容器；形成在第一衬底的正面上覆盖并且电连接至第一沟槽电容器的第一互连结构；形成延伸至第二衬底的正面中的第二沟槽电容器；形成在第二衬底的正面上覆盖并且电连接至第二沟槽电容器的第二互连结构；在第一互连结构和第二互连结构彼此直接接触的接合界面处将第一互连结构和第二互连结构接合在一起；以及形成从第一衬底的背面延伸穿过第一衬底的第一贯穿衬底通孔(TSV)，其中，第一TSV通过第一互连结构和第二互连结构电连接至第一沟槽电容器和第二沟槽电容器。在一些实施例中，第一沟槽电容器和第二沟槽电容器通过接合并联电连接。在一些实施例中，其中，通过混合接合工艺实施接合，其中，第一互连结构的金属和介电材料在接合界面处分别地和直接地接触第二互连结构的金属和介电材料。在一些实施例中，用于形成三维(3D)沟槽电容器的方法还包括：在接合之前实施蚀刻至第一衬底的背面中，其中，蚀刻形成开口，并且停止在第一互连结构中的TSV导线上；以及用导电材料填充开口，以在开口中限定第一TSV。在一些实施例中，其中，在接合完成时，第一沟槽电容器和第二沟槽电容器彼此电隔离，并且其中，第一TSV的形成将第一沟槽电容器电连接至第二沟槽电容器。在一些实施例中，其中，通过熔融接合工艺实施接合，其中，第一互连结构的介电材料在接合界面处直接接触第二互连结构的介电材料，并且其中，接合界面不具有导电材料。在一些实施例中，用于形成三维(3D)沟槽电容器的方法还包括：在接合之后实施蚀刻至第一衬底的背面中，其中，蚀刻形成开口，并且停止在第二互连结构中的TSV导线上；以及用导电材料填充开口，以在开口中限定第一TSV。在一些实施例中，用于形成三维(3D)沟槽电容器的方法还包括：沉积位于第一衬底的正面上的介电层；从第一衬底的正面实施蚀刻至介电层和第一衬底中，以形成沟槽；形成填充沟槽的多层电容器薄膜；以及将多层电容器薄膜图案化为第一沟槽电容器。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。