一种稳定的片内时钟产生电路

技术领域

本发明属于集成电路设计技术领域，具体涉及一种稳定的片内时钟产生电路。

背景技术

时钟源是诸多电子系统的重要模块，如开关电源中利用时钟信号控制功率管的关断和开启，借此实现以斩波形式传递能量；数模转换器(ADC，Analog to DigitalConverters)中使用时钟信号对模拟信号进行采样，时钟频率决定了采样频率。因此，时钟源的质量将直接影响电子系统的整体性能。

参照图1，示出了一种常规片内时钟产生电路的结构示意图，具体包括两个比较器COMP1和COMP2、电流源I

图1所示的一种常规片内时钟产生电路的工作过程为：

当RS触发器输出信号CLK为低电平、输出信号CLK_B信号为高电平时，开关S1导通，开关S2关断，电流源I

图1所示的一种常规片内时钟产生电路，主要存在两个主要问题：一是结构上采用双比较器，会带来较大的功耗损失；二是两个比较器之间的失配，会对时钟频率稳定性产生不良影响。因此常规的片内时钟产生电路在功耗和频率稳定性方面还有不断进步和优化的空间。

发明内容

针对上述片内时钟产生电路存在的问题，本发明的目的在于提供一种稳定的片内时钟产生电路。

为了解决上述目的，本发明采用以下技术方案：

一种稳定的片内时钟产生电路，包括充放电电路、比较器和时序逻辑电路，其中：

所述充放电电路接收来自时序逻辑电路的第一时钟SW和第二时钟SW_B，并根据反馈时钟信号控制参考电流源Iref对充电电容C1左右极板重复充电，产生稳定的三角波信号VC；

所述比较器将充放电电路产生的三角波信号VC与参考电压源VREF相比较，输出比较信号VO；

所述时序逻辑电路接收比较器输出信号VO，并产生非交叠的第一时钟SW和第二时钟SW_B。

具体地说，上述充放电电路包括参考电流源Iref、充电电容C1、第一开关S1、第二开关S2、第三开关S3、第四开关S4和补偿电容C2，其中，

充电电流源Iref一端接补偿电容C2、第一开关S1和第二开关S2，一端接电源VDD；

补偿电容C2一端接第一开关S1和第二开关S2的一端，一端接地，第一开关S1和第二开关S2的另一端分别与充电电容C1的左右两个端口相连；

充电电容C1的左端还与第三开关S3相连，充电电容C1的右端还与第四开关S4相连，第三开关S3和第四开关S4的另一端共同接地；

第一开关S1、第二开关S2、第三开关S3、第四开关S4都由一个NMOS管和两个PMOS管组成，以第一开关S1为例，其中，

PM1_A和PM1_B的源极和漏极短接，PM1_A的漏极还连接NMOS管NM1的漏极，PM1_B的源极还连接NMOS管的源极，PM1_A、PM1_B和NM1的栅极相连，PM1_A和PM1_B尺寸相同，并且宽长比为NM1的一半；

第二开关S2、第三开关S3、第四开关S4的结构与第一开关S1相同，在此不再赘述；

第一开关S1、第四开关S4受第一时钟SW控制，第二开关S2和第三开关S3受第二时钟SW_B控制；

上述比较器的同相端口与参考电压源VREF的一端相连，比较器的反相端口连接补偿电容C2、第一开关S1和第二开关S2，比较器的输出与第一反相器的输入相连，参考电压源VREF的另一端接地；

上述时序逻辑电路包括一个D触发器、两个与门和六个反相器，第一反相器输入接比较器的输出VO，第一反相器输出接D触发器的时钟clk端口，D触发器的D端和

与现有技术相比，本发明具有以下优点：

本发明的片内时钟产生电路结构上仅使用了单个比较器，有效降低了功耗；利用开关实现了参考电流源对充电电容C1左右极板的循环充电和电容的瞬间放电，并使用补偿电容C2抵消了电容瞬间放电造成的负压突变，将充电节点VC三角波信号的低电位始终稳定为0，增强了信号的频率稳定性。

附图说明

图1为一种常规片内时钟产生电路

图2为本发明的片内时钟产生电路的电路结构图

图3为本发明的片内时钟产生电路的工作过程图

图4为本发明的片内时钟产生电路的仿真结果图

具体实施方式

以下结合附图对本发明做进一步详细阐述。

实施例一

如图2所示，本发明的一种稳定的片内产生电路，包括充放电电路、比较器和时序逻辑电路，其中，

充放电电路接收来自时序逻辑电路的第一时钟SW和第二时钟SW_B，并根据时钟信号控制参考电流源Iref对充电电容C1重复充电，产生稳定的三角波信号VC；

所述比较器将充放电电路产生的三角波信号VC与参考电压VREF相比较，输出比较信号VO；

所述时序逻辑电路接收比较器输出信号VO，并产生非交叠的第一时钟SW和第二时钟SW_B。

具体地说，上述充放电电路包括参考电流源Iref、充电电容C1、第一开关S1、第二开关S2、第三开关S3、第四开关S4和补偿电容C2，其中，

充电电流源Iref一端接补偿电容C2、第一开关S1和第二开关S2，一端接电源VDD；

补偿电容C2一端接第一开关S1和第二S2的一端，一端接地，第一开关S1和第二开关S2的另一端分别与充电电容C1的左右两个端口相连；

充电电容C1的左端还与第三开关S3相连，充电电容C1的右端还与第四开关S4相连，第三开关S3和第四开关S4的另一端共同接地；

第一开关S1、第二开关S2、第三开关S3、第四开关S4都由一个NMOS管和两个PMOS管组成，以第一开关S1为例，其中：

PM1_A、PM1_B的源极和漏极短接，PM1_A的漏极还连接NMOS管NM1的漏极，PM1_B的源极还连接NMOS管的源极，PM1_A、PM1_B和NM1的栅极相连，PM1_A和PM1_B尺寸相同，并且宽长比为NM1的一半，可以有效避免时钟馈通和电荷注入的影响；

第二开关S2、第三开关S3、第四开关S4的结构与第一开关S1相同，在此不再赘述；

第一开关S1、第四开关S4受第一时钟SW控制，第二开关S2和第三开关S3受第二时钟SW_B控制；

上述比较器的同相端口与参考电压源VREF的一端相连，比较器的反相端连接补偿电容C2的一端、第一开关S1和第二开关S2的一端，比较器的输出VO与时序逻辑电路中的第一反相器的输入相连，参考电压源VREF的另一端接地；

上述时序逻辑电路包括一个D触发器、两个与门和六个反相器，第一反相器输入接比较器的输出VO，第一反相器输出接D触发器的时钟clk端口，D触发器的D端和

本发明的工作原理如下：

充放电电路中第一开关S1和第四开关S4受第一时钟信号SW控制，第二开关S2和第三开关S3受第二时钟SW_B控制，且第一时钟SW和第二时钟SW_B是两相非交叠时钟，即两者不能同时为高。

预设充电电容C1和补偿电容C2上没有电荷，节点VC电压为0。比较器输出比较信号VO为高电平，通过时序逻辑电路处理后，第一时钟SW为高电平，第二时钟SW_B为低电平。第一开关S1和第四开关S4为导通状态，第二开关S2和第三开关S3为断开状态，充电电容C1的左极板端VL与补偿电容C2共同接参考电流源Iref，充电电容C1的右极板接地。参考电流源Iref开始对充电电容C1和补偿电容C2开始线性充电，产生三角波信号VC，其充电过程电压满足关系式：

V＝(Iref×t)/(C1+C2)

当充电节点电压VC大于参考电压源VREF时，比较器输出比较信号VO变为低电平，经过时序逻辑电路处理后，第一时钟SW变为低电平，第二时钟SW_B变为高电平。此时开关第一开关S1和第四开关S4断开，第二开关S2和第三开关S3导通，充电电容C1上极板VL瞬间切换接地，充电电容下极板VR瞬间切换接充电电流源Iref。

电容上压差不能突变，因此的VL与VR之差仍约为VREF，而VL＝0，因此VR＝-VREF。由于补偿电容C2的存在，其上电荷量为Qp＝C2×Vref，通过合理设置电容C1和C2的比例，可以中和充电电容C1上的负电荷Qn＝–C1×Vref，使得充电电容C1和补偿电容C2上总电荷量为0，比较器输出VO恢复为高电平，充电电流源Iref重新从向电容充电，产生三角波信号。

当充电节点电压VC再次大于VREF时，比较器输出VO变为低电平，通过时序逻辑信号处理后，第一时钟SW变为高电平，第二时钟SW_B变为低电平。最终该电路可以实现对电容的重复充放电，产生频率稳定的时钟信号。

实施例二

参照图3，示出了图2所示片内时钟产生电路的工作过程示意图，所述片内时钟产生电路的工作过程具体如下：

所述时钟产生电路上电后，t0时刻，充电节点VC的初始电压为0，充电电容C1的左极板电压VL为0，右极板电压VR为0，则比较器输出信号VO为高电平，第一时钟SW为高电平，第二时钟SW_B为低电平，第一开关S1和第四开关S4导通，第二开关S2和第三开关S3断开，充电电容C1左极板接参考电流源Iref开始充电，左极板电位VL和充电节点VC的电位相同，以Iref/(C1+C2)的斜率开始上升，产生三角波信号，补偿电容C2的右极板接地，VR电压始终为0。

t1时刻，当充电节点电位VC上升到参考电压VREF时，输出信号VO经过比较器延迟时间td后，在t2时刻变为低电平。第一时钟SW也随之变为低电平，第二时钟SW_B变为高电平，第一开关S1和第四开关S4断开，第二开关S2和第三开关S3导通。充电电容C1左极板VL上的电荷一瞬间被泄放，VL电压变为0，由于补偿电容C2的存在，充电电容C1的右极板VR与VC节点相连，电位被稳定为0。比较器经过延迟时间td后，在t3时刻输出再次变为高。充电电流源Iref再次对电容进行充电，充电电容C1右极板VR和充电节点VC相同，以继续以斜率Iref/(C1+C2)进行充电。直到t4时刻，VC电位大于VREF，比较器在t5时刻输出VO变为低电平，第一时钟SW随后变为高电平，第二时钟SW_B变为低电平，充电电容C1右极板VR上的电荷一瞬间被泄放，VR电压变为0，由于补偿电容C2的存在，充电电容C1的左极板VL再次与节点VC相连，电位被稳定为0，比较器经过td的延迟时间，在t6时刻输出VO再次变为高。参考电流源Iref重新对电容进行充电，节点VC电压开始线性升高，至此完成了一个周期。

时钟信号SW的一个周期包括充电节点VC从零电位上升到VREF电压的线性充电时间T1和比较器的延迟时间Td。根据电荷守恒原理可以得到线性充电时间T1的表达式为：

因此时钟信号的输出频率为：

图4为本发明的时钟产生电路的实际电路仿真图，输出第一时钟信号SW频率为800KHz，在一个周期内，充电电容C1的左右极板VR和VL被依次充电，产生三角波信号，并在VC大于VREF后，电荷被瞬间泄放到地，由于补偿电容C2的存在，没有出现瞬态负压突变，仿真显示每次重新充电时电容上初始电压为19nV，符合理论预期。

综上，该片内时钟产生电路具有以下优点：

首先，本发明的片内时钟产生电路，仅使用了单个比较器，较传统的双比较器结构，既减小了功耗，又消除了双比较器失配对频率稳定性造成的不良影响；

其次，本发明的片内时钟产生电路，采用翻转电容的结构对充电电容C1的左右极板依次充电产生三角波信号，并通过增加补偿电容C2对电容极板翻转造成的瞬态负压进行抑制，使得每次充电周期内，充电节点都是从0电位开始线性上升，增强了时钟信号的频率稳定性；

再者，本发明的片内时钟产生电路，开关结构中通过增加两个PMOS管，有效抑制了电荷注入和时钟馈通效应对信号频率造成的不良影响。

最后，本发明的片内时钟产生电路，产生的第一时钟SW和第二时钟SW_B为两相非交叠时钟，防止电容放电时四个开关同时导通，产生浪涌电流。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，进行的各种非实质性的改进，或未经改进，将本发明的上述构思和技术方案直接应用于其他场合的，都应该包含在本发明的保护范围内。