一种沟槽型半导体器件及其制作方法

技术领域

本发明涉及半导体技术领域，具体涉及一种沟槽型半导体器件及其制作方法。

背景技术

沟槽型半导体器件包括二极管、功率晶体管、晶闸管等，其中功率晶体管分为双极性结型晶体管(BJT)、结型场效应晶体管(JFET)、金属氧化物场效应晶体管(MOSFET)和绝缘栅双极晶体管(IGBT)等。其中，沟槽型MOSFET器件是沟槽型金属氧化物半导体场效应晶体管，具有导通电阻低、饱和压降低、开关速度快、沟道密度高、芯片尺寸小等优点，应用越来越普遍。但沟槽型MOSFET器件由于设计的局限性，会产生较大的电流密度，使芯片面积大幅减小，导致雪崩电流密度很大，使得Trench MOSFET器件的雪崩耐量(Energy of AvalancheSwitching，EAS)降低，导致MOSFET器件出现温度升高、功能失效以及可靠性下降等问题，限制了Trench MOSFET器件的发展和应用。

发明内容

本发明提出了一种沟槽型半导体器件及其制作方法，通过本发明提供的沟槽型半导体器件及其制作方法，能够使雪崩电流均流，减少雪崩电流的传输路径，提高沟槽型半导体器件雪崩耐量，获得高质量的沟槽型半导体器件。

为解决上述技术问题，本发明是通过如下的技术方案实现的。

本发明提出一种沟槽型半导体器件，至少包括：

衬底，包括源区，所述源区包括第一增强区、第二增强区和元胞区，且所述第一增强区设置在所述源区的四周，所述第二增强区设置在所述源区的中心区域，所述元胞区设置在所述第一增强区和所述第二增强区之间；

外延层，设置在所述衬底上，且所述外延层的掺杂浓度小于所述衬底的掺杂浓度；

源区多晶硅，设置在所述元胞区以及部分第一增强区的所述外延层内；

第一类型掺杂区，设置在所述源区的所述外延层内；

第二类型掺杂区，设置在所述元胞区的所述第一类型掺杂区内；

第一接触孔，设置在所述元胞区内；以及

第二接触孔，设置在所述第一增强区和第二增强区内，且所述第二接触孔的深度大于所述第一接触孔的深度。

在本发明一实施例中，在所述第一增强区内，在横向方向和/或纵向方向上，所述源区多晶硅等宽等间距成犬牙状阵列排列。

在本发明一实施例中，在所述横向方向和/或所述纵向方向上，至少每隔一条源区多晶硅去除一段多晶硅，去除的多晶硅的长度为多晶方形元胞的边长。

在本发明一实施例中，在所述源区内，所述源区多晶硅在横向方向和纵向方向上，关于中心对称设置。

在本发明一实施例中，在所述第二增强区内，在所述源区的正中央，在横向方向与纵向方向上各去除若干段多晶硅。

在本发明一实施例中，在所述第二增强区内，横向方向和/或纵向方向上各去除多晶硅的长度为多晶方形元胞的边长的2～5倍。

在本发明一实施例中，所述第一接触孔的开口深度大于所述第二类型掺杂区的深度，所述第二接触孔的开口深度小于所述第一类型掺杂区的深度。

在本发明一实施例中，在单位长度上，所述第二接触孔的开口面积大于所述第一接触孔的开口面积。

本发明还提供一种沟槽型半导体器件的制作方法，至少包括以下步骤：

提供一衬底，所述衬底包括源区，所述源区包括第一增强区、第二增强区和元胞区，且所述第一增强区设置在所述源区的四周，所述第二增强区设置在所述源区的中心区域，所述元胞区设置在所述第一增强区和所述第二增强区之间；

在所述衬底上形成外延层，且所述外延层的掺杂浓度小于所述衬底的掺杂浓度；

在所述元胞区以及部分第一增强区的所述外延层内形成源区多晶硅；

在所述源区的所述外延层内形成第一类型掺杂区；

在所述元胞区的所述第一类型掺杂区内形成第二类型掺杂区；

在所述元胞区内形成第一接触孔；以及

在所述第一增强区和第二增强区形成第二接触孔，且所述第二接触孔的深度大于所述第一接触孔的深度。

在本发明一实施例中，所述第一接触孔和所述第二接触孔同步形成。

综上所述，本发明提供一种沟槽型半导体器件及其制作方法，通过设置外延层，能提高击穿电压。通过增强区的设置能够使雪崩电流基本均流，避免了雪崩电流的局部集中，从而提升器件的性能。能够缩短雪崩电流的传输路径，使雪崩电流更易经由第二接触孔进行收集，从而增大器件的雪崩耐量。增强区不设置第二类型掺杂区，去掉了寄生NPN晶体管，减少了雪崩击穿现象的发生，能够从器件上部极大地提高了雪崩耐量。通过多种方式组合，增强雪崩耐量，获得高性能的沟槽型半导体器件。

当然，实施本发明的任一方式并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例中沟槽型半导体器件的平面分布示意图。

图2为本发明一实施例中源区中多晶硅的平面分布示意图。

图3为图2沿A-A方向形成硬质掩膜层和第一光阻层的剖视图。

图4为图2沿A-A方向形成源区沟槽和栅区沟槽的剖视图。

图5为图2沿A-A方向形成栅极介质层的剖视图。

图6为图2沿A-A方向形成源区多晶硅和栅区总多晶硅的剖视图。

图7为图2沿A-A方向形成第一类型掺杂区的剖视图。

图8为图2沿A-A方向形成第二类型掺杂区的剖视图。

图9为图2沿A-A方向形成介质层和第二光阻层的剖视图。

图10为图2沿A-A方向形成第一接触孔和第二接触孔的剖视图。

图11为第一接触孔和第二接触孔在源区的俯视图。

图12为图2沿A-A方向形成沟槽型半导体器件的剖视图。

标号说明：

10、衬底；100、终端区；200、源区；101、第一增强区；102、元胞区；103、第二增强区；104、多晶空白窗口；11、外延层；12、硬质掩膜层；13、第一光阻层；131、第一凹部；14、栅区沟槽；15、源区沟槽；16、栅极介质层；17、栅区总多晶硅；18、源区多晶硅；19、第一类型掺杂区；20、第二类型掺杂区；21、介质层；22、第二光阻层；221、第一开口；222、第二开口；23、第一接触孔；24、第二接触孔；25、金属层；26、背面金属层。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。

请参阅图1至图2所示，本申请提供一种沟槽型半导体器件的平面布局示意图，沟槽型半导体器件例如包括衬底10，衬底10包括终端区100和源区200，终端区100设置在源区200的四周。源区200包括第一增强区101、元胞区102和第二增强区103，在本实施例中，第二增强区103设置在源区200的中心位置，第一增强区101设置在源区200的外围，且环绕源区200设置，元胞区102位于第一增强区101和第二增强区103之间。通过设置增强区，使得第一增强区101和第二增强区103的雪崩电流相差不大，达到了雪崩电流基本均流的效果，避免了雪崩电流的局部集中，从而提升器件的性能。

请参阅图1至图2所示，在本发明一实施例中，图2是源区200中多晶硅的分布示意图，多晶硅包括栅区总多晶硅17和源区多晶硅18。其中，栅区总多晶硅17设置在源区200边缘的四周，源区多晶硅18设置在栅区总多晶硅17环绕的区域内，且源区200内的源区多晶硅18在横向方向X和纵向方向Y上，关于中心对称。在本实施例中，在第一增强区101内，在横向方向X和纵向方向Y上，源区多晶硅18等宽等间距成犬牙状阵列排列。即横向方向X上，至少每隔1条源区多晶硅18去除1小段多晶硅，去除多晶硅的长度例如为多晶方形元胞的边长。在纵向方向Y上，至少每隔1条源区多晶硅18去除1小段多晶硅，去除多晶硅的长度为多晶方形元胞的边长。在本实施例中，在第一增强区101内，例如以每隔1条源区多晶硅18，去除多晶硅，在其他实施例中，源区多晶硅18间隔数不做具体限制。在第二增强区103内，在源区200的正中央，在横向方向X与纵向方向Y上各去除若干段多晶硅，去除多晶硅的长度为多晶方形元胞的边长的若干倍，在本发明一实施例中，例如为2～5倍，第二增强区103例如形成为正方形或矩形的多晶空白窗口。第一增强区101内，形成若干个较大的多晶空白窗口104，多晶空白窗口104的形状例如为长条形。本申请并不限制多晶空白窗口104和第二增强区103的大小，具体依据沟槽型半导体器件的设计要求以及需要满足的雪崩耐量的要求进行选择。本申请还提供沟槽型半导体器件的制作方法，以图2中A-A方向的剖视图对制作方法进行阐述。

请参阅图1至图3所示，在本发明一实施例中，提供一衬底10，衬底10例如选自碳化硅(SiC)、氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、磷化铟(InP)、砷化镓(GaAs)、硅锗(GeSi)、蓝宝石、硅片或者其它III/V族化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。在本实施例中，衬底10例如选择硅片，且衬底10例如N型掺杂衬底。在衬底10上形成外延层11，外延层11例如为衬底10的同质外延层，且外延层11的掺杂浓度例如小于衬底10的掺杂浓度，以利于增大外延层的电阻率，提高击穿电压。在其他实施例中，衬底10和外延层11依据制作的沟槽型半导体器件进行选择。

请参阅图3所示，在本发明一实施例中，在外延层11上形成硬质掩膜层12，硬质掩膜层12例如为氧化硅(SiO

请参阅图3所示，在本发明一实施例中，在形成硬质掩膜层12后，在硬质掩膜层12上形成第一光阻层13，对第一光阻层13进行曝光和显影等工艺，在第一光阻层13上形成多个第一凹部131。其中，第一凹部131暴露部分硬质掩膜层12，以定义源区沟槽和栅区沟槽的位置。

请参阅图2至图4所示，在本发明一实施例中，在形成第一凹部131后，以第一光阻层13为掩膜，通过干法刻蚀或湿法刻蚀去除第一凹部131暴露的硬质掩膜层12，然后去除第一光阻层13，再以硬质掩膜层12为掩膜，刻蚀出部分外延层11，形成多个栅区沟槽14和多个源区沟槽15。其中源区沟槽15形成在源区内部，栅区沟槽14设置在两侧，即源区沟槽15设置在栅区沟槽14之间，且栅区沟槽14和源区沟槽15设置在外延层11内，即沟槽深度小于外延层11的厚度。在本实施例中，例如通过干法刻蚀去除硬质掩膜层12和部分衬底10，且干法刻蚀的刻蚀气体例如包括氯气(Cl

请参阅图4至图5所示，在本发明一实施例中，在沟槽刻蚀完成后，再去除硬质掩膜层12，硬质掩膜层12例如通过湿法刻蚀去除，且湿法刻蚀的刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)等，以减少对外延层11的损伤。在去除硬质掩膜层12后，在栅区沟槽14和源区沟槽15的侧壁和底部以及外延层11的表面上形成栅极介质层16。在本实施例中，栅极介质层16例如为氧化硅，且例如通过热氧化法、原位水汽生长法(In-Situ Steam Generation，ISSG)或化学气相沉积等方法形成，又例如通过干氧氧化或湿氧氧化法形成。在形成过程中，反应温度例如为1000℃～1150℃，又例如1050℃，通入混有少量氢气的氧气，氢气和氧气在衬底10的表面和沟槽内壁上形成水蒸气、OH自由基和O自由基等物质的混合物，与暴露的硅发生氧化反应，形成栅极介质层16。控制氢气和氧气的比例以及气体流量，控制栅极介质层16的厚度，本发明并不限制栅极介质层16的厚度，可根据制作的沟槽型半导体器件的要求进行选择，发明不作具体限定。

请参阅图5至图6所示，在本发明一实施例中，在栅极介质层16形成后，栅极介质层16上沉积栅极材料层(图中未显示)，直至沟槽内的栅极材料层凸出于外延层11的表面，且栅极材料层例如为多晶硅材料等。其中，栅极材料层例如为掺杂或未掺杂的多晶硅。在本实施例中，栅极材料层例如为N型掺杂的多晶硅材料，掺杂离子例如为磷(P)、砷(As)或锡(Sn)等N型离子。且栅极材料层例如通过低压化学气相沉积法等方法制备，然后对栅极材料层进行刻蚀，去除外延层11表面的栅极材料层，并确保栅区沟槽14和源区沟槽15内的栅极材料层的表面略低于衬底10的表面。在栅区沟槽14内的栅极材料层定义栅区总多晶硅17，在源区沟槽15内的栅极材料层定义为源区多晶硅18。

请参阅图6至图7所示，在本发明一实施例中，在刻蚀栅极材料层后，以外延层11上的栅极介质层16、源区多晶硅18和栅区总多晶硅17为离子注入阻挡层，向整个外延层11内注入硼(B)或氟化硼离子等P型杂质，在衬底10内形成P型掺杂的第一类型掺杂区19，第一类型掺杂区19从衬底10的表面向衬底10内延伸，且第一类型掺杂区19深度小于沟槽的深度。其中，第一类型掺杂区19杂质的注入浓度例如为1×10

请参阅图1、图7至图8所示，在本发明一实施例中，在形成第一类型掺杂区19后，以外延层11上的栅极介质层16、源区多晶硅18和栅区总多晶硅17为离子注入阻挡层，在元胞区102内的第一类型掺杂区19内注入砷(As)或锡(Sn)等N型杂质，以形成第二类型掺杂区20，第二类型掺杂区20从衬底10的表面向衬底10内延伸，且第二类型掺杂区20深度小于第一类型掺杂区19的深度。即在本申请中，第二类型掺杂区20仅形成在元胞区102内。其中，第二类型掺杂区20的杂质的注入浓度例如为1×10

请参阅图8至图9所示，在本发明一实施例中，在形成第二类型掺杂区20后，去除外延层11上的栅极介质层16，栅极介质层16例如通过干法刻蚀或湿法刻蚀去除。在本实施例中，例如通过湿法刻蚀去除，且湿法刻蚀的刻蚀液例如为氢氟酸或BOE溶液等。在外延层11、栅极介质层16和多晶硅上形成介质层21，其中，介质层21例如为氧化硅、氟化硅(SiF)、碳氧化硅(SiOC)或氟氧化硅(SiOF)等低介电常数(Low-K)材料，且介质层21例如通过化学气相沉积或低压化学气相沉积法(Low Pressure Chemical Vapor Deposition，LPCVD)等方法沉积，介质层21的厚度依据制作要求进行选择。

请参阅图9所示，在本发明一实施例中，在形成介质层21后，在介质层21上形成第二光阻层22，对第二光阻层22进行曝光和显影等工艺，在第二光阻层22上形成多个第一开口221和第二开口222。其中，第一开口221设置在元胞区102内相邻源区多晶硅18之间，第二开口222设置在第一增强区101和第二增强区103内，以定位第一接触孔和第一接触孔的位置。在本实施例中，第二开口222的开口宽度大于第一开口221的开口宽度。

请参阅图9至图11所示，在本发明一实施例中，在形成第二光阻层22后，通过干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的工艺等，刻蚀介质层21和部分外延层11，形成接触孔开口(图中未显示)，用于形成接触孔。其中，接触孔包括第一接触孔23和第二接触孔24，第一开口221用于定位第一接触孔23的位置，第二开口222用于定位第二接触孔24的位置。即第一接触孔23设置在元胞区，第二接触孔24设置在第一增强区101和第二增强区103内。在本实施例中，由于第一开口221的开口宽度小于第二开口222的开口宽度，因此，第一接触孔23的深度小于第二接触孔24的深度，且第二接触孔24的深度小于第一类型掺杂区19的深度，第一接触孔23的深度大于第二类型掺杂区20的深度，小于第一类型掺杂区19的深度。其中，在俯视图中，第一接触孔23的形状例如为正方形，第二接触孔24的形状例如为长方形或正方形，且在单位长度上，第二接触孔24的开口面积大于第一接触孔23的开口面积。通过第二接触孔24的深度大于第一接触孔23的深度，能够缩短雪崩电流的传输路径，使雪崩电流更易经由第二接触孔24进行收集，从而增大器件的雪崩耐量。

请参阅图10至图11所示，在本发明一实施例中，在形成接触孔开口后，在接触孔开口底部进行BF

请参阅图10和图12所示，在本发明一实施例中，在形成接触孔后，在介质层21和接触孔上形成金属层25，金属层25的成分例如为铝硅或铝硅铜等，且金属层25例如通过物理气相沉积，又例如溅射或蒸发等方法沉积，其沉积的厚度例如为3μm-5μm，又例如为4μm等。在形成金属层25后，在金属层上形成图案化的光阻层(图中未显示)。对金属层25进行刻蚀，形成源区金属、栅区金属和终端金属(图中未显示)，以便于沟槽型半导体器件的工作。

请参阅图12所示，在本发明一实施例中，在衬底10上形成金属层25后，还可以进行在金属层25上进行钝化层(图中未显示)的沉积、光刻和刻蚀，以形成引线窗口，沉积的钝化层例如为二氧化硅和氮化硅，总厚度0.8μm～1.2μm。再在衬底10的背面形成背面金属层26，具体的，在衬底10相对于金属层25的一侧，对衬底10进行减薄，且衬底10减薄的厚度例如为100μm～200μm，在减薄衬底10后，再形成背面金属层26。背面金属层26例如为金属钛、镍或银等层组成的复合金属层，且背面金属层26例如通过物理气相沉积等方法沉积，其沉积的厚度例如为1μm-3μm。

请参阅图12所示，在本申请提供的沟槽型半导体器件，在增强区未设置第二类型掺杂区20，所以不提供导通电流。当器件关断时，器件外围感性负载产生瞬时过冲电压加在器件的背面金属层26上，产生雪崩电流。雪崩电流在增强区的流动路径为：雪崩电流从外延层11流向第一类型掺杂区19，再流向接触孔中的源区金属，被源区金属收集。由于增强区中没有第二类型掺杂区20，不会出现元胞区中由于第二类型掺杂区20的存在，雪崩电流流过第二类型掺杂区20下方的第一类型掺杂区19时沿电流方向产生的寄生电阻，从而引起寄生NPN晶体管开启，导致器件发生雪崩击穿的现象。故通过增强区的设置，能够从器件上部极大地提高了EAS。

请参阅图12所示，本申请提供的沟槽型半导体器件的雪崩电流流动方向如图12中的箭头所示。其中，IA是来自终端区并流向周围第一增强区101中第一类型掺杂区19的雪崩电流，IB1表示来自元胞区102并流向周围第一增强区101中第一类型掺杂区19的雪崩电流，IB2表示来自元胞区102并流向第二增强区103中第一类型掺杂区19的雪崩电流。由于终端区离第二增强区103的距离较远，终端雪崩电流流向第二增强区103的雪崩电流很少，图中未画出。由于元胞区102位于第一增强区101和第二增强区103之间，所以元胞区102正中央两侧的雪崩电流分别主要流向第一增强区101和第二增强区103。因此，本申请的两个增强区的合理设置，使得第一增强区101和第二增强区103的雪崩电流相差不大，达到了雪崩电流基本均流的效果，避免了雪崩电流的局部集中，从而进一步从器件上部增大了雪崩耐量。且增强区内的第二接触孔24深度大于元胞区内的第一接触孔23，使得雪崩电流更容易被增强区收集，从而更进一步从器件上部增大了雪崩耐量。即本申请通过多种方式组合，增强雪崩耐量，获得高性能的沟槽型半导体器件。

综上所述，本发明提供一种沟槽型半导体器件及其制作方法，通过设置外延层，能够增大外延层的电阻率，提高击穿电压。通过设置第一增强和第二增强区，达到使雪崩电流基本均流的效果，避免了雪崩电流的局部集中，从而提升器件的性能。通过第二接触孔的深度大于第一接触孔的深度，能够缩短雪崩电流的传输路径，使雪崩电流更易经由第二接触孔进行收集，从而增大器件的雪崩耐量。增强区不设置第二类型掺杂区，减少雪崩击穿现象的发生能够从器件上部极大地提高了雪崩耐量。通过多种方式组合，增强雪崩耐量，获得高性能的沟槽型半导体器件。

在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。