一种显示面板及显示装置

【技术领域】

本申请涉及显示技术领域，其特别涉及一种显示面板及显示装置。

【背景技术】

目前，随着显示面板的普及程度越来越高，用户不仅对显示面板的功能要求越来越高，且用户对显示面板的外观也有了更高的要求，例如具有更窄边框的显示面板，进而为用户带来更好的视觉体验。

目前的显示面板会划分像素电路设置区与外围区，并将多条与像素电路电连接的信号线设置于外围区，占用外围区较大的布线空间，导致难以实现窄边框，使显示面板视觉体验不佳。

【申请内容】

有鉴于此，本申请实施例提供了一种显示面板及显示装置。

第一方面，本申请实施例提供一种显示面板，包括：

像素电路设置区和外围区，外围区至少部分围绕像素电路设置区；显示面板包括：

多条第一信号线，第一信号线位于像素电路设置区，第一信号线沿第一方向延伸且多条第一信号线沿第二方向排布；第一方向与第二方向交叉；

多条第二信号线，第二信号线沿第二方向延伸且多条第二信号线沿第一方向排布；至少部分第二信号线与至少部分第一信号线电连接，和/或，至少部分第二信号线与第一移位寄存器电连接且第一移位寄存器与至少部分第一信号线电连接；

其中，至少部分第二信号线位于像素电路设置区。

在第一方面的一些可实现方式中，显示面板包括多条数据线及第一连接线，数据线与第一连接线位于像素电路设置区；

数据线沿第二方向延伸且多条数据线沿第一方向排布；第一连接线与数据线位于不同膜层且至少部分数据线与第一连接线电连接；

位于像素电路设置区的第二信号线与第一连接线位于相同膜层。

在第一方面的一些可实现方式中，像素电路设置区包括第一区域和第二区域；沿第一方向，第一区域位于第二区域与外围区之间；

第二区域内包括的数据线与第一连接线电连接，且沿垂直于显示面板所在面的方向，第一连接线的投影的正投影与第一区域无交叠；

其中，位于像素电路设置区的第二信号线设置在第一区域。

在第一方面的一些可实现方式中，在第一区域内，沿垂直于显示面板所在面的方向，第一连接线与第二信号线无交叠。

在第一方面的一些可实现方式中，至少部分第二信号线与第一移位寄存器电连接，且第一移位寄存器电连接的至少部分第二信号线位于像素电路设置区；

其中，与第一移位寄存器电连接且位于像素电路设置区的第二信号线包括起始信号线、时钟信号线、固定电位信号线中的至少一者。

在第一方面的一些可实现方式中，显示面板还包括第二连接线，第一移位寄存器通过第二连接线与位于像素电路设置区的至少部分第二信号线电连接；

其中，第二连接线与第二信号线位于不同膜层。

在第一方面的一些可实现方式中，显示面板还包括第二移位寄存器，第一移位寄存器位于像素电路设置区与第二移位寄存器之间；

其中，第一移位寄存器电连接的至少部分第二信号线位于像素电路设置区。

在第一方面的一些可实现方式中，部分第二信号线与第一移位寄存器电连接，且部分第二信号线与第二移位寄存器电连接；

其中，第一移位寄存器电连接的至少部分第二信号线位于像素电路设置区，且第二移位寄存器电连接的至少部分第二信号线位于像素电路设置区。

在第一方面的一些可实现方式中，位于像素电路设置区的第二信号线与第二移位寄存器电绝缘。

在第一方面的一些可实现方式中，多条第二信号线中包括复位信号总线，至少部分所述第一信号线为像素电路提供复位信号，复位信号总线与至少部分为所述像素电路提供复位信号的第一信号线电连接；

其中，复位信号总线位于像素电路设置区。

第二方面，本申请实施例提供一种显示装置，包括如第一方面提供的显示面板。

在本申请实施例中，将显示面板中至少部分第二信号线位于像素电路设置区，可以减少外围区信号线的数量，进而减少外围区的布线空间，实现外围区面积减小，即实现窄边框，提高显示面板观感。且至少部分第二信号线与第一信号线电连接，和/或至少部分第二信号线通过第一移位寄存器电连接，即与第一信号线直接或间接电连接的第二信号线均可位于像素电路设置区，从而可以根据不同需求使不同种类的第二信号线位于像素电路设置区，因此本申请实施例实现窄边框的同时可对显示面板的其他布线需求影响较小。

【附图说明】

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例提供的一种显示面板示意图；

图2为本申请实施例相关的一种像素电路的等效电路图；

图3为本申请实施例提供的一种显示面板示意图；

图4为本申请实施例提供的一种显示面板示意图；

图5为本申请实施例提供的一种显示面板示意图；

图6为本申请实施例提供的一种显示面板的局部示意图；

图7为本申请实施例提供的一种显示面板的局部示意图；

图8为本申请实施例提供的一种显示面板的局部示意图；

图9为本申请实施例提供的一种显示面板的局部示意图；

图10为本申请实施例提供的一种显示面板的局部示意图；

图11为本申请实施例提供的一种显示面板的局部示意图；

图12为本申请实施例提供的一种显示面板的局部示意图；

图13为本申请实施例提供的一种显示面板的局部示意图；

图14为本申请实施例提供的一种显示面板的局部示意图；

图15为本申请实施例提供的一种显示面板的局部示意图；

图16为本申请实施例提供的一种显示面板的局部剖面示意图；

图17为本申请实施例提供的一种显示面板的局部示意图；

图18为本发明实施例提供的一种显示装置的示意图。

【具体实施方式】

为了更好的理解本申请的技术方案，下面结合附图对本申请实施例进行详细描述。

应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本说明书的描述中，需要理解的是，本申请权利要求及实施例所描述的“基本上”、“近似”、“大约”、“约”、“大致”“大体上”等词语，是指在合理的工艺操作范围内或者公差范围内，可以大体上认同的，而不是一个精确值。

应当理解，尽管在本申请实施例中可能采用术语第一、第二、第三等来描述绕线部、子部等，但这些绕线部、子部等不应限于这些术语。这些术语仅用来将绕线部、子部等彼此区分开。例如，在不脱离本申请实施例范围的情况下，第一绕线部也可以被称为第二绕线部，类似地，第二绕线部也可以被称为第一绕线部。

本案申请人通过细致深入研究，对于现有技术中所存在的问题，而提供了一种解决方案。

图1为本申请实施例提供的一种显示面板示意图。

如图1所示，本申请实施例提供一种显示面板00，显示面板00包括像素电路设置区AA和外围区NA，外围区NA至少部分围绕像素电路设置区AA。可选地，外围区NA完全围绕像素电路设置区AA；可选地，外围区NA部分围绕像素电路设置区AA。像素电路设置区AA用于设置像素电路P且像素电路设置区AA也可以用于设置发光器件等，像素电路设置区AA为显示面板00中用于进行发光显示的主要区域；外围区NA主要用于设置外围电路、外围信号线等。

显示面板00包括多条第一信号线L1，第一信号线L1位于像素电路设置区AA，第一信号线L1沿第一方向X延伸且多条第一信号线L1沿第二方向Y排布；第一方向X与第二方向Y交叉。第一信号线L1为与像素电路P电连接的信号线，第一信号线L1为像素电路P传输电信号。

其中，第一信号线L1为像素电路P所传输的电信号可以来自于芯片，也可以来自于设置在外围区NA的外围电路。当第一信号线L1为像素电路P所传输的电信号来自于芯片时，则第一信号线L1通过外围信号线与芯片电连接；当第一信号线L1为像素电路P所传输的电信号可以来自于设置在外围区NA的外围电路时，第一信号线L1与外围电路的输出端电连接。

图2为本申请实施例相关的一种像素电路的等效电路图。

像素电路设置区AA内设置的像素电路P1的等效电路图可以如图2所示，需要说明的是，像素电路设置区AA内设置的像素电路P1的等效电路图也可以为其他形式，本申请对此不作限定。

如图2所示，像素电路包括驱动晶体管T0、数据写入晶体管T1、阈值抓取晶体管T2、电源电压写入晶体管T3、发光控制晶体管T4、第一复位晶体管T5及第二复位晶体管T6。

数据写入晶体管T1的第一极与数据线DL电连接、第二极与驱动晶体管T0的第一极电连接、栅极与第一扫描线S1电连接；阈值抓取晶体管T2的第一极与驱动晶体管T0的第二极电连接、第二极与驱动晶体管T0的栅极电连接、栅极与第一扫描线S1电连接。在数据写入阶段，第一扫描线S1传输使能信号控制数据写入晶体管T1与阈值抓取晶体管T2开启，数据线DL上传输的数据信号可以传输至驱动晶体管T0的栅极。

电源电压写入晶体管T3的第一极与电源信号线PVDD电连接、第二极与驱动晶体管T0的第一极电连接、栅极与第二扫描线S2电连接；发光控制晶体管T4的第一极与驱动晶体管T0的第二极电连接、第二极与发光器件LE电连接、栅极与第二扫描线S2电连接。在发光阶段，第二扫描线S2传输使能信号控制电源电压写入晶体管T3与发光控制晶体管T4开启，电源信号线PVDD传输的电源电压传输至驱动晶体管T0的第一极，驱动晶体管T0的栅极电位与数据信号相关且第一极电位与电源电压相关，则驱动晶体管T0产生流向发光器件LE的发光驱动电流。

第一复位晶体管T5的第一极与第一复位线R1电连接、第二极与驱动晶体管T0的栅极电连接、栅极与第三扫描线S3电连接；第二复位晶体管T6的第一极与第二复位线R2电连接、第二极与发光控制晶体管T4的第二极电连接、栅极与第三扫描线S3电连接。在复位阶段，第三扫描线S3传输使能信号，控制第一复位晶体管T5及第二复位晶体管T6开启，第一复位线R1与第二复位线R2所分别传输的复位信号可以分别传输至驱动晶体管T0的栅极和发光控制晶体管T4的第二极。

第一信号线L1可以包括电源信号线PVDD、第一复位线R1、第二复位线R2中的至少一者，作为电源信号线PVDD/第一复位线R1/第二复位线R2的第一信号线L1可以通过外围信号线与芯片电连接。

需要说明的是，像素电路设置区AA内的电源信号线PVDD可以为网格状结构，即电源信号线PVDD包括沿第一方向X延伸的部分及沿第二方向Y延伸的部分且沿第一方向X延伸的部分与其沿第二方向Y延伸的部分可以电连接。在本申请实施例中，若第一信号线L1包括电源信号线PVDD，则电源信号线PVDD中沿第一方向X延伸的部分为第一信号线L1。

第一复位线R1、第二复位线R2也可以为网格状结构，则在本申请实施例中，若第一信号线L1包括第一复位线R1，则第一复位线R1中沿第一方向X延伸的部分为第一信号线L1；若第一信号线L1包括第二复位线R2，则第二复位线R2中沿第一方向X延伸的部分为第一信号线L1。

第一信号线L1可以包括第一扫描线S1、第二扫描线S2及第三扫描线S3中的至少一者，作为第一扫描线S1/第二扫描线S2/第三扫描线S3的第一信号线L1可以与外围电路的输出端电连接。

其中，第一扫描线S1、第二扫描线S2及第三扫描线S3均沿第一方向X延伸。并且，多条第一扫描线S1沿第二方向Y排布、多条第二扫描线S2沿第二方向Y排布、多条第三扫描线S3沿第二方向Y排布。

图3为本申请实施例提供的一种显示面板示意图，图4为本申请实施例提供的一种显示面板示意图，图5为本申请实施例提供的一种显示面板示意图。

如图3-图5所示，在本申请的一个实施例中，外围区NA设置有至少一个移位寄存器R，移位寄存器R向扫描线输出扫描信号。移位寄存器R包括多个级联的移位寄存电路，移位寄存电路的输出端电连接扫描线。例如，如图3-图5所示，右侧的移位寄存器R中所包括的移位寄存电路的输出端可以与第一扫描线S1电连接，左侧的移位寄存器R中所包括的移位寄存电路的输出端可以与第二扫描线S2电连接。

此外，第一扫描线S1、第二扫描线S2及第三扫描线S3可以分别与不同的移位寄存器R中的移位寄存电路的输出端电连接。则作为第一扫描线S1/第二扫描线S2/第三扫描线S3的第一信号线L1可以具体与移位寄存器R的输出端电连接。

在本申请实施例中，如图3-图5所示，显示面板00还包括多条第二信号线L2，第二信号线L2沿第二方向Y延伸且多条第二信号线L2沿第一方向X排布。至少部分第二信号线L2与至少部分第一信号线L1电连接，即该至少部分第二信号线L2作为外围信号线用于为第一信号线L1传输信号；和/或，至少部分第二信号线L2与移位寄存器R电连接且移位寄存器R与至少部分第一信号线L1电连接，即该至少部分第二信号线L2作为外围信号线用于为移位寄存器R传输信号。

如图3所示，第二信号线L2与至少部分第一信号线L1电连接。

如图4所示，第二信号线L2与移位寄存器R电连接且移位寄存器R与至少部分第一信号线L1电连接。

如图5所示，部分第二信号线L2与第一信号线L1电连接且部分第二信号线L2与移位寄存器R电连接。

如图3及图5所示，当第二信号线L2与至少部分第一信号线L1电连接时，第二信号线L2的一端与芯片电连接且另一端与第一信号线L1电连接，则该第二信号线L2为上述“第一信号线L1通过外围信号线与芯片电连接”中的外围信号线。

如图4及图5所示，当第二信号线L2与移位寄存器R电连接时，第二信号线L2的一端与芯片电连接且另一端与移位寄存器R电连接，则该第二信号线L2为上述“第一信号线L1与外围电路的输出端电连接”中的外围电路与芯片之间的外围信号线。

设置在外围区NA的至少一个移位寄存器R中包括第一移位寄存器。

在本申请实施例中，至少部分第二信号线V2位于像素电路设置区AA。即至少部分电连接第一信号线L1的第二信号线L2位于像素电路设置区AA，和/或，至少部分电连接第一移位寄存器的第二信号线L2位于像素电路设置区AA。至少部分第二信号线V2位于像素电路设置区AA，即，将与芯片电连接的部分外围走线移位至像素电路设置区AA，减少了设置在外围区NA内的走线的空间，从而使得外围区NA的宽度得以减小，实现显示面板00窄边框显示。

图6为本申请实施例提供的一种显示面板的局部示意图，图7为本申请实施例提供的一种显示面板的局部示意图。

如图6及图7所示，移位寄存器R与起始信号线S、时钟信号线、固定电位信号线电连接，时钟信号线可以包括第一时钟信号线C、第二时钟信号下X，固定电位线信号线可以包括第一固定电位信号线VL、第二固定电位信号线VH。起始信号线S用于向移位寄存器R传输触发信号，第一时钟信号线C与第二时钟信号线X均用于向移位寄存器R传输时钟信号，第一固定电位信号线VL与第二固定电位信号线VH均用于向移位寄存器R传输固定电平信号。其中，第一时钟信号线C与第二时钟信号线X传输不同的时钟信号，第一固定电位信号线VL与第二固定电位信号线VH中的一者可以传输低电平信号且另一者可以传输高电平信号。

在一些实施例中，如图6及图7所示，至少部分第二信号线L2与第一移位寄存器R1电连接且与第一移位寄存器R1电连接的至少部分第二信号线L2位于像素电路设置区AA。

进一步地，与第一移位寄存器R1电连接且位于像素电路设置区AA的第二信号线L2包括起始信号线S、时钟信号线CX、固定电位信号线FK中的至少一者。例如，如图6所示，与第一移位寄存器R1分别电连接的第一时钟信号线C1和第二时钟信号线X1均设置在像素电路设置区AA。例如，如图7所示，与第一移位寄存器R1电连接的起始信号线S1设置在像素电路设置区AA。

本申请实施例中将与第一移位寄存器R1电连接的起始信号线S、时钟信号线、固定电位信号线中的至少一者移至像素电路设置区AA中，减少设置在外围区NA的走线的占用空间，有利于实现显示面板的窄边框。

如图6及图7所示，在本实施例的一种实现方式中，显示面板00还包括第二连接线J2，第一移位寄存器R1通过第二连接线J2与位于像素电路设置区AA的至少部分第二信号线L2电连接。即，在将与第一移位寄存器R1电连接的部分第二信号线L2移位至像素电路设置区AA后，该些第二信号线L2不再与第一移位寄存器R1相邻设置，通过设置第二连接线J2可以实现第一移位寄存器R1与该些第二信号线L2的电连接。

其中，第二连接线J2与第二信号线L2位于不同导电膜层，则与第一移位寄存器R1电连接且位于像素电路设置区AA第二信号线L2通过跳线的第二连接线J2实现与第一移位寄存器R1的电连接。

如图6所示，第一时钟信号线C及第二时钟信号线X与第一移位寄存器R1电连接且该第一时钟信号线C及第二时钟信号线X位于像素电路设置区AA，该第一时钟信号线C及第二时钟信号线X分别通过不同的第二连接线J2与第一移位寄存器R1电连接，第二连接线J2与该第一时钟信号线C及第二时钟信号线X位于不同的导电膜层。

如图7所示，起始信号线S与第一移位寄存器R1电连接且该起始信号线S位于像素电路设置区AA，该起始信号线S通过第二连接线J2与第一移位寄存器R1电连接，第二连接线J2与该起始信号线S位于不同的导电膜层。

图8为本申请实施例提供的一种显示面板的局部示意图，图9为本申请实施例提供的一种显示面板的局部示意图。

如图8、图9所示，在一些实施例中，显示面板00还包括第二移位寄存器R2，第一移位寄存器R1位于像素电路设置区AA与第二移位寄存器R2之间，即第一移位寄存器R1相对于第二移位寄存器R2更靠近像素电路设置区AA。可选地，第一移位寄存器R1相对于设置在外围区NA的其他任意移位寄存器R更靠近像素电路设置区AA。

其中，第一移位寄存器R1电连接的至少部分第二信号线L2位于像素电路设置区AA，由于第一移位寄存器R1距离像素电路设置区AA较近，因此，使第一移位寄存电路R1电连接的至少部分第二信号线L2位于像素电路设置区AA，可以降低第二信号线L2移至像素电路设置区AA的难度。

在本实施例对应的一种技术方案中，位于像素电路设置区AA的第二信号线L2与第二移位寄存器R2电绝缘，即第二移位寄存器R2所电连接的外围信号线仅设置在外围区NA，而不设置在像素电路设置区AA，避免第二移位寄存器R2与像素电路设置区AA内的第二信号线L2之间较大的电连接难度导致的不良。

如图8所示，将与第一移位寄存器R1电连接的起始信号线S标记为S1且将与第二移位寄存器R2电连接的起始信号线S标记为S2。与第一移位寄存器R1电连接的起始信号线S1设置在像素电路设置区AA且该起始信号线S1与第一移位寄存器R1电连接，与第二移位寄存器R2电连接的起始信号线S2设置在外围区NA。此时，与第一移位寄存器R1电连接的起始信号线S1为设置在像素电路设置区AA的第二信号线L2。可选地，第二连接线J2与起始信号线S1可以位于不同导电膜层。

如图9所示，时钟信号线包括第一时钟信号线C与第二时钟信号线K，将与第一移位寄存器R1电连接的第一时钟信号线C标记为C1且将与第二移位寄存器R2电连接的第一时钟信号线C标记为C2。与第一移位寄存器R1电连接的第一时钟信号线C1设置在像素电路设置区AA且该第一时钟信号线C1通过第二连接线J2与第一移位寄存器R1电连接，与第二移位寄存器R2电连接的第一时钟信号线C2设置在外围区A2。此时，与第一移位寄存器R1电连接的第一时钟信号线C1为设置在像素电路设置区AA的第二信号线L2。可选地，第二连接线J2与第一时钟信号线C1可以位于不同导电膜层。

如图9所示，时钟信号线包括第一时钟信号线C与第二时钟信号线K，将与第一移位寄存器R1电连接的第二时钟信号线K标记为K1且将第二移位寄存器R2电连接的第二时钟信号线K标记为K2。与第一移位寄存器R1电连接的第二时钟信号线K1设置在像素电路设置区AA且该第二时钟信号线K1通过第二连接线J2与第一移位寄存器R1电连接，与第二移位寄存器R2电连接的第二时钟信号线K2设置在外围区A2。此时，与第一移位寄存器R1电连接的第二时钟信号线K1为设置在像素电路设置区AA的第二信号线L2。可选地，第二连接线J2与第二时钟信号线K1可以位于不同导电膜层。

在本实施例对应的一种技术方案中，部分第二信号线L2与第一移位寄存器R1电连接，且部分第二信号线L2与第二移位寄存器R2电连接；其中，第一移位寄存器R1电连接的至少部分第二信号线L2位于像素电路设置区AA，且第二移位寄存器R2电连接的至少部分第二信号线L2位于像素电路设置区AA。

图10为本申请实施例提供的一种显示面板的局部示意图。

可选地，如图10所示，将与第一移位寄存器R1电连接的起始信号线S标记为起始信号线S1且将与第二移位寄存器R2电连接的起始信号线S标记为起始信号线S2。起始信号线S1与第一移位寄存器R1电连接且起始信号线S2与第二移位寄存器R2电连接，起始信号线S1与起始信号线S2均位于像素电路设置区。则起始信号线S1与起始信号线S2均为设置在像素电路设置区AA的第二信号线L2。

第一移位寄存器R1与第二移位寄存器R2所分别电连接的起始信号线S均位于像素电路设置区AA，一方面，可以减小外围信号线在外围区NA的占用空间，另一方面，由于起始信号线S传输使能信号的频率低，其设置在像素电路设置区AA对像素电路设置区AA内的像素电路P1的影响更小。

图11为本申请实施例提供的一种显示面板的局部示意图。

可选地，如图11所示，全部时钟信号线CK均位于像素电路设置区AA，且时钟信号线CK均通过第二连接线J2与第一移位寄存器R1/第二移位寄存器R2电连接，此时，时钟信号线CK均为设置在像素电路设置区AA的第二信号线L2。第二连接线J2与时钟信号线CK均位于不同膜层。

时钟信号线CK包括第一时钟信号线C与第二时钟信号线K，将与第一移位寄存器R1电连接的第一时钟信号线C标记为C1且将与第二移位寄存器R2电连接的第一时钟信号线C标记为C2，将与第一移位寄存器R1电连接的第二时钟信号线K标记为K1且将第二移位寄存器R2电连接的第二时钟信号线K标记为K2。第一时钟信号线C1、第一时钟信号线C2、第二时钟信号线K1及第二时钟信号线K2均设置在像素电路设置区AA，此时，第一时钟信号线C1、第一时钟信号线C2、第二时钟信号线K1及第二时钟信号线K2均为设置在像素电路设置区AA的第二信号线L2。

需要说明的是，上述实施例对与移位寄存器R电连接的起始信号线S和/或时钟信号线设置像素电路设置区AA的情形进行了说明，在一些实施例中，固定电位信号线也可以设置在像素电路设置区AA。如图6-图11所示，固定电位信号线包括第一固定电位信号线VL与第二固定电位信号线VH，至少一个移位寄存器R所电连接的第一固定电位信号线VL和第二固定电位信号线VH中的一者可以位于像素电路设置区AA。

如图8-图11所示，外围区NA设置有第一移位寄存器R1和第二移位寄存器R2时，将与第一移位寄存器R1电连接的第一固定电位信号线第一固定电位信号线VL与第二固定电位信号线VH分别标记为VL1与VH1，将与第二移位寄存器R2电连接的第一固定电位信号线VL与第二固定电位信号线VH分别标记为VL2与VH2。第一固定电位信号线VL1、第二固定电位信号线VH1、第一固定电位信号线VL1与第二固定电位信号线VH2中的至少一者可以位于像素电路设置区AA。

图12为本申请实施例提供的一种显示面板的局部示意图。

在一些实施例中，如图12所示，第一信号线L1包括电源信号线PVDD，至少部分第二信号线L2与电源信号线PVDD电连接且与电源信号线PVDD电连接的第二信号线L2位于像素电路设置区AA。如上所述，电源信号线PVDD可以为网格状结构，则第二信号线L2中延伸至外围区NA的一端与芯片电连接且位于像素电路设置区AA的一端与电源信号线PVDD电连接。其中，与电源信号线PVDD电连接的第一信号线L1可以看做是电源信号总线，即接收芯片输出的电源信号并将电源信号传输至电源信号线PVDD的信号线。

其中，可以以宽度差异来区分电源信号线PVDD及与其电连接的第二信号线L2，作为电源信号总线的第二信号线L2的宽度大于电源信号线PVDD中的线宽。

则在本申请实施例中，至少部分电源信号总线，例如与电源信号线PVDD电连接的第一信号线L1可以设置在外围区NA。

图13为本申请实施例提供的一种显示面板的局部示意图、图14为本申请实施例提供的一种显示面板的局部示意图。

在一些实施例中，如图13及图14所示，至少部分第一信号线L1可以为像素电路提供复位信号，则第一信号线L1可以包括第一复位线F1、第二复位线F2中的至少一者。作为第一复位信号线F1的第一信号线L1为像素电路提供复位信号，具体可以为像素电路中第一复位晶体管T5的第一极提供复位信号；作为第二复位信号线F2的第一信号线L1为像素电路提供复位信号，具体可以为像素电路中第二复位晶体管T6的第一极电连接。

在本实施例中，多条第二信号线L2中包括复位信号总线V，复位信号总线V与至少部分为像素电路提供复位信号的第一信号线L1电连接。则复位信号总线V与第一复位线F1、第二复位线F2中的至少一者电连接，且将从芯片获取的复位电压传输至第一复位线F1、第二复位线F2中的至少一者。

例如，如图13所示，复位信号总线V与作为第一复位信号线F1的第一信号线L1电连接。例如，如图14所示，复位信号总线V与作为第二复位信号线F2的第一信号线L1电连接。

在一些实现方式中，复位信号总线V也可以同时与分别作为第一复位信号线F1及第二复位信号线F2的第一信号线L1电连接。在一些实现方式中，分别作为第一复位信号线F1及第二复位信号线F2的第一信号线L1也可以与不同的复位信号总线V电连接。

则在本实施例中，与第一复位信号线F1及第二复位信号线F2电连接的至少部分复位信号总线V设置在外围区NA。

其中，可以以宽度差异来区分第一复位线F1、第二复位线F2及分别与其电连接的复位信号总线V，作为复位信号总线的第二信号线L2的宽度大于第一复位线F1、第二复位线F2的线宽。

图15为本申请实施例提供的一种显示面板的局部示意图。

如图15所示，本申请实施例中，显示面板00包括多条数据线D及第一连接线J1，数据线D与第一连接线J1位于像素电路设置区AA，数据线D沿第二方向Y延伸且多条数据线D沿第一方向X排布，至少部分数据线D与第一连接线J1电连接。部分数据线D位于像素电路设置区AA且通过设置在像素电路设置区AA的第一连接线J1实现与外围区NA中引脚的电连接，其中，引脚可以与芯片或者集成有芯片的柔性电路板绑定。例如，如图15所示，像素电路设置区AA的形状包括倒角，则像素电路设置区AA对应倒角的区域内所设置的数据线D与第一连接线J1电连接，且第一连接线J1由像素电路设置区AA对应倒角的区域延伸至外围区NA的引脚的上方，该些数据线D通过第一连接线J1实现与引脚电连接的。第一连接线J1与数据线D位于不同膜层，通常第一连接线J1所在膜层位于数据线所在膜层远离衬底的一侧，第一连接线J1可以为金属结构。

图16为本申请实施例提供的一种显示面板的局部剖面示意图。

如图16所示，像素电路设置区AA包括多个导电膜层，第一连接线J1与数据线D位于不同导电膜层。在本申请实施例中，如图16所示，位于像素电路设置区AA的第二信号线L2与第一连接线J1位于相同导电膜层。即在本申请实施例中，位于像素电路设置区AA的第二信号线L2的走线膜层与第一连接线J1的走线膜层相同。当将至少部分第二信号线L2设置在像素电路设置区AA时，可以不增加显示面板00的厚度。

图17为本申请实施例提供的一种显示面板的局部示意图。

如图17所示，像素电路设置区AA包括第一区域A1和第二区域A2；沿第一方向，第二区域A2位于第一区域A1与外围区NA之间，即第一区域A1相对于第二区域A2更靠近外围区NA。

在本申请的一个实施中，位于像素电路设置区AA的第二信号线L2设置在第一区域A1，则将外围区NA的第二信号线L2移位至像素电路设置区AA的难度降低。

如图17所示，第二区域A2内包括的数据线D与第一连接线J1电连接，且沿垂直于显示面板00所在面的方向，第一连接线J1的投影的正投影与第一区域A1无交叠，即第一连接线J1避开第一区域A1设置，避免设置在像素电路设置区AA的第二信号线L2与第一连接线J1发生短路风险。

在本实施例对应的一种技术方案中，第一区域A1内包括的数据线D可以直接与外围区NA内的引出线F电连接，而不再通过第一连接线J1与引出线F电连接。但是由于第二区域A2内的至少部分数据线D仍然通过第一连接线J1与引出线F电连接，因此仍然可以窄化显示面板00的外围区NA。

在一些实施例中，在第一区域A1内，沿垂直于显示面板00所在面的方向，数据线D与第二信号线L2无交叠，以避免第二信号线L2上的信号对数据线D所传输的信号的影响。

进一步地，所有位于像素电路设置区AA的第二信号线L2均设置在第一区域R1，位于第二区域A2的部分数据线D与第一连接线J1电连接，且沿垂直于显示面板00所在面的方向，第一连接线J1的投影的正投影与第一区域A1无交叠，位于像素电路设置区AA的第二信号线L2与第一连接线J1位于相同导电膜层。将外围区NA的第二信号线L2移位至像素电路设置区AA的难度降低，同时第一连接线J1避开第一区域A1设置，避免设置在像素电路设置区AA的第二信号线L2与第一连接线J1发生短路风险，且第一区域A1内的数据线D可以无需与第一连接线J1电连接。

需要说明的是，沿垂直于显示面板所在面的方向，设置在像素电路设置区AA的至少部分第二信号线L1与虚设像素电路和/或虚设发光器件交叠，其中，虚设像素电路可以为不与发光器件电连接的像素电路，其与常规像素电路的结构可以完全相同，也可以有稍许差别；虚设发光器件可以为不与像素电路电连接的发光器件，其与常规发光器件的结构可以完全相同，也可以有稍许差别。

其中，第一区域A1可以为设置虚设发光器件和/或虚设像素电路的区域。

图18为本发明实施例提供的一种显示装置的示意图。

如图18所示，本申请实施例还提供了一种显示装置，包括如上述任意一个实施例提供的显示面板00。示例性的，显示装置可为手机、电脑、智能可穿戴设备(例如，智能手表)以及车载显示设备等电子设备，本发明实施例对此不作限定。

本申请提供的显示装置中，将显示面板00中至少部分第二信号线L2位于像素电路设置区AA，可以减少外围区NA信号线的数量，进而减少外围区NA的布线空间，实现外围区NA面积减小，即实现窄边框，提高显示面板00的观感。且至少部分第二信号线L2与第一信号线L1电连接，和/或至少部分第二信号线L2通过第一移位寄存器R1电连接，即与第一信号线L1直接或间接电连接的第二信号线L2均可位于像素电路设置区AA，从而可以根据不同需求使不同种类的第二信号线L2位于像素电路设置区AA，因此本申请实施例实现窄边框的同时可对显示面板00的其他布线需求影响较小。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。