半导体器件及其制造方法

相关申请的交叉引用

本申请要求于2022年5月27日在韩国知识产权局递交的韩国专利申请No.10-2022-0065188的优先权，其全部内容通过引用合并于本文。

技术领域

本公开的示例实施例涉及一种半导体器件及其制造方法。更具体地，本公开的示例实施例涉及一种包括竖直沟道的半导体器件及其制造方法。

背景技术

已经开发了包括竖直沟道晶体管的存储器件来提高存储器件的集成度，并且该存储器件包括沿彼此交叉的方向延伸的位线和字线。然而，由于存储器件的提高的集成度，相邻字线或位线之间的干扰可能增加。

发明内容

根据本公开的示例实施例，一种半导体器件包括设置在衬底上的多个位线结构，多个位线结构中的每一个沿与衬底的上表面基本平行的第二方向延伸，并且多个位线结构在与衬底的上表面基本平行且与第二方向交叉的第一方向上彼此间隔开。半导体器件还包括：多个半导体图案，在多个位线结构中的每一个上在第二方向上彼此间隔开；多个层间绝缘图案，设置在多个半导体图案中的在第一方向上相邻的半导体图案之间；多条字线，在位线结构上在第二方向上彼此间隔开，多条字线中的每一条邻近半导体图案沿第一方向延伸；以及多个电容器，分别设置在半导体图案上并电连接到半导体图案。沿第二方向延伸的接缝形成在多个层间绝缘图案中的每一个中。

根据本公开的示例实施例，一种半导体器件包括设置在衬底上的多个位线结构，多个位线结构中的每一个沿与衬底的上表面基本平行的第二方向延伸，并且多个位线结构在与衬底的上表面基本平行且与第二方向交叉的第一方向上彼此间隔开。半导体器件还包括：多个半导体图案，在多个位线结构中的每一个上在第二方向上彼此间隔开；多个层间绝缘图案，设置在多个半导体图案中的在第一方向上相邻的半导体图案之间；多个栅极绝缘图案，每个栅极绝缘图案沿第一方向延伸，并接触沿第一方向设置的半导体图案和层间绝缘图案的侧壁；多条字线，设置在多个位线结构上，多条字线中的每一条在栅极绝缘图案的侧壁上沿第一方向延伸；以及多个电容器，分别设置在半导体图案上并电连接到半导体图案。多个栅极绝缘图案中的每一个包括接触半导体图案的侧壁的第一部分和接触层间绝缘图案的侧壁的第二部分，并且第一部分在第二方向上的宽度大于第二部分在第二方向上的宽度。

根据本公开的示例实施例，一种半导体器件包括：多个位线结构，设置在衬底上，多个位线结构中的每一个沿与衬底的上表面基本平行的第二方向延伸，并且多个位线结构在与衬底的上表面基本平行且与第二方向交叉的第一方向上彼此间隔开；多个半导体图案，在多个位线结构中的每一个上在第二方向上彼此间隔开，多个半导体图案中的每一个包括在第二方向上彼此相对设置的第一侧壁和第二侧壁；多条字线，设置在多个位线结构上，多条字线中的每一条在半导体图案的第一侧壁上沿第一方向延伸；多个背栅电极，设置在位线结构上，多个背栅电极中的每一个邻近半导体图案的第二侧壁沿第一方向延伸；以及多个电容器，分别设置在半导体图案上并电连接到半导体图案。多个背栅电极中的每一个在第二方向上的宽度在第一方向上周期性地改变。

根据本公开的示例实施例，一种半导体器件包括设置在衬底上的多个位线结构，多个位线结构中的每一个沿与衬底的上表面基本平行的第二方向延伸，并且多个位线结构在与衬底的上表面基本平行且与第二方向交叉的第一方向上彼此间隔开。半导体器件还包括：多个第一屏蔽图案，设置在多个位线结构中的在第一方向上相邻的位线结构之间，多个第一屏蔽图案中的每一个沿第二方向延伸；多个半导体图案，在多个位线结构中的每一个上沿第二方向彼此间隔开，多个半导体图案中的每一个具有在第二方向上彼此相对设置的第一侧壁和第二侧壁；多个层间绝缘图案，设置在多个半导体图案中的在第一方向上相邻的半导体图案之间，多个层间绝缘图案中的每一个具有在第二方向上彼此相对设置的第三侧壁和第四侧壁；多个第一栅极绝缘图案，每个第一栅极绝缘图案沿第一方向延伸并共同地接触沿第一方向设置的半导体图案的第一侧壁和层间绝缘图案的第三侧壁；多个第二栅极绝缘图案，每个第二栅极绝缘图案沿第一方向延伸并共同地接触沿第一方向设置的半导体图案的第二侧壁和层间绝缘图案的第四侧壁；多条字线，设置在位线结构和第一屏蔽图案上，多条字线中的每一条沿第一方向延伸并接触第一栅极绝缘图案的侧壁；多个背栅电极，设置在位线结构和第一屏蔽图案上，背栅电极中的每一个沿第一方向延伸并接触第二栅极绝缘图案的侧壁；多个接触插塞结构，分别设置在半导体图案的上表面上；以及多个电容器，分别设置在接触插塞结构的上表面上。

根据本公开的示例实施例，一种制造半导体器件的方法包括：制备第一衬底结构，该第一衬底结构包括顺序堆叠的第一衬底、掩埋绝缘结构和半导体层；图案化半导体层以形成初步半导体图案，每个初步半导体图案沿与第一衬底的上表面基本平行的第二方向延伸；形成穿过初步半导体图案的初步背栅电极，初步背栅电极沿与第一衬底的上表面基本平行且与第二方向交叉的第一方向延伸；图案化初步半导体图案以在初步背栅电极的在第二方向上的相对侧上形成半导体图案；去除初步背栅电极的上部以形成背栅电极；形成字线，该字线邻近半导体图案中的每一个的侧壁沿第一方向延伸；在半导体图案上形成位线结构，位线结构中的每一个沿第二方向延伸；去除第一衬底和掩埋绝缘结构以暴露半导体图案；以及形成分别电连接到半导体图案的多个电容器。

在制造半导体器件的方法中，可以在形成背栅电极之前形成沟道。因此，可以提高制造过程的效率。在半导体器件中，一个背栅电极可以形成在两条字线之间，并且可以共同地向其相对侧处的沟道施加电压。因此，可以提高半导体器件的集成度。此外，背栅电极可以增加竖直沟道晶体管的阈值电压，以便减少由于阈值电压的降低而产生的漏电流。

附图说明

通过参考附图详细描述本公开的实施例，本公开的以上和其他特征将变得更显而易见。

图1至图4是示出了根据示例实施例的半导体器件的透视图、平面图和截面图。

图5至图81是示出了根据示例实施例的制造半导体器件的方法的平面图和截面图。

图82是示出了根据示例实施例的半导体器件的水平截面图。

图83至图85是示出了根据示例实施例的半导体器件的截面图。

图86至图88分别是示出了根据示例实施例的制造图83至图85中所示的半导体器件的方法的截面图。

图89和图90是示出了根据示例实施例的半导体器件的截面图。

图91和图92分别是示出了根据示例实施例的制造图89和图90中所示的半导体器件的方法的截面图。

图93包括示出了包括在根据示例实施例的半导体器件中的第一栅电极和第二栅电极的高度的截面图。

图94至图99是示出了根据示例实施例的半导体器件的截面图。

图100、图101、图102和图103分别是示出了根据示例实施例的制造图94、图95、图97和图98的半导体器件的方法的截面图。

图104至图106是示出了根据示例实施例的半导体器件的截面图。

图107是示出了根据示例实施例的制造图104中所示的半导体器件的方法的截面图。

图108是示出了根据示例实施例的半导体器件的截面图。

图109包括示出了包括在根据示例实施例的半导体器件中的第二导电图案和第一屏蔽图案的高度的截面图。

图110是示出了根据示例实施例的半导体器件的截面图。

图111是示出了根据示例实施例的制造图110的半导体器件的方法的截面图。

图112和图113是示出了根据示例实施例的半导体器件的截面图。

图114至图116是示出了根据示例实施例的制造图112和图113的半导体器件的方法的截面图。

图117是示出了根据示例实施例的半导体器件的截面图。

图118和图119是示出了根据示例实施例的制造图117的半导体器件的方法的截面图。

图120是示出了根据示例实施例的半导体器件的平面图。

具体实施方式

以下将参考附图更全面地描述本公开的实施例。贯穿附图，相同附图标记可以表示相同元件。

将理解，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分加以区分。因此，在不脱离本公开的教导的情况下，以下讨论的第一元件、组件、区域、层或部分可被称为第二或第三元件、组件、区域、层或部分。

在下文中，与第一衬底或第二衬底的上表面基本平行的两个水平方向分别可以被称为第一方向D1和第二方向D2，并且与第一衬底或第二衬底的上表面基本垂直的竖直方向可以被称为第三方向D3。在示例实施例中，第一方向和第二方向彼此基本垂直。

在本文中可以使用诸如“下方”、“之下”、“下部”、“下面”、“之上”、“上部”等的空间相对术语，以便于描述如在附图中示出的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。将理解的是，这些空间相对术语除了包括附图中示出的定向之外，还意在包含器件在使用或操作中的不同定向。例如，如果附图中的器件被翻转，则被描述为在其他元素或者特征“之下”或者“下方”或者“下面”的元件将定向在其它元件或者特征“之上”。因此，示例性术语“之下”和“下面”可以涵盖之上和之下两者的定向。

应当理解，当诸如膜、区域、层等的组件被称为“在……上”、“连接到”、“耦接到”或“邻近”另一组件时，它可以直接在其他组件上，连接到其他组件，耦接到其他组件，或与其他组件相邻，或者可以存在中间组件。还将理解，当组件被称为在两个组件“之间”时，其可以是两个组件之间的唯一组件，或者也可以存在一个或多个中间组件。还应当理解，当一个组件被称为“覆盖”另一组件时，它可以是覆盖其他组件的唯一组件，或者一个或多个中间组件也可以覆盖其他组件。用于描述组件之间关系的其他词应该以类似的方式解释。

在本文中，当两个或更多个元素或值被描述为彼此基本相同或大约相等时，应理解这些元素或值彼此相同，这些元素或值在测量误差内彼此相等，或者如果在测量上不相等，则在值上足够接近以在功能上彼此相等，如本领域普通技术人员将理解的。例如，本文所用的术语“大约”包括所规定的值，并意味着在由本领域普通技术人员确定的特定值的可接受偏差范围内，其中考虑了所讨论的测量以及与特定量的测量相关的误差(例如，测量系统的限制)。例如，“大约”可表示在本领域普通技术人员所理解的一个或多个标准偏差内。此外，应当理解，虽然根据示例性实施例本文可以将参数描述为具有“大约”特定值，但是该参数可以精确地是该特定值或者在测量误差内大致是该特定值，如本领域普通技术人员将理解的。

图1至图4是示出了根据示例实施例的半导体器件的透视图、平面图和截面图。例如，图1是透视图，图2是平面图，图3和图4是截面图。图3包括分别沿图2的线A-A′、B-B′和C-C′截取的截面图，图4包括分别沿图2的线D-D′和E-E’截取的截面图。

为了避免附图的不必要的复杂性，图1未示出一些元件。

参考图1至图4，半导体器件可以包括设置在第二衬底500上的位线结构、第一屏蔽图案400、半导体图案137、第一栅电极215和第二栅电极305、第一栅极绝缘图案207和第二栅极绝缘图案297、接触插塞结构和电容器700。

半导体器件还可以包括第一粘合层520和第二粘合层510、第三间隔物395、第一层间绝缘图案185、第二层间绝缘层310和第三层间绝缘层560、第三绝缘层270、第四绝缘图案至第七绝缘图案330、410、540和545、第一蚀刻停止层550和第二蚀刻停止层620、封盖层570、以及第一支撑层640和第二支撑层660。

第二衬底500可以包括例如半导体材料、绝缘材料或导电材料。

第二粘合层510和第一粘合层520可以在第三方向D3上堆叠，并且可以包括绝缘材料，例如碳氮化硅。

位线结构可以包括在第三方向D3上顺序堆叠的第二导电图案360、阻挡图案350和第一导电图案340。

在示例实施例中，第一导电图案340可以包括掺杂有n型或p型杂质的多晶硅，阻挡图案350可以包括金属氮化物，例如氮化钛、氮化钽、氮化钨等，并且第二导电图案360可以包括金属，例如钨、钛、钽等。

在示例实施例中，多个位线结构可以在第一方向D1上彼此间隔开，并且多个位线结构中的每一个可以沿第二方向D2延伸并接触第一粘合层520的上表面。

第一屏蔽图案400可以在位线结构中的在第一方向D1上相邻的位线结构之间沿第二方向D2延伸。在示例实施例中，第一屏蔽图案400的上表面和侧壁可以被沿第二方向D2延伸的第三间隔物395覆盖，并且第一屏蔽图案400的下表面可以被沿第二方向D2延伸的第五绝缘图案410覆盖。由于形成了第一屏蔽图案400，位线结构之间的干扰和寄生电容可以减小，因此可以减小RC延迟，这可以提高半导体器件的操作速度。

第五绝缘图案410的侧壁可以被第三间隔物395覆盖。第三间隔物395和第五绝缘图案410的下表面可以接触第一粘合层520的上表面。

在示例实施例中，第三间隔物395可以接触位线结构的侧壁。第三间隔物395的上表面和下表面分别可以与位线结构的上表面和下表面基本共面。

第一屏蔽图案400可以包括金属氮化物，例如氮化钛、氮化钽等，并且第三间隔物395和第五绝缘图案410可以包括氧化物，例如氧化硅。

在示例实施例中，多个半导体图案137可以在位线结构中的每一个上在第二方向D2上彼此间隔开，并且多个半导体图案137中的每一个可以接触包括在位线结构中的每一个中的第一导电图案340。由于位线结构在第一方向D1上彼此间隔开，多个半导体图案137可以在第一方向D1和第二方向D2上彼此间隔开。

在示例实施例中，半导体图案137可以包括单晶半导体材料(例如，单晶硅、单晶锗等)或多晶半导体材料(例如，多晶硅、多晶锗等)，并且可以用作半导体器件的沟道。然而，与半导体图案137的用作沟道的中央部分不同，n型或p型杂质可以掺杂到半导体图案137的上部和下部中，并且可以用作半导体器件的源/漏区。因此，电流可以在半导体图案137中沿竖直方向(即，沿第三方向D3)流动，因此半导体器件可以包括具有竖直沟道的竖直沟道晶体管(VCT)。

备选地，半导体图案137可以包括掺杂有n型或p型杂质的单晶半导体材料或多晶半导体材料。在这种情况下，半导体图案137的用作沟道的中央部分中的杂质的浓度可以分别低于半导体图案137的用作源/漏区的上部和下部中的杂质的浓度。

在示例实施例中，p型杂质可以以相对较低的浓度掺杂到半导体图案137的中央部分中，并且n型杂质可以以相对较高的浓度分别掺杂到半导体图案137的上部和下部中。

第一层间绝缘图案185可以形成在半导体图案137中的在第一方向D1上相邻的半导体图案137之间。因此，半导体图案137和第一层间绝缘图案185可以在第一方向D1上交替且重复地设置。

第一层间绝缘图案185的下表面可以接触第三间隔物395的上表面。在示例实施例中，第一层间绝缘图案185在第二方向D2上的宽度可以大于半导体图案137在第二方向D2上的宽度。第一层间绝缘图案185可以包括氧化物，例如氧化硅。

在示例实施例中，可以在第一层间绝缘图案185的在第一方向D1上的中央部分中形成接缝(seam)181或空隙(void)。

第二栅电极305可以在半导体图案137和第一层间绝缘图案185的在第二方向D2上的侧面处沿第一方向D1延伸，并且第一栅电极215可以在半导体图案137和第一层间绝缘图案185的在第二方向D2上的其他侧面处沿第一方向D1延伸。

例如，半导体图案137中的每一个可以包括在第二方向D2上彼此相对设置的第一侧壁和第二侧壁，第一层间绝缘图案185中的每一个可以包括在第二方向D2上彼此相对设置的第三侧壁和第四侧壁，第二栅电极305可以与半导体图案137的第一侧壁和第一层间绝缘图案185的第三侧壁相邻设置，第一栅电极215可以与半导体图案137的第二侧壁和第一层间绝缘图案185的第四侧壁相邻设置。

第一栅电极215和第二栅电极305可以包括金属(例如，钼、钌、钨等)、金属氮化物(例如，氮化钛、氮化钽、氮化钨等)或金属硅化物。

在示例实施例中，第二栅电极305可以是相对于半导体图案137中的每一个的前栅电极，并且可以用作半导体器件中的字线。第一栅电极215可以是相对于半导体图案137中的每一个的背栅电极。

在示例实施例中，半导体图案137可以包括沿第一方向D1设置的第一半导体图案、以及沿第一方向D1设置并在第二方向D2上与第一半导体图案间隔开的第二半导体图案。

在示例实施例中，字线305可以包括邻近第一半导体图案的第一侧壁沿第一方向D1延伸的第一字线、以及邻近第二半导体图案的第一侧壁沿第一方向D1延伸的第二字线，并且第一半导体图案的第二侧壁和第二半导体图案的第二侧壁可以在第二方向D2上彼此面对。背栅电极215可以形成在第一半导体图案的第二侧壁与第二半导体图案的第二侧壁之间。

例如，第一字线、第一半导体图案中的每一个的第一侧壁和第二侧壁、背栅电极215、第二半导体图案中的每一个的第二侧壁和第一侧壁、以及第二字线可以按照该顺序沿第二方向D2设置。

在示例实施例中，分别在背栅电极215的在第二方向D2上的相对侧处的第一字线和第二字线可以形成字线对，并且多个字线对可以沿第二方向D2设置。第二层间绝缘层310可以形成在字线对中的在第二方向D2上相邻的字线对之间，并且可以包括氧化物，例如氧化硅。

在示例实施例中，第一栅电极215的与第一层间绝缘图案185中的每一个相邻的部分在第二方向D2上的宽度可以大于第一栅电极215的与半导体图案137中的每一个相邻的部分在第二方向D2上的宽度。因此，第一栅电极215在第二方向D2上的宽度可以在第一方向D1上周期性地变化。

在示例实施例中，第二栅电极305在第二方向D2上的宽度在第一方向D1上可以是恒定的。第二栅电极305可以沿第一方向D1延伸，并且在第二方向D2上的凹部和凸部可以在第一方向D1上交替且重复地设置。

在示例实施例中，第一栅电极215的上表面和下表面分别可以与第二栅电极305的上表面和下表面基本共面。然而，本公开的实施例不限于此。

在示例实施例中，第一栅电极215的下表面可以被第三绝缘层270覆盖，并且第一栅电极215的上表面可以被第六绝缘图案540覆盖。此外，第二栅电极305的下表面可以被第四绝缘图案330覆盖，并且第二栅电极305的上表面可以被第七绝缘图案545覆盖。

在示例实施例中，第三绝缘层270和第四绝缘图案330的下表面可以彼此基本共面，并且可以接触位线结构和第三间隔物395的上表面。此外，第六绝缘图案540和第七绝缘图案545的上表面可以彼此基本共面。

第三绝缘层270以及第四绝缘图案330、第六绝缘图案540和第七绝缘图案545可以包括氧化物，例如氧化硅。

第二栅极绝缘图案297可以在半导体图案137的第一侧壁和第一层间绝缘图案185的第三侧壁上沿第一方向D1延伸并与之接触，并且第一栅极绝缘图案207可以在半导体图案137的第二侧壁和第一层间绝缘图案185的第四侧壁上沿第一方向D1延伸并与之接触。因此，第二栅极绝缘图案297可以由半导体图案137中的每一个和第二栅电极305形成，并且第一栅极绝缘图案207可以由半导体图案137中的每一个和第一栅电极215形成。

第一栅极绝缘图案207不仅可以覆盖第一栅电极215的侧壁，而且可以覆盖分别在第一栅电极215之上和之下的第六绝缘图案540和第三绝缘层270的侧壁。第二栅极绝缘图案297不仅可以覆盖第二栅电极305的侧壁，而且可以覆盖分别在第二栅电极305之上和之下的第七绝缘图案545和第四绝缘图案330的侧壁。

第一栅极绝缘图案207和第二栅极绝缘图案297中的每一个可以包括氧化物，例如氧化硅。备选地，第一栅极绝缘图案207和第二栅极绝缘图案297中的每一个可以具有多层结构，该多层结构包括：第一层，包含氧化硅并接触半导体图案137；以及第二层，包含金属氧化物(例如，氧化铪、氧化锆等)并接触第一层的侧壁和第一层间绝缘图案185的侧壁。

在示例实施例中，第一栅极绝缘图案207和第二栅极绝缘图案297中的每一个的与半导体图案137中的每一个的侧壁相邻的部分在第二方向D2上的宽度可以大于第一栅极绝缘图案207和第二栅极绝缘图案297中的每一个的与第二层间绝缘图案185中的每一个的侧壁相邻的部分在第二方向D2上的宽度。因此，第一栅极绝缘图案207和第二栅极绝缘图案297中的每一个在第二方向D2上的宽度可以在第一方向D1上周期性地改变。

如上所示，如果第一栅极绝缘图案207和第二栅极绝缘图案297中的每一个具有包括第一层和第二层的多层结构，则第一栅极绝缘图案207和第二栅极绝缘图案297中的每一个的与半导体图案137中的每一个接触的部分可以包括第一层和第二层两者，而第一栅极绝缘图案207和第二栅极绝缘图案297中的每一个的与第二层间绝缘图案185中的每一个接触的部分可以仅包括第二层。

第一蚀刻停止层550、第三层间绝缘层560和封盖层570可以顺序地堆叠在半导体图案137、第一层间绝缘图案185、第二层间绝缘层310、第一栅极绝缘图案207和第二栅极绝缘图案297、第六绝缘图案540和第七绝缘图案545上，并且接触插塞结构可以延伸穿过第一蚀刻停止层550、第三层间绝缘层560和封盖层570以接触半导体图案137的上表面。

第一蚀刻停止层550和封盖层570可以包括绝缘氮化物，例如氮化硅，并且第三层间绝缘层560可以包括氧化物，例如氧化硅。

由于多个半导体图案137在第一方向D1和第二方向D2上彼此间隔开，多个接触插塞结构也可以在第一方向D1和第二方向D2上彼此间隔开。在示例实施例中，接触插塞结构在平面图中可以布置成格子图案。备选地，接触插塞结构在平面图中可以布置成蜂窝图案。

接触插塞结构不仅可以接触半导体图案137中的每一个的上表面，而且可以接触与半导体图案137中的每一个相邻的第一栅极绝缘图案207和第二栅极绝缘图案297以及第六绝缘图案540和第七绝缘图案545的上表面。

接触插塞结构可以包括在第三方向D3上顺序堆叠的下接触插塞590、欧姆接触图案600和上接触插塞610。

下接触插塞590可以包括掺杂有n型或p型杂质的多晶硅，欧姆接触图案600可以包括金属硅化物，例如硅化钴、硅化镍、硅化钛等，上接触插塞610可以包括导电材料，例如金属、金属氮化物、金属硅化物等。

第二蚀刻停止层620可以形成在第三层间绝缘层560和接触插塞结构上，并且第一电容器电极670可以沿第三方向D3延伸穿过第二蚀刻停止层620。

由于多个接触插塞结构在第一方向D1和第二方向D2上彼此间隔开，多个第一电容器电极670也可以在第一方向D1和第二方向D2上彼此间隔开。

在示例实施例中，第一电容器电极670在平面图中可以具有例如圆形、椭圆形、多边形、具有倒圆角的多边形等的形状。在示例实施例中，第一电容器电极670在平面图中可以布置成格子图案。备选地，第一电容器电极670在平面图中可以布置成蜂窝图案，如图120中所示。

第一支撑层640和第二支撑层660分别可以接触第一电容器电极670中的每一个的中央部分和上部，这可以防止第一电容器电极670掉落。

可以在第一电容器电极670以及第一支撑层640和第二支撑层660的表面上形成介电层680，并且可以在介电层680上形成第二电容器电极690。第一电容器电极670和第二电容器电极690以及介电层680可以共同地形成电容器700。

第二蚀刻停止层620可以包括绝缘氮化物，例如硼氮化硅、碳氮化硅等，并且第一支撑层640和第二支撑层660可以包括绝缘氮化物，例如氮化硅。第一电容器电极670可以包括金属氮化物(例如，氮化钛、氮化钽等)或金属(例如，钛、钽、钨)。介电层680可以包括具有高介电常数的金属氧化物，例如氧化铪、氧化锆等，并且第二电容器电极690可以包括例如掺杂有杂质的硅-锗。

在一些实施例中，可以在接触插塞结构中的每一个上形成另一种类型的数据存储结构而不是电容器700，并且数据存储结构可以包括可变电阻图案，该可变电阻图案包含例如相变材料、过渡金属氧化物、磁性材料等。

图1至图4仅示出了半导体器件的单元区，然而，图1至图4中所示的一些元件也可以形成在半导体器件的外围电路区上。

例如，图2示出了用作字线的第二栅电极305沿第一方向D1延伸。然而，根据示例实施例，形成字线对的第一字线和第二字线中的每一个可以包括在外围电路区上沿第二方向D2延伸的延伸部分，并且在平面图中，第一字线和第二字线可以在单元区和外围电路区上具有环形形状。在一些实施例中，可以在外围电路区或单元区上在第一字线和第二字线之间形成分隔层，使得第一字线和第二字线可以彼此电绝缘。

此外，在相邻位线结构之间沿第二方向D2延伸的第一屏蔽图案400在外围电路区上可以包括沿第一方向D1延伸的延伸部分，并且在单元区上沿第一方向D1彼此间隔开的第一屏蔽图案400可以在外围电路区上彼此连接。接触插塞和布线还可以形成在外围电路区上以电连接到位线结构和第一屏蔽图案400。

在示例实施例中，半导体器件可以包括竖直沟道晶体管(VCT)，该VCT可以包括用作沟道的半导体图案137、用作前栅电极的第二栅电极305、以及用作背栅电极的第一栅电极215。背栅电极215可以增加VCT的阈值电压。因此，即使VCT具有微小尺寸，漏电流特性也可以不变差。

此外，背栅电极215可以设置在两条字线305之间，以分别向在相对侧处的半导体图案137中的沟道共同地施加电压。因此，与具有两个栅电极分别设置在沟道的相对侧处的双栅极结构的VCT相比，可以提高半导体器件的集成度。

根据实施例，VCT的半导体图案137包括单晶半导体材料。因此，可以进一步改善漏电流特性。

图5至图81是示出了根据示例实施例的制造半导体器件(即，竖直沟道存储器件)的方法的平面图和截面图。例如，图5、图8、图13、图16、图19、图22、图25、图32、图35、图38、图49、图52、图57、图68、图71、图74和图77是平面图，并且图6至图7、图9至图12、图14至图15、图17至图28、图20至图21、图23至图24、图26至图31、图33至图34、图36至图37、图39至图48、图50至图51、图53至图56、图58至图67、图69至图70、图72至图73、图75至图76、以及图78至图81是截面图。

图6、图9、图11、图14、图17、图20、图23、图26、图28、图30、图33、图36、图39、图41、图43、图45、图47、图50、图53、图55、图58、图60、图62、图64、图66、图69、图72、图75、图78和图80中的每一个包括沿对应平面图的线A-A′、B-B′和C-C′截取的截面图，并且图7、图10、图12、图15、图18、图21、图24、图27、图29、图31、图34、图37、图40、图42、图44、图46、图48、图51、图54、图56、图59、图61、图63、图65、图67、图70、图73、图76、图79和图81中的每一个包括沿对应平面图的线D-D′和E-E′截取的截面图。

参考图5至图7，可以制备第一衬底结构。

在示例实施例中，第一衬底结构可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。因此，第一衬底结构可以包括在第三方向D3上顺序堆叠的第一衬底100、掩埋绝缘结构和半导体层130。

第一衬底100可以包括单晶半导体材料，例如单晶硅或单晶锗。

在示例实施例中，掩埋绝缘结构可以包括在第三方向D3上堆叠的第一绝缘层110和第二绝缘层120。第一绝缘层110可以包括绝缘材料，例如氮化硅，并且第二绝缘层120可以包括氧化物，例如氧化硅。

参考图8至图10，可以在半导体层130上形成掩模结构，并且可以使用掩模结构作为蚀刻掩模来蚀刻半导体层130以形成初步半导体图案135。

在示例实施例中，掩模结构可以包括在第三方向D3上顺序堆叠的第一掩模至第三掩模140、150和160。掩模结构可以沿第二方向D2延伸，并且多个掩模结构可以在第一方向D1上彼此间隔开。

因此，初步半导体图案135可以沿第二方向D2延伸，并且多个初步半导体图案135可以在第一方向D1上彼此间隔开。第二绝缘层120上的初步半导体图案135和掩模结构可以共同地形成沿第二方向D2延伸的第一条形结构，并且可以在第一条形结构的相邻第一条形结构之间形成沿第二方向D2延伸的第一开口170以暴露第二绝缘层120的上表面。

第一掩模140和第三掩模160可以包括氧化物，例如氧化硅，并且第二掩模150可以包括绝缘氮化物，例如氮化硅。

在示例实施例中，可以通过第一开口170对初步半导体图案135执行气相掺杂(GPD)工艺或等离子体掺杂(PLAD)工艺，从而可以将n型或p型杂质掺杂到初步半导体图案135中。

参考图11和图12，可以在第二绝缘层120上形成第一层间绝缘层180以填充第一开口170。

在示例实施例中，第一层间绝缘层180可以通过沉积工艺(例如，化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等)形成，并且可以从第一条形结构的侧壁和第二绝缘层120的上表面沉积。因此，可以在第一条形结构中的在第一方向D1上相邻的第一条形结构之间在第一层间绝缘层180的在第一方向D1上的中央部分中形成沿第二方向D2延伸的接缝181或空隙。

参考图13至图15，例如，可以执行干法蚀刻工艺以图案化第一层间绝缘层180、掩模结构、初步半导体图案135和第二绝缘层120，因此可以形成沿第一方向D1延伸的第二开口190以暴露第一绝缘层110的上表面。

随着干法蚀刻工艺的执行，可以将沿第二方向D2延伸的掩模结构划分为在第二方向D2上彼此间隔开的多个部分，可以将完全形成在第一衬底100上的第二绝缘层120和第一层间绝缘层180中的每一个划分为多个部分，多个部分中的每一个可以沿第一方向D1延伸并且在第二方向D2上彼此间隔开，并且可以将沿第二方向D2延伸的初步半导体图案135划分为在第二方向D2上彼此间隔开的多个部分。

在示例实施例中，可以通过第二开口190对半导体图案137中的每一个执行气相掺杂(GPD)工艺或等离子体掺杂(PLAD)工艺，使得可以进一步将n型或p型杂质掺杂到半导体图案137中的每一个中。

参见图16至图18，例如，可以对半导体图案137中的每一个的由第二开口190暴露的侧壁执行热氧化工艺以形成第一栅极绝缘层200，并且可以执行沉积工艺(例如，CVD工艺、ALD工艺等)以在第二开口190的底部和侧壁以及第一层间绝缘层180的上表面上进一步形成第一栅极绝缘层200。

因此，第一栅极绝缘层200的在半导体图案137的侧壁上的部分的厚度可以大于第一栅极绝缘层200的其他部分的厚度。备选地，第一栅极绝缘层200可以通过沉积工艺来形成，而无需热氧化工艺，并且在这种情况下，第一栅极绝缘层200可以具有恒定的厚度。

在示例实施例中，第一栅极绝缘层200的可以通过热氧化工艺形成的部分可以包括氧化物，例如氧化硅，并且第一栅极绝缘层200的可以通过沉积工艺形成的部分可以包括具有高介电常数的金属氧化物，例如氧化铪、氧化锆等。在这种情况下，第一栅极绝缘层200可以具有多层结构，该多层结构包括：第一层，包含氧化硅并接触半导体图案137的侧壁；以及第二层，包括金属氧化物并接触第一层间绝缘层180和掩模结构的侧壁以及第二绝缘层120的上表面。

可以在第一栅极绝缘层200上形成第一栅电极层以填充第二开口190，并且可以平坦化第一栅电极层，直到暴露第一栅极绝缘层200的在第一层间绝缘层180上的部分为止。因此，可以在第二开口190中形成初步第一栅电极210。

平坦化工艺可以包括例如化学机械抛光(CMP)工艺。

参考图19至图21，可以通过例如回蚀工艺来去除第一栅极绝缘层200、第一层间绝缘层180和第三掩模160的上部。

因此，初步第一栅电极210可以从剩余的第三掩模160向上突出。可以去除第一栅极绝缘层200的在第一层间绝缘层180的上表面和第二开口190的上侧壁上的部分，以形成初步第一栅极绝缘图案205，该初步第一栅极绝缘图案205沿第二方向D2延伸并覆盖在第二方向D2上的侧壁和初步第一栅电极210的下表面。此外，半导体图案137和掩模结构可以将沿第一方向D1延伸的第一层间绝缘层180划分为在第一方向D1上彼此间隔开的多个第一层间绝缘图案185。

参考图22至图24，可以在第一层间绝缘图案185、第三掩模160和初步第一栅极绝缘图案205上形成第一间隔物层以覆盖初步第一栅电极210，并且可以各向异性地蚀刻第一间隔物层。

因此，可以在初步第一栅电极210的突出部分上在第二方向D2上的相对侧壁中的每个侧壁上形成第一间隔物225。第一间隔物225可以包括导电材料，例如金属、金属氮化物、金属硅化物等。在示例实施例中，第一间隔物225可以包括与初步第一栅电极210基本相同的材料以便与其合并。

参考图25至图27，可以使用初步第一栅电极210和第一间隔物225作为蚀刻掩模来执行干法蚀刻工艺以蚀刻掩模结构、半导体图案137、第二绝缘层120和第一层间绝缘图案185。

因此，可以将初步第一栅电极210中的在第二方向D2上相邻的初步第一栅电极210之间的掩模结构、半导体图案137、第二绝缘层120和第一层间绝缘图案185中的每一个划分为在第二方向D2上彼此间隔开的部分。第一绝缘层110上的初步第一栅电极210、初步第一栅极绝缘图案205、第二绝缘层120、半导体图案137、掩模结构、第一层间绝缘图案185和第一间隔物225可以共同地形成沿第一方向D1延伸的第二条形结构，并且可以在第二条形结构中的在第二方向D2上相邻的第二条形结构之间形成第三开口230以暴露第一绝缘层110的上表面。

在示例实施例中，可以通过第三开口230对半导体图案137中的每一个执行GPD工艺或PLAD工艺，使得可以进一步将n型或p型杂质掺杂到半导体图案137中的每一个中。

参考图28和图29，可以在第一绝缘层110上形成第二间隔物层240以覆盖第二条形结构。

第二间隔物层240可以包括氧化物，例如氧化硅，并且可以通过例如ALD工艺来形成。

参考图30和图31，可以在第二间隔物层240上形成牺牲层250以填充第三开口230，并且可以通过例如回蚀工艺来去除牺牲层250的上部。

牺牲层250可以包括例如旋涂硬掩模(SOH)或非晶碳层(ACL)。

在示例实施例中，在回蚀工艺之后，剩余牺牲层250的上表面可以高于第三掩模160和第一层间绝缘图案185的上表面，并且低于初步第一栅电极210和第一间隔物225的上表面。

参考图32至图34，可以通过例如回蚀工艺来去除第二间隔物层240的在初步第一栅电极210和第一间隔物225上的部分。

因此，可以去除第二间隔物层240的位于比牺牲层250的上表面高的高度处的部分，第二间隔物层240的剩余部分可以被称为在第二条形结构中的在第二方向D2上相邻的第二条形结构之间沿第一方向D1延伸的第二间隔物245。

参考图35至图37，可以通过例如回蚀工艺来去除初步第一栅电极210和第一间隔物225的上部，以形成第四开口260和第一凹槽265。

通过回蚀工艺，初步第一栅电极210可以被转变为第一栅电极215，并且第一栅电极215的上表面可以低于半导体图案137的上表面。第一栅电极215也可以被称为背栅电极。

第四开口260可以通过去除第一间隔物225和初步第一栅电极210的在掩模结构上的部分来形成，并且第一凹槽265可以通过去除初步第一栅电极210的位于比掩模结构的上表面低的高度处的部分来形成以连接到第四开口260。

参考图38至图40，可以在掩模结构、初步第一栅电极210、初步第一栅极绝缘图案205、第二间隔物245和牺牲层250上形成第三绝缘层270以填充第四开口260和第一凹槽265，可以通过例如回蚀工艺来去除第三绝缘层270的上部，直到暴露牺牲层250的上表面为止。

因此，第三绝缘层270可以形成在第四开口260和第一凹槽265中。在下文中，设置在第一绝缘层110上的第一栅电极215、初步第一栅极绝缘图案205、第二绝缘层120、半导体图案137、掩模结构、第一层间绝缘图案185和第三绝缘层270可以共同地形成第三条形结构，该第三条形结构可以沿第一方向D1延伸。

参考图41和图42，可以通过例如灰化工艺和/或剥离工艺来去除牺牲层250和第二间隔物245。

因此，可以在第三条形结构中的相邻第三条形结构之间形成第五开口280以暴露第一绝缘层110的上表面，并且可以暴露第二绝缘层120、半导体图案137、掩模结构、第一层间绝缘图案185和第三绝缘层270的被第二间隔物245覆盖的侧壁。

参考图43和图44，可以对半导体图案137中的每一个的由第五开口280暴露的侧壁执行热氧化工艺以形成第二栅极绝缘层290，并且可以对第五开口280的底部和侧壁以及第三绝缘层270的上表面执行沉积工艺(例如，CVD工艺、ALD工艺等)以进一步形成第二栅极绝缘层290。

因此，第二栅极绝缘层290的设置在半导体图案137的侧壁上的部分的厚度可以大于第二栅极绝缘层290的其他部分的厚度。备选地，第二栅极绝缘层290可以通过沉积工艺来形成，而无需热氧化工艺，并且在这种情况下，第二栅极绝缘层290可以具有恒定的厚度。

与参考图16至图18描述的第一栅极绝缘层200类似，第二栅极绝缘层290可以具有多层结构，该多层结构包括：第一层，包含例如氧化硅；以及第二层，包含例如金属氧化物。

可以在第二栅极绝缘层290上形成第二栅电极层300，并且可以在第二栅电极层300上形成第二层间绝缘层310以填充第五开口280的剩余部分。第二栅电极层300可以被称为字线层。在示例实施例中，第二层间绝缘层310的上表面可以低于第二栅电极层300的在第三绝缘层270上的部分的上表面。

参考图45和图46，可以通过例如回蚀工艺来去除第二栅电极层300的上部以形成第二凹槽320，并且第二栅电极层300的剩余部分可以形成第二栅电极305。第二栅电极305也可以被称为字线。

在示例实施例中，可以通过例如干法刻蚀工艺来去除第二栅电极层300的上部，并且在干法刻蚀工艺之后剩余的第二栅电极305可以具有平坦的上表面。

在示例实施例中，第二栅电极305可以在第一栅电极215中的在第二方向D2上相邻的第一栅电极215之间沿第一方向D1延伸。

参考图47和图48，可以在第二栅电极305、第二层间绝缘层310和第二栅极绝缘层290上形成第四绝缘层以填充第二凹槽320，并且可以通过例如CMP工艺平坦化第四绝缘层、第二栅极绝缘层290、第三绝缘层270、第一层间绝缘图案185、第二层间绝缘层310、初步第一栅极绝缘图案205和第三掩模160的上部。

因此，可以在第二凹槽320中形成第四绝缘图案330，并且可以去除第三掩模160。此外，可以将第二栅极绝缘层290划分为初步第二栅极绝缘图案295，初步第二栅极绝缘图案295中的每一个可以沿第一方向D1延伸并且在第二方向D2上彼此间隔开。

初步第一栅极绝缘图案205和初步第二栅极绝缘图案295可以形成在半导体图案137中的每一个的在第二方向D2上的相对侧壁上。即，初步第一栅极绝缘图案205可以形成在半导体图案137中的每一个的与第一栅电极215相邻的侧壁上，并且初步第二栅极绝缘图案295可以形成在半导体图案137中的每一个的与第二栅电极305相邻的侧壁上。

参考图49至图51，可以执行平坦化工艺(例如，CMP工艺)，直到暴露半导体图案137的上表面为止。

因此，可以去除第一掩模140和第二掩模150以暴露半导体图案137的上表面，并且还可以去除第一层间绝缘图案185、第二层间绝缘层310、第三绝缘层270、第四绝缘图案330、以及初步第一栅极绝缘图案205和初步第二栅极绝缘图案295的位于第一掩模140和第二掩模150的相同高度处的上部。

在示例实施例中，可以通过半导体图案137的暴露的上表面执行GPD工艺或PLAD工艺，从而可以将n型或p型杂质掺杂到半导体图案137中。

参考图52至图54，第一导电层、阻挡层、第二导电层和掩模层可以顺序地堆叠在半导体图案137、第一层间绝缘图案185、第二层间绝缘层310、第三绝缘层270、第四绝缘图案330、以及初步第一栅极绝缘图案205和初步第二栅极绝缘图案295上，并且例如，可以执行干法蚀刻工艺以形成位线结构，该位线结构包括顺序堆叠的第一导电图案340、阻挡图案350、第二导电图案360和第四掩模370。

在示例实施例中，位线结构可以在沿第二方向D2设置的半导体图案137的上表面上延伸并与之接触，并且多个位线结构可以在第一方向D1上彼此间隔开。位线结构还可以接触初步第一栅极绝缘图案205和初步第二栅极绝缘图案295、第三绝缘层270、第四绝缘图案330和第二层间绝缘层310的上表面。

可以在位线结构中的在第一方向D1上相邻的位线结构之间形成沿第二方向D2延伸的第六开口380。

参考图55和图56，可以在第一层间绝缘图案185、第二层间绝缘层310、第三绝缘层270、第四绝缘图案330、以及初步第一栅极绝缘图案205和初步第二栅极绝缘图案295上形成第三间隔物层390以覆盖位线结构，可以在第三间隔物层390上形成第一屏蔽层以填充第六开口380，以及可以通过例如回蚀工艺来去除第一屏蔽层的上部以在第六开口380的下部中形成第一屏蔽图案400。

因此，第一屏蔽图案400可以在位线结构中的在第一方向D1上相邻的位线结构之间沿第二方向D2延伸。

在示例实施例中，第一屏蔽图案400的上表面可以与第二导电图案360的上表面基本共面。然而，本公开的实施例不限于此，根据示例实施例，第一屏蔽图案400的上表面可以低于或高于第二导电图案360的上表面。

参考图57至图59，可以在第一屏蔽图案400和第三间隔物层390上形成第五绝缘层，并且例如，可以执行回蚀工艺以去除第五绝缘层和第三间隔物层390的上部。

因此，可以暴露第四掩模370的上表面，并且可以在位线结构中的相邻位线结构之间在第一屏蔽图案400上形成第五绝缘图案410。此外，可以在位线结构的在第一方向D1上的相对侧壁中的每个侧壁上形成第三间隔物395。

可以平坦化第四掩模的向上突出的上部，使得第四掩模370的上表面可以与第三间隔物395和第五绝缘图案410的上表面基本共面。

参考图60和图61，可以在第四掩模370、第三间隔物395和第五绝缘图案410上形成第一粘合层520，其上设置有上述结构的第一衬底100和其上设置有第二粘合层510的第二衬底500可以彼此接合。

例如，可以在第二衬底500上形成第二粘合层510，可以翻转第二衬底500，以及可以将第二粘合层510与第一粘合层520接合。第一粘合层520和第二粘合层510可以形成粘合结构，并且通过粘合结构接合的所有结构可以被统称为接合结构。

参考图62和图63，可以翻转接合结构，使得第二衬底500可以被放置在下侧处，并且可以去除第一衬底100。

在示例实施例中，可以通过研磨工艺来去除第一衬底100，并且可以进一步执行CMP工艺。因此，可以暴露第一绝缘层110的上表面。

在下文中，第一衬底100上的结构的上侧和下侧分别可以被称为下侧和上侧。

参考图64和图65，可以去除暴露的第一绝缘层110以及初步第一栅极绝缘图案205和初步第二栅极绝缘图案295的上部，因此，可以暴露第二绝缘层120以及第一栅电极215和第二栅电极305的上表面。

在示例实施例中，可以通过湿法蚀刻工艺来去除第一绝缘层110以及初步第一栅极绝缘图案205和初步第二栅极绝缘图案295的上部。通过湿法蚀刻工艺，可以将覆盖第一栅电极215的上表面和侧壁的初步第一栅极绝缘图案205划分为分别覆盖第一栅电极215的在第二方向D2上的相对侧壁的第一栅极绝缘图案207。此外，可以将覆盖第二栅电极305的上表面和侧壁的初步第二栅极绝缘图案205划分为分别覆盖第二栅电极305的在第二方向D2上的相对侧壁的第二栅极绝缘图案207。

参考图66和图67，可以通过例如回蚀工艺来去除第一栅电极215和第二栅电极305的上部，因此，可以在第一栅电极215和第二栅电极305上分别形成第三凹槽530和第四凹槽535。

在示例实施例中，在回蚀工艺之后剩余的第一栅电极215和第二栅电极305的上表面可以低于半导体图案137的上表面。

参考图68至图70，可以在第一栅电极215和第二栅电极305、第一栅极绝缘图案207和第二栅极绝缘图案297、第一层间绝缘图案185和第二层间绝缘层310上形成第六绝缘层以填充第三凹槽530和第四凹槽535，并且可以通过例如CMP工艺平坦化第六绝缘层、第二绝缘层120，以及第一栅极绝缘图案207和第二栅极绝缘图案297、第一层间绝缘图案185和第二层间绝缘层310的上部。

因此，可以分别在第一栅电极215和第二栅电极305上形成第六绝缘图案540和第七绝缘图案545，并且可以去除第二绝缘层120以暴露半导体图案137的上表面。

在示例实施例中，例如，可以通过半导体图案137的暴露的上表面执行GPD工艺或PLAD工艺，从而可以将n型或p型杂质掺杂到半导体图案137中。

参考图71至图73，第一蚀刻停止层550、第三层间绝缘层560和封盖层570可以顺序地形成在半导体图案137、第一层间绝缘图案185、第二层间绝缘层310、第一栅极绝缘图案207和第二栅极绝缘图案297、以及第六绝缘图案540和第七绝缘图案545上，并且可以被部分地蚀刻以形成暴露半导体图案137的上表面的第七开口580。

在示例实施例中，第七开口580可以暴露半导体图案137中的每一个的上表面，因此，可以在第一方向D1和第二方向D2上形成多个第七开口580。第七开口580也可以部分地暴露第一栅极绝缘图案207和第二栅极绝缘图案297以及第六绝缘图案540和第七绝缘图案545的与半导体图案137相邻的部分的上表面。

在示例实施例中，第七开口580在平面图中可以具有例如圆形、椭圆形、多边形、具有倒圆角的多边形等的形状。在示例实施例中，第七开口580在平面图中可以布置成格子图案。备选地，第七开口580在平面图中可以布置成蜂窝图案。

可以在半导体图案137和封盖层570上形成下接触插塞层以填充第七开口580，可以平坦化下接触插塞层，直到暴露封盖层570的上表面为止，并且可以通过例如回蚀工艺来去除下接触插塞层的上部。因此，可以在第七开口580的下部中形成下接触插塞590。

参考图74至图76，可以形成堆叠在第七开口580的上部中的欧姆接触图案600和上接触插塞610。

欧姆接触图案600可以通过以下方式来形成：在下接触插塞590和封盖层570上形成金属层以填充第七开口580；对该金属层执行热处理工艺，使得金属层和下接触插塞590可以彼此反应以形成金属硅化物层；以及去除该金属层的未反应的部分。

上接触插塞610可以通过以下方式来形成：在欧姆接触图案600和封盖层570上形成上接触插塞层以填充第七开口580的剩余部分；以及平坦化上接触插塞层，直到暴露封盖层570的上表面为止。

顺序堆叠在第七开口580中的下接触插塞590、欧姆接触图案600和上接触插塞610可以共同地形成接触插塞结构，并且多个接触插塞结构可以在第一方向D1和第二方向D2上彼此间隔开。在示例实施例中，接触插塞结构在平面图中可以布置成格子图案或蜂窝图案。

参考图77至图79，第二蚀刻停止层620、第一模塑层630、第一支撑层640、第二模塑层650和第二支撑层660可以顺序地堆叠在封盖层570和上接触插塞610上，并且可以被部分地去除以形成暴露上接触插塞610的上表面的第八开口，并且可以在第八开口中形成第一电容器电极670。

第一模塑层630和第二模塑层650可以包括氧化物，例如氧化硅。

在示例实施例中，第一电容器电极670在平面图中可以具有例如圆形、椭圆形、多边形、具有倒圆角的多边形等的形状。在示例实施例中，第一电容器电极670在平面图中可以布置成格子图案。备选地，第一电容器电极670在平面图中可以布置成蜂窝图案。

参考图80和图81，可以去除第一模塑层630和第二模塑层650以暴露第一电容器电极670以及第一支撑层640和第二支撑层660的表面，并且可以在第一电容器电极670以及第一支撑层640和第二支撑层660的暴露的表面上形成介电层680。

再次参考图1至图4，可以在介电层680上形成第二电容器电极690。

第一电容器电极670和第二电容器电极690以及它们之间的介电层680可以共同地形成电容器700。

通过上述过程，可以制造半导体器件。

如上所示，可以使用掩模结构作为蚀刻掩模对半导体层130执行干法蚀刻工艺以形成初步半导体图案135，可以对初步半导体图案135执行干法蚀刻工艺以形成第二开口190和半导体图案137，可以在第二开口190中形成初步第一栅电极210，以及可以去除初步第一栅电极210的上部以形成第一栅电极215。

因此，可以在形成用作背栅电极的第一栅电极215之前形成用作沟道的半导体图案137，与在形成半导体图案137之前形成第一栅电极215相比，这可以更容易地被执行。

图82是示出了根据示例实施例的半导体器件的水平截面图，并且可以对应于图49。除了半导体图案137的形状和布局之外，该半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略了重复的说明。

参考图82，半导体图案137在平面图中可以具有平行四边形的形状，并且多个半导体图案137可以沿第一方向D1和第四方向D4布置，第四方向D4平行于第一衬底100或第二衬底500的上表面并相对于第一方向D1和第二方向D2形成锐角。

第一层间绝缘图案185在平面图中也可以具有平行四边形的形状，并且多个第一层间绝缘图案185可以沿第一方向D1和第四方向D4布置。因此，第一层间绝缘图案185中的每一个中的接缝181或空隙在平面图中可以沿第四方向D4延伸。

图83至图85是示出了根据示例实施例的半导体器件的截面图，并且可以对应于图4。除了第二栅电极305的形状之外，这些半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略重复的说明。

参见图83，第二栅电极305的下表面不是平坦的，而是凹陷的。因此，第二栅电极305的下表面的中央部分可以高于第二栅电极305的下表面的边缘部分。

参见图84，第二栅电极305的下表面不是平坦的，而是凹陷的。

此外，第二栅电极305的下表面的高度可以从第二栅极绝缘图案297的侧壁到第二层间绝缘层310的侧壁增加。

第四绝缘图案330不仅可以覆盖第二栅电极305的下表面，而且可以覆盖第二层间绝缘层310的下表面。

参考图85，第二栅电极305的下表面的高度可以从第二栅极绝缘图案297的侧壁向第二层间绝缘层310的中央部分增加，并且可以具有倒圆的形状。

第二层间绝缘层310可以接触第二栅电极305的侧壁，并进一步覆盖第二栅电极305的下表面。

图86至图88分别是示出了制造图83至图85中所示的半导体器件的方法的截面图。这些方法可以包括与参考图1至图81所指的过程基本相同或相似的过程，并且为了便于说明，本文省略重复的说明。

参考图86，可以执行与参考图45和图46描述的过程基本相同或相似的过程，从而可以通过回蚀工艺来去除第二栅电极层300的上部以形成第二栅电极305。

在示例实施例中，可以通过湿法刻蚀工艺来去除第二栅电极层300的上部，并且在湿法刻蚀工艺之后，第二栅电极305的上表面可以是凹陷的。

参考图87，可以执行与参考图45和图46描述的过程基本相同或相似的过程，从而可以通过回蚀工艺来去除第二栅电极层300的上部以形成第二栅电极305。

在示例实施例中，可以通过湿法刻蚀工艺来去除第二栅电极层300的上部，并且也可以通过湿法刻蚀工艺来去除第二层间绝缘层310的上部。因此，在湿法刻蚀工艺之后，第二栅电极的上表面可以是凹陷的，并且第二栅电极305的上表面的高度可以从第二栅极绝缘层290的侧壁到第二层间绝缘层310的侧壁减小。

参考图88，可以执行与参考图43和图44描述的过程基本相同或相似的过程，从而可以在第二栅极绝缘层290上形成第二栅电极层300。可以各向异性地蚀刻第二栅电极层300。

因此，第二栅电极305可以形成在第二栅极绝缘层290的侧壁上，并且第二栅电极305的上表面可以具有从第二栅极绝缘层290的侧壁逐渐降低的高度并且具有倒圆的形状。

可以在第二栅电极305上形成第二层间绝缘层310以填充第五开口280的剩余部分。

图89和图90是示出了根据示例实施例的半导体器件的截面图，并且可以对应于图4。除了还包括第二屏蔽图案和第四间隔物之外，这些半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略重复的说明。

参考图89，可以在第四条形结构中的相邻第四条形结构之间形成沿第一方向D1延伸并包括第二层间绝缘层310和第二屏蔽图案820的第五条形结构，第四条形结构中的每一个可以沿第一方向D1延伸并包括第四绝缘图案330、第二栅电极305和第七绝缘图案545，并且可以在第五条形结构的侧壁上形成第四间隔物815。

在示例实施例中，第二屏蔽图案820可以包括金属氮化物，例如氮化钛、氮化钽等，并且第四间隔物815可以包括绝缘氮化物(例如，氮化硅)或氧化物(例如，氧化硅)。

参考图90，可以在第六条形结构中的相邻第六条形结构之间形成包括第二层间绝缘层310和第二屏蔽图案820的第五条形结构，第六条形结构中的每一个可以沿第一方向D1延伸并且包括第四绝缘图案330和第二栅电极305，并且可以在第五条形结构上形成第四间隔物815。

第五条形结构和第六条形结构的上表面可以彼此基本共面，并且第七绝缘图案545可以共同地接触第五条形结构和第六条形结构的上表面。

图91和图92分别是示出了制造图89和图90中所示的半导体器件的方法的截面图。这些方法可以包括与参考图1至图81描述的过程基本相同或相似的过程，并且为了便于描述，这里省略重复的说明。

参考图91，可以执行与参考图43和图44描述的过程基本相同或相似的过程，从而可以在第二栅极绝缘层290上形成第二栅电极层300，可以在第二栅电极层300上形成第四间隔物层810，可以形成第二屏蔽层以填充第五开口280的剩余部分，以及可以通过例如回蚀工艺来去除第二屏蔽层的上部。

因此，可以在第五开口280的下部中形成第二屏蔽图案820，并且可以在第二屏蔽图案820上形成第二层间绝缘层310以填充第五开口280的上部。

可以执行与参考图47和图48描述的过程基本相同或相似的过程，从而可以通过例如CMP工艺来去除初步第一栅极绝缘图案205的上部，并且可以将第四间隔物层810划分为第四间隔物815。

可以执行与参考图68至图70描述的过程基本相同或相似的过程，从而可以通过例如CMP工艺来去除第二层间绝缘层310的上部，并且也可以去除第四间隔物815的设置在第二屏蔽图案820的上表面上的部分。

参考图92，可以执行与参考图91描述的过程基本相同或相似的过程，从而可以形成第二屏蔽图案820和第四间隔物815。

可以执行与参考图66和图67描述的过程基本相同或相似的过程，从而可以去除第一栅电极215和第二栅电极305的上部，并且也可以去除第二屏蔽图案820和第四间隔物815的上部。

因此，第四凹槽535不仅可以形成在第一栅电极215和第二栅电极305上，而且可以形成在第二屏蔽图案820和第四间隔物815上。因此，第二屏蔽图案820和第四间隔物815的上表面可以与第二栅电极305的上表面基本共面。

可以执行与参考图68至图70描述的过程基本相同或相似的过程，使得第七绝缘图案545可以接触第二屏蔽图案820、第四间隔物815和第二栅电极305的上表面。

图93包括示出了包括在根据示例实施例的半导体器件中的第一栅电极215和第二栅电极305的高度的截面图。

再次参考图4，第一栅电极215和第二栅电极305的上表面可以彼此基本共面，并且第一栅电极215和第二栅电极305的下表面可以彼此基本共面，然而，本公开的实施例不限于此。

参考图93，第一栅电极215的下表面可以低于或高于第二栅电极305的下表面，并且第一栅电极215的上表面可以低于或高于第二栅电极305的上表面。因此，第一栅电极215和第二栅电极305在第三方向D3上的长度可以彼此不同。

当执行与参考图45和图46描述的过程基本相同或相似的过程使得去除第二栅电极层300的上部以形成第二凹槽320时，或者当执行与参考图66和图67描述的过程基本相同或相似的过程使得去除第一栅电极215和第二栅电极305的上部以形成第三凹槽530和第四凹槽535时，可以调整蚀刻工艺以便实现上述结构。

图94至图99是示出了根据示例实施例的半导体器件的截面图，并且可以对应于图4。除了还包括第三栅电极之外，这些半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略重复的说明。

参考图94，第三栅电极307可以形成在第二栅电极305下方并接触第二栅电极305，并且第三栅电极307的下表面可以被第四绝缘图案330覆盖。第三栅电极307可以被称为附加字线。

在示例实施例中，第三栅电极307可以包括例如金属、金属氮化物、金属硅化物等，并且可以包括功函数与第二栅电极305中包括的金属的功函数不同的金属。

参考图95，第二栅电极305可以包括具有相对较大宽度的上部和具有相对较小宽度的下部，并且还可以形成第三栅电极307，该第三栅电极307接触第二栅电极305的上部的下表面和第二栅电极305的下部的侧壁。

第三栅电极307的侧壁和下表面可以被第四绝缘图案330覆盖。

参考图96，与图95中所示的第三栅电极307不同，第三栅电极307还可以接触第二栅电极305的下部的下表面，因此可以具有“L”的形状。

参考图97，第四栅电极217和第五栅电极309分别还可以形成在第一栅电极215和第二栅电极305上并接触第一栅电极215和第二栅电极305，并且第四栅电极217和第五栅电极309的上表面分别可以被第六绝缘图案540和第七绝缘图案545覆盖。

在示例实施例中，第四栅电极217和第五栅电极309可以包括例如金属、金属氮化物、金属硅化物等，并且可以包括功函数与第二栅电极305中包括的金属的功函数不同的金属。第四栅电极217和第五栅电极309可以包括基本相同的材料或不同的材料。

参考图98，第二栅电极305可以包括具有相对较大宽度的下部和具有相对较小宽度的上部，并且还可以形成第五栅电极309，该第五栅电极309接触第二栅电极305的下部的上表面和第二栅电极305的上部的侧壁。

第五栅电极309的侧壁和上表面可以被第七绝缘图案545覆盖。

参考图99，第五栅电极309也可以接触第二栅电极305的上部的上表面。

在一些实施例中，第四栅电极217还可以形成在第一栅电极215的上表面上。

图100、图101、图102和图103分别是示出了制造图94、图95、图97和图98的半导体器件的方法的截面图。这些方法可以包括与参考图1至图81描述的过程基本相同或相似的过程，因此，为了描述方便，本文省略了重复的说明。

参考图100，可以执行与参考图45和图46描述的过程基本相同或相似的过程，从而可以去除第二栅电极层300的上部以形成第二凹槽320和第二栅电极层300，并且还可以在第二栅电极305上形成第三栅电极307以填充第二凹槽320的下部。

在示例实施例中，第二栅电极305的上表面可以低于第一栅电极215的上表面，并且第三栅电极307的上表面可以与第一栅电极215的上表面基本共面。然而，本公开的实施例不限于此。

参考图101，可以执行与参考图45和图46描述的过程基本相同或相似的过程，从而可以去除第二栅电极层300的上部以形成第二凹槽320和第二栅电极305，并且还可以通过蚀刻工艺来去除第二层间绝缘层310的上部。

在示例实施例中，在蚀刻工艺之后，第二层间绝缘层310的上表面可以低于第二栅电极305的最上表面，并且在蚀刻工艺期间也可以去除第二栅电极305的与第二层间绝缘层310相邻的上部以形成第五凹槽。

可以在第二层间绝缘层310、第二栅电极305和第二栅极绝缘层290上形成第三栅电极层以填充第五凹槽，并且可以各向异性地刻蚀第三栅电极层以在第五凹槽中形成第三栅电极307。

可以通过对第三栅电极层执行干法刻蚀工艺来形成图96中所示的半导体器件，使得第三栅电极307也可以保留在第二栅电极305的上表面上。

参考图102，可以执行与参考图66和图67描述的过程基本相同或相似的过程，从而可以分别去除第一栅电极215和第二栅电极305的上部以形成第三凹槽和第四凹槽，并且还可以分别在第一栅电极215和第二栅电极305上形成第四栅电极217和第五栅电极309以填充第三凹槽530和第四凹槽535的下部。

参考图103，可以执行与参考图66和图67描述的过程基本相同或相似的过程，从而可以去除第一栅电极215和第二栅电极305的上部以分别形成第三凹槽和第四凹槽，并且还可以通过蚀刻工艺来去除第二层间绝缘层310的上部。

在示例实施例中，第二层间绝缘层310的上表面在湿法蚀刻工艺之后可以低于第二栅电极305的最上表面，并且也可以去除第二栅电极305的与第二层间绝缘层310相邻的上部以形成第六凹槽。

可以在第二层间绝缘层310、第一栅电极215和第二栅电极305、第一栅极绝缘图案207和第二栅极绝缘图案297以及第二绝缘层120上形成第五栅电极层以填充第六凹槽，并且可以各向异性地刻蚀第五栅电极层以在第六凹槽中形成第五栅电极309。

可以通过对第五栅电极层执行干法刻蚀工艺来形成图99中所示的半导体器件，使得第五栅电极309也可以保留在第二栅电极305的上表面上，并且也可以在第一栅电极215的上表面上形成第四栅电极217。

图104至图106是示出了根据示例实施例的半导体器件的截面图，并且可以对应于图4。除了还包括第三导电图案之外，这些半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略重复的说明。

参考图104，与图4不同，位线结构可以包括顺序堆叠的第二导电图案360、阻挡图案350和第三导电图案342，并且第三导电图案342可以包括沿第二方向D2延伸的下部和沿第一方向D1延伸的上部。

在示例实施例中，第三导电图案342可以包括掺杂有n型或p型杂质的硅锗。第三导电图案342的下部可以接触阻挡图案350，并且第三导电图案342的上部可以接触半导体图案137。

例如，如果半导体图案137包括未掺杂的或掺杂有p型杂质的单晶硅或多晶硅，并且第三导电图案342包括掺杂有n型杂质的硅锗，则可以在半导体图案137和第三导电图案342之间形成异质结。

参考图105，除了第二导电图案360、阻挡图案350和第一导电图案340之外，位线结构还可以包括第三导电图案342，并且第三导电图案342可以接触第一导电图案340的上表面和半导体图案137的下表面。

参考图106，与图105不同，根据示例实施例，包括在位线结构中的第三导电图案342不包括沿第二方向D2延伸的下部，而是仅包括与半导体图案137的下表面接触的上部。

图107是示出了图104中所示的半导体器件的制造方法的截面图。该方法可以包括与参考图1至图81描述的过程基本相同或相似的过程，因此，为了描述方便，本文省略了重复的说明。

参考图107，可以执行与参考图49至图51描述的过程基本相同或相似的过程以暴露半导体图案137的上表面，并且可以通过蚀刻工艺来去除半导体图案137的暴露的上部以形成第七凹槽。

可以执行与参考图52至图54描述的过程基本相同或相似的过程，从而可以在半导体图案137、第一层间绝缘图案185、第二层间绝缘层310、第三绝缘层270、第四绝缘图案330和初步第一栅极绝缘图案205和初步第二栅极绝缘图案295上形成第三导电层以填充第七凹槽，阻挡层、第二导电层和掩模层可以顺序地堆叠在第三导电层上，可以对掩模层、第二导电层、阻挡层和第三导电层执行干法刻蚀工艺以形成包括顺序堆叠的第三导电图案342、阻挡图案350、第二导电图案360和第四掩模370的位线结构。

可以通过在第三导电层上顺序地堆叠第一导电层、阻挡层、第二导电层和掩模层来形成图105中所示的半导体器件。

图106中所示的半导体器件可以通过以下方式来形成：平坦化第三导电层的上部直到暴露第二层间绝缘层310的上表面为止，以在第七凹槽中形成第三导电图案342；以及在半导体图案137、第一层间绝缘图案185、第二层间绝缘层310、第三绝缘层270、第四绝缘图案330、初步第一栅极绝缘图案205和初步第二栅极绝缘图案295、以及第三导电图案342上顺序地堆叠第一导电层、阻挡层、第二导电层和掩模层。

图108是示出了根据示例实施例的半导体器件的截面图，并且可以对应于图4。除了包括气隙而不是第一屏蔽图案之外，该半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略重复的说明。

参考图108，与图3不同，可以在位线结构中的在第二方向D2上相邻的位线结构之间形成气隙(air gap)830而不是第一屏蔽图案400。

气隙830的顶部和侧壁可以被第三间隔物395覆盖，并且气隙830的底部可以被第五绝缘图案410覆盖。

图109包括示出了包括在根据示例实施例的半导体器件中的第二导电图案360和第一屏蔽图案400的高度的截面图。

再次参考图3，第二导电图案360的上表面可以低于位线结构中的相邻位线结构之间的第一屏蔽图案400的上表面，并且第二导电图案360的下表面可以与第一屏蔽图案400的下表面基本共面。然而，本公开的实施例不限于此。

参考图109，第二导电图案360的上表面可以低于第一屏蔽图案400的上表面或与第一屏蔽图案400的上表面基本共面，并且第二导电图案360的下表面可以低于或高于第一屏蔽图案400的下表面。因此，第二导电图案360在第三方向D3上的长度可以与第一屏蔽图案400在第三方向D3上的长度基本相同或不同。

当执行与参考图55和图56描述的过程基本相同或相似的过程使得形成第三间隔物层390，在第三间隔物层390上形成第一屏蔽层以填充第六开口380，并且去除第一屏蔽层的上部时，可以调整第三间隔物层390的厚度或用于去除第一屏蔽层的上部的工艺时间，从而可以形成上述结构。

图110是示出了根据示例实施例的半导体器件的截面图，并且可以对应于图4。图111是示出了图110的半导体器件的制造方法的截面图。

除了还包括第一接合图案，该半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略重复的说明。

参考图110，可以在半导体图案137和下接触插塞590之间形成第一接合图案139。

在示例实施例中，第一接合图案139可以包括轻度掺杂有n型或p型杂质的单晶硅或多晶硅。第一接合图案139的下表面可以与第一栅电极215和第二栅电极305的上表面基本共面。备选地，第一接合图案139的下表面可以低于或高于第一栅电极215和第二栅电极305的上表面。

下接触插塞590可以包括具有相对较大宽度的上部、以及具有相对较小宽度并接触第一接合图案139的上表面的下部。与第一接合图案139相比，下接触插塞590可以高度掺杂有n型或p型杂质，并且掺杂在下接触插塞590中的杂质可以扩散到第一接合图案139的上部，以在下接触插塞590的形成或后续热处理工艺期间形成下接触插塞590的下部。

例如，参考图111，可以执行与参考图68至图70描述的过程基本相同或相似的过程以暴露半导体图案137的上表面，并且可以通过半导体图案137的暴露的上表面将n型或p型杂质掺杂到半导体图案137中以形成第一接合图案139。

当执行与参考图71至图73描述的过程基本相同或相似的过程使得在后续热处理工艺期间形成下接触插塞590时，包括在下接触插塞590中的n型或p型杂质可以扩散到第一接合图案139的上部，因此，可以形成下接触插塞590的包括高度掺杂的杂质的下部。

图112和图113是示出了根据示例实施例的半导体器件的截面图，并且可以对应于图4。除了还包括第二接合图案和第四层间绝缘层之外，这些半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略重复的说明。

参考图112，可以在半导体图案137和下接触插塞590之间形成第二接合图案850，并且第二接合图案850的侧壁可以被第四层间绝缘层840覆盖。

第二接合图案850可以接触半导体图案137的上表面，并且还可以接触第一栅极绝缘图案207和第二栅极绝缘图案297以及第七绝缘图案545的上表面。在示例实施例中，第二接合图案850的下表面可以低于第二层间绝缘层310的上表面。

第二接合图案850可以包括掺杂有n型或p型杂质的多晶硅，并且杂质的浓度可以等于或低于下接触插塞590中掺杂的杂质的浓度。第四层间绝缘层840可以包括绝缘氮化物(例如，氮化硅)或氧化物(例如，氧化硅)。

参考图113，可以在半导体图案137和下接触插塞590之间形成第二接合图案850，并且第二接合图案850的侧壁可以被第四层间绝缘层840覆盖。

第二接合图案850可以接触半导体图案137的上表面，并且还可以接触第一栅极绝缘图案207和第二栅极绝缘图案297以及第七绝缘图案545的上表面。在示例实施例中，第四层间绝缘层840的下表面可以低于半导体图案137的上表面。

图114至图116是示出了根据示例实施例的制造图11 2和图11 3的半导体器件的方法的截面图。这些方法可以包括与参考图1至图81描述的过程基本相同或相似的过程，并且为了便于描述，这里省略重复的说明。

参考图114，可以执行与参考图68至图70描述的过程基本相同或相似的过程，可以在半导体图案137、第一层间绝缘图案185、第二层间绝缘层310、第一栅极绝缘图案207和第二栅极绝缘图案297、以及第六绝缘图案540和第七绝缘图案545上形成第四层间绝缘层840，可以形成穿过第四层间绝缘层840的第九开口以暴露半导体图案137的上表面，以及可以形成第二接合图案850以填充第九开口。

第九开口不仅可以暴露半导体图案137的上表面，而且可以暴露第一栅极绝缘图案207和第二栅极绝缘图案297以及与它们相邻的第七绝缘图案545的上表面。

参考图115，可以对第四层间绝缘层840和第二接合图案850执行与参考图71至图73描述的过程基本相同或相似的过程，并且可以形成第九开口以暴露第二接合图案850的上表面。可以执行与参考图74至图81以及图1至图4描述的过程基本上相同或相似的过程来制造图112的半导体器件。

参考图116，可以在半导体图案137、第一层间绝缘图案185、第二层间绝缘层310、第一栅极绝缘图案207和第二栅极绝缘图案297、以及第六绝缘图案540和第七绝缘图案545上形成第二接合层，可以形成穿过第二接合层的第十开口以暴露第二层间绝缘层310以及第六绝缘图案540和第七绝缘图案545的上表面，以及可以形成第四层间绝缘层840以填充第十开口。

随着形成第十开口，第二接合层可以转变为第二接合图案850。

第十开口还可以暴露第一栅极绝缘图案207的与第六绝缘图案540和第七绝缘图案545相邻的上表面，并且可以部分地延伸穿过第二层间绝缘层310、第六绝缘图案540和第七绝缘图案545、以及第一栅极绝缘图案207的上部。

可以执行与参考图74至图81和图1至图4描述的过程基本上相同或相似的过程来制造图113的半导体器件。

图117是示出了根据示例实施例的半导体器件的截面图，并且可以对应于图4。除了包括第五层间绝缘层而不是第一蚀刻停止层之外，该半导体器件可以与图1至图4的半导体器件基本相同或相似，并且为了便于描述，本文省略重复的说明。

参考图117，下接触插塞590可以形成在半导体图案137上，并且下接触插塞590的侧壁可以被第五层间绝缘层860覆盖。

下接触插塞590可以接触半导体图案137的上表面，并且还可以接触第一栅极绝缘图案207和第二栅极绝缘图案297以及第六绝缘图案540和第七绝缘图案545的与半导体图案137相邻的上表面。在示例实施例中，第五层间绝缘层860的下表面可以低于半导体图案137的上表面。

图118和图119是示出了根据示例实施例的制造图117的半导体器件的方法的截面图。该方法可以包括与参考图1至图81描述的过程基本相同或相似的过程，并且为了便于描述，本文省略重复的说明。

参考图118，可以在半导体图案137、第一层间绝缘图案185、第二层间绝缘层310、第一栅极绝缘图案207和第二栅极绝缘图案297、以及第六绝缘图案540和第七绝缘图案545上形成下接触插塞层，可以形成穿过下接触插塞层的第十一开口以暴露第二层间绝缘层310以及第六绝缘图案540和第七绝缘图案545的上表面，以及可以形成第五层间绝缘层860以填充第十一开口。

随着形成第十一开口，下接触插塞层可以转变为下接触插塞590。

第十一开口还可以暴露第一栅极绝缘图案207的与第七绝缘图案540相邻的上表面，并且可以部分地延伸穿过第二层间绝缘层310、第六绝缘图案540和第七绝缘图案545、以及第一栅极绝缘图案207的上部。

参考图119，可以执行与参考图71至图73描述的过程基本相同或相似的过程。

例如，第三层间绝缘层560和封盖层570可以顺序地形成在第五层间绝缘层860和下接触插塞590上，并且可以被部分地蚀刻以形成暴露下接触插塞590的上表面的第十二开口，欧姆接触图案600和上接触插塞610可以形成在第十二开口中。

可以执行与参考图74至图81以及图1至图4描述的过程基本上相同或相似的过程来制造图117的半导体器件。

图120是示出了根据示例实施例的半导体器件的平面图，并且可以对应于图2。除了第一电容器电极670的位置之外，该半导体器件可以与图1至图4的半导体器件基本相同或相似，因此，为了便于描述，本文省略重复的说明。

参考图120，包括在电容器700中的第一电容器电极670可以接触上接触插塞610，然而，第一电容器电极670的中心在平面图中可以不匹配上接触插塞610的中心。

例如，包括上接触插塞610的接触插塞结构在平面图中可以布置成格子图案，并且第一电容器电极670在平面图中可以布置成蜂窝图案。然而，本公开的实施例不限于此，第一电容器电极670和接触插塞结构可以布置成各种类型。例如，接触插塞结构和第一电容器电极670两者在平面图中可以布置成蜂窝图案。

虽然已经参考其示例实施例示出并描述了本公开，但本领域普通技术人员将理解，在不脱离由所附权利要求阐述的本公开的精神和范围的情况下，可以对其进行各种形式和细节上的改变。