三维存储结构及存储器

技术领域

本公开涉及半导体器件技术领域，具体涉及一种三维存储结构及存储器。

背景技术

相变存储器(Phase Change Memory，PCM)或铁电存储器(ferroelectric RAM，FRAM)是在半导体后端制程(Back-End of Line，BEOL)中集成存储单元的器件，其具体结构为存储单元插入两相邻的金属层之间的构造，该种存储器的存储性能与存储单元中存储层材料及电极层材料的有效面积成正比。

现有技术中，在如图1所示的相变/铁电存储器中，二维结构的存储单元100位于第一金属结构110和第二金属结构120之间，由上电极层101、下电极层103及中间的铁电/相变材料存储层102层叠组成，上电极层101、下电极层103及铁电/相变材料存储层102均采用原子层沉积(Atomic Layer Deposition，ALD)方式逐层沉积生长获得。然而，随着半导体制程的不断微缩，存储结构的排布愈发密集，传统的二维存储单元在水平面上的面积被压缩而随之变小，进一步导致存储层材料与电极层材料之间的有效面积减小，使得存储器的存储性能受到影响。

发明内容

针对现有技术中的问题，本公开的目的在于提供一种三维存储结构及存储器，通过三维结构设置能够在占用相同平面面积的情况下扩大存储层材料和电极层材料之间的有效面积。具体的，本公开的第一方面提供了一种三维存储结构，包括：

第一金属结构，位于一介质层内；

第二金属结构，位于介质层的表面，且第二金属结构的设置位置与第一金属结构的设置位置相对应；

存储单元，设置于第一金属结构和第二金属结构之间，存储单元包括一开口朝向第二金属结构的凹形结构，凹形结构的底部与第一金属结构相接触；

连接结构，位于第二金属结构和存储单元之间，连接结构的一端与第二金属结构相接触，连接结构的另一端包括一与凹形结构相配合的突出结构，突出结构的表面与凹形结构的内侧表面相接触。

在上述第一方面的一种可能的实现中，凹形结构包括形状一致的第一电极部、第一介电部以及第二电极部，其中：

第一电极部的一面作为凹形结构的外侧表面，与第一金属结构相接触；

第二电极部的一面作为凹形结构的内侧表面，通过连接结构与第二金属结构电性连接；

第一介电部设置于第一电极部和第二电极部之间。

在上述第一方面的一种可能的实现中，存储单元包括自凹形结构的开口位置向水平方向延伸的延伸结构；

延伸结构朝向第二金属结构的一面的至少一部分与连接结构的表面相接触。

在上述第一方面的一种可能的实现中，延伸结构包括第三电极部以及第二介电部，其中：

第三电极部朝向第二金属结构的一面通过连接结构与第二金属结构电性连接；

第三电极部与第二电极部连通，并共同被配置为存储单元的第二电极层；

第一介电部与第二介电部连通，并共同被配置为存储单元的介电层；

第一电极部被配置为存储单元的第一电极层。

在上述第一方面的一种可能的实现中，介电层的材料为铁电材料或相变材料。

在上述第一方面的一种可能的实现中，突出结构在水平截面上的径向长度，小于连接结构中非突出结构的部分在水平截面上的径向长度。

在上述第一方面的一种可能的实现中，存储单元在水平面上的投影，覆盖连接结构、第一金属结构以及第二金属结构在水平面上的投影。

在上述第一方面的一种可能的实现中，介质层的材料为氧化物。

在上述第一方面的一种可能的实现中，连接结构的材料为金属钨。

本公开的第二方面提供了一种存储器，包括前述第一方面提供的三维存储结构。

与现有技术相比，本公开具有如下的有益效果：

通过本公开提供的技术方案，通过三维结构设置能够在占用相同平面面积的情况下扩大存储层材料和电极层材料之间的有效面积，即在占用相同平面面积的情况下提升了存储器介电层的极化面积，从而提升了存储单元的在相同电压下能够存储的极化电荷量；同时将存储单元的下电极层与第一金属结构直接接触，降低了存储单元底部的漏电风险。本公开提供的技术方案能够解决半导体制程微缩导致的存储性能受到影响的问题，使得存储器的运行效率和可靠性得到了提升。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显。

图1根据现有技术，提供了一种相变/铁电存储器的结构示意图。

图2根据本公开实施例，提供了一种三维存储结构的结构示意图。

图3根据本公开实施例，提供了一种三维存储结构中存储单元的局部放大图。

图4根据本公开实施例，提供了一种三维存储结构中连接结构的局部放大图。

图5根据本公开实施例，提供了一种存储器的结构示意图。

具体实施方式

以下通过特定的具体实例说明本公开的实施方式，本领域技术人员可由本公开所揭露的内容轻易地了解本公开的其他优点与功效。本公开还可以通过另外不同的具体实施方式加以实施或应用系统，本公开中的各项细节也可以根据不同观点与应用系统，在没有背离本公开的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。

下面以附图为参考，针对本公开的实施例进行详细说明，以便本公开所属技术领域的技术人员能够容易地实施。本公开可以以多种不同形态体现，并不限定于此处说明的实施例。

在本公开的表示中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的表示意指结合该实施例或示例表示的具体特征、结构、材料或者特点包括于本公开的至少一个实施例或示例中。而且，表示的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本公开中表示的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于表示目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的表示中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

为了明确说明本公开，省略与说明无关的器件，对于通篇说明书中相同或类似的构成要素，赋予了相同的参照符号。

在通篇说明书中，当说某器件与另一器件“连接”时，这不仅包括“直接连接”的情形，也包括在其中间把其它元件置于其间而“间接连接”的情形。另外，当说某种器件“包括”某种构成要素时，只要没有特别相反的记载，则并非将其它构成要素排除在外，而是意味着可以还包括其它构成要素。

当说某器件在另一器件“之上”时，这可以是直接在另一器件之上，但也可以在其之间伴随着其它器件。当对照地说某器件“直接”在另一器件“之上”时，其之间不伴随其它器件。

虽然在一些实例中术语第一、第二等在本文中用来表示各种元件，但是这些元件不应当被这些术语限制。这些术语仅用来将一个元件与另一个元件进行区分。例如，第一接口及第二接口等表示。再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在的特征、步骤、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、步骤、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能、步骤或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。

此处使用的专业术语只用于言及特定实施例，并非意在限定本公开。此处使用的单数形态，只要语句未明确表示出与之相反的意义，那么还包括复数形态。在说明书中使用的“包括”的意义是把特定特性、区域、整数、步骤、作业、要素及/或成份具体化，并非排除其它特性、区域、整数、步骤、作业、要素及/或成份的存在或附加。

虽然未不同地定义，但包括此处使用的技术术语及科学术语，所有术语均具有与本公开所属技术领域的技术人员一般理解的意义相同的意义。普通使用的字典中定义的术语追加解释为具有与相关技术文献和当前提示的内容相符的意义，只要未进行定义，不得过度解释为理想的或非常公式性的意义。

基于背景技术中的相关描述，如图1所示，二维结构的存储单元100，其中影响器件性能的有效面积即相当于存储单元100的平面面积，而平面面积的大小又受到半导体制程的限定。随着半导体制程微缩，相邻两存储结构的排列愈发密集，使得二维结构存储单元的可设置平面面积被进一步压缩，致使存储器的存储性能受到影响。为了解决上述现有技术的实际应用问题，本公开提供了一种三维存储结构及存储器。具体的，在本公开的一些实施例中，图2示出了一种三维存储结构的结构示意图。如图2所示，该种三维存储结构200具体可以包括第一金属结构202、第二金属结构203、存储单元204以及连接结构205，其中：

第一金属结构202位于介质层201内，第二金属结构203位于介质层201的表面，且第二金属结构203的设置位置与第一金属结构202的设置位置相对应。如图2所示可以看出，第一金属结构202与第二金属结构203设置在同一竖直平面上，第一金属结构202和第二金属结构203的形状大小可以相同，有关第一金属结构202以及第二金属结构203的形状大小以及设置间距本领域技术人员能够根据半导体制程的实际需要进行设定，在此不做限定。在上述实施例的一种具体实现中，介质层201的材料可以是氧化物，例如氧化硅等，本领域技术人员可以根据实际需要选择合适的介质层201的制备材料以及第一金属结构202/第二金属结构203的制备材料，在此不做限定。

于上述实施例中，图3进一步示出了三维存储结构200中存储单元204的局部放大图，结合说明书附图2和说明书附图3可以看出，存储单元204设置于第一金属结构202和第二金属结构203之间，包括一开口朝向第二金属结构203的凹形结构2041，凹形结构2041的底部直接与第一金属结构202相接触，以实现存储单元204与第一金属结构202的电性连接。对比图1和图2可以看出，包含凹形结构2041的存储单元204相较于图1中二维结构的存储单元100，在他们的平面面积相等(即存储单元在水平面上的投影面积相同)的情况下，存储单元204对应的极化区域拓展了竖向排布的区域，整体极化面积得到了较大幅度的提升；同时，由于凹形结构2041的底部与第一金属结构202直接接触，相当于去除了现有技术中二维存储结构平面区域的底部与第一金属结构之间的连接结构，降低了存储单元204底部的漏电风险，进一步提升了三维存储结构的可靠性。有关存储单元204的具体结构构成将于后文中做进一步阐释说明。

于上述实施例中，图4进一步示出了三维存储结构200中连接结构205的局部放大图，结合说明书附图2和说明书附图4可以看出，连接结构205设置于第二金属结构203和存储单元204之间，连接结构205的一端与第二金属结构203相接触，连接结构205的另一端包括一与凹形结构2041相配合的突出结构2051，突出结构2051的表面与凹形结构2041的内侧表面相接触，以实现存储单元204与第二金属结构203的电性连接。在上述实施例的一种具体实现中，连接结构205的材料可以是金属钨，本领域技术人员也可以根据实际需要选择合适的其他制备材料，在此不做限定。有关连接结构205的具体结构构成将于后文中做进一步阐释说明。

可以理解的是，结合说明书附图2及上述实施例提供的说明，本公开提供的三维存储结构能够解决半导体制程微缩导致的存储性能受到影响的问题，同时降低了底端漏电风险，提升了存储结构整体的可靠性。以下将结合实施例的具体实现对其中存储单元204以及连接结构205的具体结构设置作进一步说明：

于上述实施例的一种具体实现中，如图3所示可以看出，存储单元204包括两个组成部分：凹形结构2041以及延伸结构2042。其中具体的，如图3所示，凹形结构2041包括形状一致的第一电极部2041a、第一介电部2041b以及第二电极部2041c，其中：第一电极部2041a的一面作为凹形结构2041的外侧表面，与第一金属结构202相接触。第二电极部2041c的一面作为凹形结构2041的内侧表面，通过连接结构205与第二金属结构203电性连接；第一介电部2041b设置于第一电极部2041a和第二电极部2041c之间。

于上述具体实现中，如图3所示，延伸结构2042设置于凹形结构2041的开口位置处，并自凹形结构2041的开口位置沿水平方向向外延伸。延伸结构2042中朝向第二金属结构203的一面的至少一部分与连接结构205的表面相接触。具体的，延伸结构2042包括第三电极部2042a以及第二介电部2042b，其中第三电极部2042a设置于朝向第二金属结构203的一面，通过连接结构205与第二金属结构203电性连接。

如图3所示可以看出，对于存储单元204整体结构而言，第三电极部2042a与第二电极部2041c连通，并共同被配置为存储单元204的第二电极层；同样的，第一介电部2041b与第二介电部2042b连通，并共同被配置为存储单元204的介电层，介电层的材料可以是铁电材料或相变材料；第一电极部2041a则被直接配置为存储单元204的第一电极层。在存储单元的制备实现过程中，上述第一电极层、第二电极层以及介电层均通过单独一个工艺制程一体化制备以形成，例如采用原子层沉积(Atomic Layer Deposition，ALD)方式逐层沉积生长获得等，第一电极层与第二电极层可以采用同种材料进行制备，例如氮化钛材料等，本领域技术人员可以选择合适的制备工艺，在此不做限定。

如图3所示可以看出，对于存储单元204而言，凹形结构2041的高度越高，相同平面面积下存储单元204所获得的极化面积就更大；然而凹形结构2041在高度上的进一步增加也会导致对于电极层、介电层等结构逐层沉积上的工艺难度，一定程度上降低制程良率，本领域技术人员能够在满足制程工艺需求的前提下尽可能增加凹形结构2041的高度，以最大程度地扩展存储单元204对应的极化面积。

于上述实施例的一种具体实现中，如图4所示可以看出，对于连接结构205而言，突出结构2051在水平截面上的径向长度，小于连接结构205中非突出结构的部分在水平截面上的径向长度；连接结构205中非突出结构的部分的地面部分与突出结构2051相接触，另一部分与存储单元204的第二电极层的上表面相接触。这样形成的连接结构205，使得其与存储单元204的第二电极层具有充分的接触面积，能够实现存储单元204与第二金属结构203之间稳定、灵敏的电性连接。在上述实施例的一种具体实现中，连接结构205可以是一体成型后嵌入介质层并与存储结构相嵌合的，也可以是先进行突出结构2051部分的制备材料沉积，再对非突出结构的部分进行制备材料沉积，通过分次沉积逐层制备得到，本领域技术人员可以根据实际需要合适的制备方法及工艺，在此不做限定。

于上述实施例的一种具体实现中，存储单元204在水平面上的投影，能够覆盖连接结构205、第一金属结构202以及第二金属结构203在水平面上的投影。对照图1可以看出，在现有技术的设计中，存储单元的水平面积略大于第一金属结构以及第二金属结构的平面面积，以尽可能在满足半导体制程要求的情况下拓展存储层材料和电极层材料之间的有效面积；同样的，在本公开提供的三维存储结构中，存储单元204的水平面积同样可以被配置为略大于第一金属结构202以及第二金属结构203的平面面积，在半导体制程微缩的限定下依旧尽可能拓展存储层材料和电极层材料之间的有效面积，提升存储器的器件性能。在上述实施例的一种实际应用中，存储单元204在水平面上的投影的面积取决于半导体制程，本领域技术人员能够根据实际半导体制程的要求限定延伸结构2042在水平方向上向外的延伸的距离，在此不做限定。结合说明书附图3所示可以看出，凹形结构2041和延伸结构2042的组成结构上存在差异：对于凹形结构2041而言，介电层位于第一电极层和第二电极层之间；而对于延伸结构2042而言，仅在介电层的上表面设置有第二电极层，这是即是考虑到在根据半导体制程确定存储单元204的水平面积后，仅需通过光罩(Photomask，PH)工艺等对水平区域中的介电层和一层电极层结构进行图案化处理，更易获得精准的图案化处理结果。

在本公开的一些实施例中，图5示出了一种存储器的结构示意图，如图5所示，该种存储器包括了若干个前述实施例提供的三维存储结构200，通过若干个三维存储结构200的水平排布，能够在支持半导体制程微缩的同时进一步提升存储器的整体存储性能以及可靠性。

综上所述，通过本公开提供的技术方案，相对于常规的二维平面结构的存储单元，通过三维结构设置能够在占用相同平面面积的情况下扩大存储层材料和电极层材料之间的有效面积，即在占用相同平面面积的情况下提升了存储器介电层的极化面积，从而提升了存储单元的在相同电压下能够存储的极化电荷量；同时将存储单元的下电极层与第一金属结构直接接触，降低了存储单元底部的漏电风险。本公开提供的技术方案能够解决半导体制程微缩导致的存储性能受到影响的问题，使得存储器的运行效率和可靠性得到了提升。

以上内容是结合具体的优选实施方式对本公开所作的进一步详细说明，不能认定本公开的具体实施只局限于这些说明。对于本公开所属技术领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本公开的保护范围。