堆叠存储器装置中的经微调数据路径

技术领域

本公开的实施例大体涉及半导体装置的领域。更明确来说，本公开的实施例涉及存储器裸片上的堆叠存储器。

背景技术

此章节希望向读者介绍可与下文描述及/或主张的本公开技术的各种方面有关的技术的各种方面。据信，此论述有助于对读者提供背景信息以促进更好地理解本公开的各种方面。因此，应理解，这些陈述应在此意义上理解且并不作为现有技术的认可。

一般来说，计算系统包含处理电路系统(例如一或多个处理器或其它适合组件)及存储器装置(例如芯片或集成电路)。一或多个存储器装置可用于存储器模块(例如双列直插存储器模块(DIMM))上，以存储可供处理电路系统存取的数据。例如，基于到计算系统的用户输入，处理电路系统可请求存储器模块从其存储器装置检索对应于用户输入的数据。在一些例子中，经检索数据可包含可由处理电路系统执行以执行操作的指令，及/或可包含将用作此操作的输入的数据。另外，在一些情况下，从操作输出的数据可存储在存储器中，以例如实现随后从存储器检索数据。

一些存储器装置包含存储器单元，所述存储器单元可通过导通将存储器单元(例如，电容器)与字线或位线耦合的晶体管来存取。相比之下，阈值型存储器装置可包含通过跨存储器单元提供电压而存取的存储器装置，其中基于存储器单元的阈值电压来存储及/或检索数据值。例如，数据值可基于是否超过存储器单元的阈值电压，且响应于跨存储器单元提供的电压，存储器单元传导电流。所存储的数据值可改变，例如通过施加足以改变存储器单元的阈值电压的电压。此外，可通过施加足以允许存取存储器单元的经存储电压的电压来检索(即，读取)数据值。阈值型存储器单元的一个实例可为交叉点存储器单元(XPoint存储器单元)。

已通过在给定裸片上包含额外存储器来实现存储器密度的增加。增加存储器裸片的密度的一种技术包含将存储器堆叠到堆叠阵列中。然而，在额外存储器被添加到装置及/或被堆叠时，正确地对准传输到存储器及/或从存储器接收的信号变得更困难。因此，克服致密存储器裸片(例如，其上具有堆叠存储器的裸片)中的发信延迟问题将为有利的。

附图说明

图1是说明根据本公开的实施例的存储器装置的特定特征的简化框图；

图2说明说明根据本公开的实施例的具有存储器堆叠的第一实例的图1的存储器装置的简化图；

图3说明根据本公开的实施例的图2的存储器堆叠的简化图；

图4说明说明根据本公开的实施例的具有存储器堆叠的第二实例的图1的存储器装置的简化图；

图5说明根据本公开的实施例的图4的存储器堆叠的简化图；

图6说明根据本公开的实施例的图4的存储器堆叠的操作的时序图；

图7说明根据本公开的实施例的图4的存储器堆叠的第二实施例的简化图；

图8说明根据本公开的实施例的图7的存储器堆叠的操作的时序图；

图9说明根据本公开的实施例的图7的存储器堆叠中的时序值的设置方法的流程图；及

图10说明根据本公开的实施例的图4的存储器堆叠的第三实施例的简化图。

具体实施方式

下文将描述一或多个特定实施例。为了努力提供这些实施例的简明描述，本说明书中并未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的发展中，如在任何工程或设计项目中，必须作出许多实施方案特定决策以实现可在实施方案间变化的研发者的特定目标，例如符合系统相关及业务相关约束。此外，应了解，此研发努力可能为复杂的且耗时的，但对于获益于本公开的所属领域的技术人员来说，仍将为设计、制作及制造的例行任务。

随着存储器密度继续增加，增加存储器装置的存储器容量的一种潜在解决方案是例如在单个封装中利用堆叠存储器。然而，为了维持高处理量，主机与存储器装置之间的前端接口路径在存储器装置的最大接口速度能力下完全饱和可为有利的。运用多裸片存储器堆叠，此可为困难的。因此，在一些实施例中，堆叠存储器(例如，存储器堆叠)可包含主存储器裸片及一或多个辅助存储器裸片。主存储器裸片与辅助存储器裸片之间的裸片内通信保持在封装内部，且主机仅与存储器堆叠的主存储器裸片直接对接(即，主机看不到或未与存储器堆叠的辅助存储器裸片直接通信，主存储器裸片与外部主机通信)。主存储器裸片与内部(辅助)裸片之间的内部总线及或路径完全在封装(即，存储器装置)内部。

然而，由于存在堆叠高度(例如，堆叠中的存储器裸片的数目)的增加，所以可出现额外问题。例如，主存储器裸片与一或多个辅助存储器裸片(例如，距离上距主存储器裸片最远的辅助存储器裸片)之间的内部连接延迟(例如，接合线延迟)可为实质的，且可能影响进入及/或离开辅助存储器的信号的时控。同样地，存储器堆叠中的不同裸片可能来自不同偏斜边界(skew corner)，此可导致例如互补金属氧化物半导体(CMOS)工艺时间的差异。此外，内部总线上的信号(例如，数据)流关于外部接口速度的时序可能叠加(归因于存储器堆叠中的可变延迟)，此可能归因于信号冲突而引起时序故障(例如，数据分组的时序将不与接口时钟同步)。简单来说，在采用存储器堆叠时，可能归因于例如封装中裸片的位置及存储器裸片的CMOS工艺偏斜而存在所得延迟。

因此，本实施例允许延迟的去偏斜以产生一致的总延迟。此确保封装中的所有辅助存储器裸片(包含堆叠中距离上距主存储器裸片最远的辅助存储器裸片)以相同的净延迟(例如，相同的净时序延迟)操作。在一些实施例中，可自动微调(例如，自微调)信号路径。同样地，可在存储器装置的制造期间或后经由用户微调信号路径。通过调整存储器堆叠的存储器裸片的总延迟及/或个别延迟，可最小化及/或以其它方式减轻时序问题、信号冲突及类似者。

现参考图，图1是说明存储器装置10的特定特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置(包含双倍数据速率SRAM装置)、快闪存储器及/或相变存储器(PCM)装置及/或其它基于硫族化物的存储器，例如自选择存储器(SSM)。此外，存储器装置的存储器单元可各自具有对应逻辑存储装置(例如，电容器、电阻器或(若干)硫族化物材料的电阻)。

在一些实施例中，当存储器装置10是PCM装置时，其可为作为非易失性存储器的3DXPoint存储器装置，其利用(若干)硫族化物材料以允许其中的存储器单元的状态改变。可通过例如对PCM材料施加热来控制一个状态到另一状态(例如，具有相对较低电阻的结晶相(例如，PCM装置的存储器单元的材料的有序相)到具有相对较高电阻的非晶相(例如，PCM装置的存储器单元的材料的无序相))的改变。状态本身基于其电阻率的差异表示相变存储器单元是将“1”还是“0”存储为二进制值。

存储器装置10可包含若干存储器分区12，存储器分区12各自包含一或多个阵列(即，存储器阵列)。取决于总系统的应用及设计，可利用存储器装置10上的存储器分区12的各种配置、组织及大小。存储器装置10还可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自存储器装置10外部的外部装置(例如处理器或控制器(例如，存储器控制器17))的若干信号。在一些实施例中，总线15(或信号路径或另一群组信号路径)可个别地或组合地允许命令接口14与处理器或控制器(例如，存储器控制器17)之间的信号的双向传输。同样地，总线19(或信号路径或另一群组信号路径)可个别地或组合地允许I/O接口16与例如处理器或控制器(例如，存储器控制器17)之间的信号(包含例如数据信号)的双向传输。因此，处理器或控制器(例如，存储器控制器17)可将各种信号提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输及接收。

如将了解，命令接口14可包含若干电路(例如时钟输入电路18及命令地址输入电路20)，以例如确保经接收信号的正确处置。命令接口14可从例如处理器或控制器(例如，存储器控制器17)等外部装置接收一或多个时钟信号。同样地，命令接口接收可在时钟信号的正边沿上键入的命令(例如，读取命令、写入命令等)，以及通常在正及负时钟边沿两者上传输或接收的数据。在一些实施例中，命令可具有可变时钟长度(例如，一或多个时钟用于接收命令)。

时钟输入电路18接收一或多个时钟信号且从其产生内部时钟信号CLK。在一些实施例中，内部时钟信号CLK被供应到内部时钟产生器30，例如延迟锁定回路(DLL)电路。内部时钟产生器30基于经接收的内部时钟信号CLK来产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK被供应到例如I/O接口16，且被用作用于确定读取数据的输出时序的时序信号。

内部时钟信号CLK也可被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号，且可解码所述命令信号以提供各种内部命令。例如，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30，以协调相位控制内部时钟信号LCLK的产生。例如，相位控制内部时钟信号LCLK可用于对通过I/O接口16的数据进行时控。

此外，命令解码器32可解码命令(例如读取命令、写入命令、寄存器设置命令、激活命令等)，且经由总线路径39提供对相应于命令的特定存储器分区12的存取。命令解码器32也可经由例如总线路径(例如，一或多个全局布线(wiring line)40)将各种信号传输到一或多个寄存器38。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器分区12的存取。在一个实施例中，每一存储器分区12包含控制块22，控制块22提供必要的解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)，以促进往返于存储器分区12的命令的执行。

在特定实施例中，存储器装置10中的命令解码器32或其它组件可将寄存器命令提供到一或多个寄存器38，一或多个寄存器38可用于每一存储器分区12、每一控制块22(或其中的分区控制器)及类似者的操作中。例如，一或多个寄存器38中的一者可操作以定义存储器装置10的可编程操作及/或配置的各种模式。寄存器38可包含于半导体装置中以定义各种类型的存储器组件(例如DRAM、同步DRAM、硫族化物存储器(例如PCM)或其它类型的存储器)的操作。一或多个寄存器38可经由全局布线40从命令解码器32或类似者接收各种信号。全局布线40可包含共同数据路径、共同地址路径、共同写入命令信号路径及共同读取命令信号路径。全局布线40可横越存储器装置10，使得每一寄存器38可耦合到全局布线40。额外寄存器可涉及跨半导体装置(例如，裸片)的额外布线，使得寄存器通信地耦合到对应存储器组件。

一或多个寄存器38作为在操作时由存储器控制器17存取或以其它方式可由存储器控制器17存取的寄存器的实例操作。可由存储器控制器17存取的寄存器可跨存储器装置10散布，且这些寄存器可表示或含有例如存储器装置10及/或其中的特定组件的配置设置、存储器装置10及/或其中的特定组件的状态、存储器装置10参数及/或存储器装置10的组件的特定参数以及可跨存储器装置(例如，在存储器分区12的一或多者中)写入的预定模式的信息。因此，虽然在图1中说明一或多个寄存器38，但应了解，额外及/或替代寄存器定位于存储器装置中，且这些寄存器可由存储器控制器17存取(即，当操作时，寄存器由存储器控制器17存取)。存储器控制器17的这些存取可包含例如对寄存器的读取(例如，读取存取)及/或对寄存器的写入(例如，写入存取)。

存储器装置10执行基于从外部装置(例如处理器)及/或由存储器控制器17接收的命令/地址信号的操作，例如读取命令及写入命令。在一个实施例中，使用时钟信号来对到命令接口14的命令/地址信号进行时控。命令接口可包含命令地址输入电路20，命令地址输入电路20经配置以接收及传输命令以例如通过命令解码器32提供对存储器分区12的存取。另外，命令接口14可接收存储器选择信号，所述存储器选择信号使存储器装置10能够处理关于传入命令/地址信号的命令。可在命令中编码对存储器装置10内的特定存储器分区12的存取。

另外，命令接口14可经配置以接收若干其它命令信号。例如，复位命令可用于在例如通电期间复位命令接口14、状态寄存器、状态机及类似者。也可提供促进存储器装置10的测试的各种信号。例如，测试信号可用于将存储器装置10置于用于连接性测试的测试模式中。命令接口14也可用于针对可能检测到的特定错误将警示信号或另一警报信号提供到系统处理器或控制器。然而，在一些实施例中，I/O接口16可另外或替代地用于传输警示信号，例如热警示。

通过经由I/O接口16传输及接收数据信号，可利用上文所论述的命令及时控信号来将数据发送到存储器装置10及从存储器装置10发送数据。更明确来说，可经由包含多个双向总线的数据路径42将数据发送到存储器分区12或从存储器分区12检索数据。数据I/O信号大体上在一或多个双向数据总线中传输到I/O接口16及从I/O接口16接收。对于特定存储器装置，例如DDR5 SDRAM存储器装置，I/O信号可被划分为上及下字节；然而，其它存储器装置类型不需要此分段。

如将了解，各种其它组件(例如电源供应电路(用于接收外部VDD及VSS信号)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以强调存储器装置10的特定功能特征以辅助后续详细描述。

图2说明存储器装置10中的存储器堆叠的图44。如所说明，主机装置46(即，主机装置中的存储器控制器17或CPU)经由前端接口路径48将命令及/或数据传输到存储器装置10，前端接口路径48可为上述总线15及总线19中的一或多者。以此方式，前端接口路径48作为命令及/或数据输入输出路径(例如，总线或信号路径或另一群组信号路径)操作。此外，如图2中所说明，每一存储器裸片50可堆叠到存储器堆叠52(例如，3D存储器堆叠)中，使得多个存储器裸片50以存储器装置10的封装上的减小的占用面积存在于存储器装置10中。

图3说明其中前端接口路径耦合到存储器裸片50中的每一者的存储器堆叠52的实例。一或多个连接(例如，接合线54、穿硅通孔(TSV)或类似者)可用于使前端接口路径延伸到存储器裸片50中的每一者。如所说明，此形成级联连接，然而，应注意，用于每一接合线54的一或多个直接连接可代替性地耦合到衬底，借此接合线54未直接耦合到存储器堆叠52中的其它存储器裸片50。同样地，这两种布线技术的组合可用于将存储器堆叠52的存储器裸片50连接到前端接口路径48。

在图2及3中的每一者中所说明的配置中，存储器装置的输入命令/控制/地址(以及数据接针)跨存储器堆叠52的存储器裸片50共享。然而，此配置可操作以依据存储器堆叠52的高度(例如，利用共享前端接口路径48的堆叠中的存储器裸片50的数目，其中每一存储器裸片50操作为主裸片)来降低存储器装置10的净接口速度能力。

因此，图4说明存储器装置10中的存储器堆叠的第二技术的图56。如所说明，主机装置46(即，主机装置中的存储器控制器17或CPU)经由前端接口路径48将命令及/或数据传输到存储器装置10，前端接口路径48可为上述总线15及总线19的一或多者。此外，如图4中所说明，存储器堆叠58是由主存储器裸片60(类似于存储器裸片50)以及堆叠于其上的一或多个辅助存储器裸片62组成。另外，如所说明，前端接口路径48连接到主存储器裸片60，且第二路径及/或路径阵列(例如，后端干扰路径64)耦合在主存储器裸片60与一或多个辅助存储器裸片62之间。此配置在图5中进一步说明。

图5说明包含主存储器裸片60及堆叠于其上的辅助存储器裸片62的存储器堆叠58。虽然存储器堆叠被说明为包含主存储器裸片60及堆叠于其上的三个辅助存储器裸片62，但应理解，主存储器裸片60可放置于存储器堆叠58中的不同位置中。同样地，应了解，除存储器堆叠58的主存储器裸片60外，也可采用更多或更少的辅助存储器裸片62，例如，1、2、3、7、11、15或另一数目的辅助存储器裸片62。在一些实施例中，主存储器裸片60及辅助存储器裸片62可为相同或不同硅的部分。

如所说明，主存储器裸片60经由例如接合线54(或其它连接路径)直接耦合到前端干扰路径48。相比之下，辅助存储器裸片62经由主存储器裸片60耦合到前端干扰路径48。即，接合线54从第一堆叠辅助存储器裸片62直接耦合到主存储器裸片60，第二接合线从第一堆叠辅助存储器裸片62直接耦合到辅助堆叠存储器裸片62，等等。以此方式，每一辅助存储器裸片62间接地从主机装置46接收信号(例如，命令、控制及/或地址及/或数据信号)，此是因为主存储器裸片60执行存储器堆叠58与主机装置46之间的直接通信。因为主机装置46仅直接耦合到存储器堆叠58的主存储器裸片60，所以归因于存储器堆叠58的辅助存储器裸片62的电容与主机装置46及前端接口路径48隔离。此可允许相对于图2中所说明的存储器装置的配置沿前端接口路径48的信号速率(例如，数据速率)增加。

然而，情形可结合存储器堆叠58一起发生。例如，主存储器裸片60与距主存储器裸片60最远(按距离)安置的辅助存储器裸片62(即，在存储器堆叠58顶部的所说明辅助存储器裸片62)之间的内部路径延迟可影响关于例如结合前端接口路径48利用的时钟的时钟周期的信号传输。同样地，在一些情况下，不同裸片可用于制造存储器中的主存储器裸片60及一或多个辅助存储器裸片62的一或多者，此可能导致例如存储器堆叠58中的存储器裸片60及62的互补金属氧化物半导体(CMOS)工艺的差异。因此，存储器堆叠58中的存储器裸片60及62的位置差异及/或CMOS工艺偏斜(或其它因素)可能导致存储器堆叠58的存储器裸片60及62的一或多者之间的延迟差异，以及例如沿后端干扰路径64的信号冲突。

图6说明存储器堆叠58的存储器裸片60及62的操作的时序图66以及当其时序未对准时可能出现的问题。时序图66包含存储器堆叠58的主存储器裸片60的时序68，一个辅助存储器裸片62(即，距离上最靠近主存储器裸片60的辅助存储器裸片62)的时序70，一个辅助存储器裸片62(即，距离上距主存储器裸片60第四远的辅助存储器裸片62)的时序72，一个辅助存储器裸片62(即，距离上距主存储器裸片60第三远的辅助存储器裸片62)的时序74，一个辅助存储器裸片62(即，距离上距主存储器裸片60第二远的辅助存储器裸片62)的时序76，及一个辅助存储器裸片62(即，距离上距主存储器裸片60最远的辅助存储器裸片62)的时序78。如所说明，时序68、70、72、74、76及78中的每一者的信号传输发生在两个片段中，借此片段的长度表示所述相应裸片的总时间。也说明时序窗口80，其表示期间时序68、70、72、74、76及78中的每一者的信号重叠的持续时间。期望将此重叠(时序窗口80)减少为零或接近零。

如所说明，对应于时序72的距离上距主存储器裸片60第四远的辅助存储器裸片62的信号传输作为时序窗口80的最快情况(即，在时间t1 82)发生，且对应于时序76的距离上距主存储器裸片60第二远的辅助存储器裸片62的信号传输作为其最慢情况(即，在时间t284)发生。

归因于时序窗口80中信号传输完成的各种时间，时序窗口80表示信号通信中的延迟及潜在的信号冲突可能发生的时段。例如，最快情况与最慢情况(由时序窗口80说明)之间例如大约100皮秒或更多的延迟足以引起与存储器堆叠58的信号传输中的信号重叠及中断。

为了减轻这些问题，后端干扰路径64中的信号流可关于外部接口速度(即，前端接口路径48的速度)进行定时。例如，当主机装置46将信号传输到存储器装置10时，存在供任何返回信号从存储器装置10传输回的固定时间量(例如，信号的飞行时间，其可为完成存储器操作的时间量，其包含传输与所述操作相关的任何信号的时间)。因此，当存储器堆叠58的存储器裸片60及62针对前端接口路径48的此速度(即，主机装置46与存储器装置10之间的通信的时序)定时时，可消除归因于延迟的信号冲突及其它信号故障。

图7说明包含主存储器裸片60及堆叠于其上的辅助存储器裸片62的存储器堆叠58。如所说明，主存储器裸片60被标记为PMD(主存储器裸片)，最接近主存储器裸片60的辅助存储器裸片62被标记为IMD0(内部存储器裸片0)，第二接近主存储器裸片60的辅助存储器裸片62被标记为IMD1(内部存储器裸片1)，第三接近主存储器裸片60的辅助存储器裸片62被标记为IMD2(内部存储器裸片2)，第四接近主存储器裸片60的辅助存储器裸片62被标记为IMD3(内部存储器裸片3)，第五接近主存储器裸片60的辅助存储器裸片62被标记为IMD4(内部存储器裸片4)，第六接近主存储器裸片60的辅助存储器裸片62被标记为IMD5(内部存储器裸片5)，第七接近主存储器裸片60的辅助存储器裸片62被标记为IMD6(内部存储器裸片6)，且第八(最远)接近主存储器裸片60的辅助存储器裸片62被标记为IMD7(内部存储器裸片7)。存储器堆叠58的存储器裸片60及62中的每一者另外包含修整电路88。

在一些实施例中，修整电路88可包含例如一串延迟元件(例如，反相器、逻辑门、组合逻辑电路及类似者)，可从中选择所要数目个延迟元件或完整数量的信号延迟且将其应用于信号，以延迟沿着后端干扰路径64传输的所述信号。替代地，修整电路可包含例如一或多个时钟延迟电路，例如时序延迟产生器、组合逻辑电路及/或类似电路系统，所述一或多个时钟延迟电路可经微调以提供与沿着后端干扰路径64传输的信号的传输相关联的特定量的时钟延迟。同样地，修整电路88可包含上述两种延迟技术的电路元件，以延迟信号及与沿着后端干扰路径64传输的信号的传输相关联的时钟延迟。使用修整电路88，可调整个别存储器裸片60及62的延迟的去偏斜以产生总体恒定延迟，因此确保存储器堆叠58中的存储器裸片60及62的延迟具有相同的净时序延迟。

在一些实施例中，可经由确定存储器装置中的最慢路径来确定待针对相应存储器裸片60及62设置的净时序延迟(例如，特定于封装的最大延迟)，其可表示每一存储器裸片60、62的组件延迟(即，相应存储器裸片60、62的延迟)及接合线54延迟的总和(按位置)。同样地，可在整个过程内经由最慢路径(例如，定位于距主存储器裸片60的最远距离处的最慢的辅助存储器裸片62)来确定待应用于相应存储器裸片60及62的净时序延迟。一旦确定净时序延迟，每一个别存储器裸片60、62便可将其延迟与经计算的净时序延迟进行比较，且可确定延迟量的差异。可经由在修整电路88中选择每一存储器裸片60、62的延迟量来设置及应用每一存储器裸片60、62的所述延迟量的此差异，使得每一存储器裸片60、62具有相同的净时序延迟。

例如，图8说明时序图90，其中已例如针对如上文关于图7描述的每一存储器裸片60、62经由修整电路88修整时序延迟。如所说明，图8的时序图90包含存储器堆叠58的主存储器裸片60的时序68，一个辅助存储器裸片62(即，距离上最靠近主存储器裸片60的辅助存储器裸片62(IDM0))的时序70，一个辅助存储器裸片62(即，距离上距主存储器裸片60第四远的辅助存储器裸片62(IDM4))的时序72，一个辅助存储器裸片62(即，距离上距主存储器裸片60第三远的辅助存储器裸片62(IDM5))的时序74，一个辅助存储器裸片62(即，距离上距主存储器裸片60第二远的辅助存储器裸片62(IDM6))的时序76，及一个辅助存储器裸片62(即，距离上距主存储器裸片60最远的辅助存储器裸片62(IDM7))的时序78。

与图6相比，图8中的时序68、70、72、74、76及78中的每一者的所说明信号传输发生在图6的时序窗口80的共同时间(即，在时间t2 84)。即，对应于时序76的距离上距主存储器裸片60第二远的辅助存储器裸片62(IMD6)的信号传输作为时序窗口80的最慢情况(即，在时间t2 84)发生，且因此，此延迟值被确定为存储器堆叠58的净时序延迟值。由辅助存储器裸片62IMD6的修整电路88设置的延迟值被设置为上文确定的净时序延迟值。同样地，剩余存储器裸片60、62中的每一者(即，主存储器60、辅助存储器裸片62IMD0、辅助存储器裸片62IDM1、辅助存储器裸片62IDM2、辅助存储器裸片62IDM3、辅助存储器裸片62IDM4、辅助存储器裸片62IDM5及辅助存储器裸片62IDM7)具有由相应存储器裸片60、62的修整电路88设置的相应延迟值以导致净时序延迟值。以此方式，存储器堆叠68的每一存储器裸片60、62的延迟由修整电路88与存储器堆叠58的净时序延迟值同步。

此过程在图9的流程图92中说明。在步骤94中，将一或多个信号传输到存储器堆叠58的一个辅助存储器裸片62。在步骤96中，从辅助存储器裸片62接收一或多个信号，且确定或以其它方式测量步骤94中的信号的传输与步骤96中的返回信号的接收之间的持续时间。持续时间的确定可为步骤96的部分，或可在下文描述的步骤98后执行。此外，步骤94及96的传输及接收部分可表示给定存储器裸片60、62处的存储器操作，包含传输时间及组件延迟。

在步骤98中，确定额外的辅助存储器裸片62是否在存储器堆叠58中以确定其时序。如果另一辅助存储器裸片62在存储器堆叠58中，其尚未确定其信号飞行时间(例如，完成存储器操作的时间量，包含传输与所述操作有关的任何信号的时间)，那么过程返回到步骤94。然而，如果没有更多辅助存储器裸片62在存储器堆叠58中且需要测量其信号传输飞行时间，那么过程进行到步骤100。

在步骤100中，将最长的经测量时间设置为存储器堆叠58的净时序延迟。在步骤102中，针对对辅助存储器裸片62中的每一者校准每一修整电路88(例如，产生相应延迟值)，使得修整电路88的延迟值在与针对相应辅助存储器裸片62确定的时序相加时，等于在步骤100中确定的净时序延迟。应注意，流程图92中所概述的过程可另外应用于存储器堆叠58中的主存储器裸片60，使得主存储器裸片60也具有与存储器堆叠的净时序延迟匹配的延迟。因此，流程图92中的过程可影响相对于存储器堆叠58的信号的延时，然而，一旦存储器裸片60、62经修整以具有共同净时序延迟，那么存储器堆叠的数据速率不变。

在一些实施例中，流程图92中的过程可在产品测试期间进行，例如，在封装已组装后或组装前(视情况而定)，在封装内修整去偏斜参数。同样地，每一存储器裸片60、62能够经由修整电路88修整以补偿最大延迟。此是通过使用在每一存储器裸片60、62上实施的修整硬件(即，经由修整电路88)来完成。当信号由不同的辅助存储器裸片62发射到共享总线(例如，后端干扰路径64)上时，可利用上述过程的实施方案，信号(例如，数据分组)落在与接口时钟同步的预定时序窗口中，且与主存储器裸片60的操作同步。

在一些实施例中，可优选地与产品测试分开及/或代替在产品测试期间修整存储器堆叠58的存储器裸片60、62。因此，如图10中所说明，在一些实施例中，自微调电路104包含在存储器裸片60、62的一或多者中。例如，虽然自微调电路104可包含在存储器裸片60、62中的每一者中，但仅将激活主存储器裸片60的自微调电路104。因此，图10中仅说明主存储器裸片60的自微调电路104。

在一些实施例中，自微调电路104可为例如现场可配置门阵列(FPGA)、专用集成电路(ASIC)、可配置处理器(例如，微处理器)或用于单独(例如，经由硬件，例如电路系统)或通过在执行期间或在其它时间执行有形地存储在一或多个易失性或非易失性计算机可读媒体上的代码来执行专用功能的其它元件。这些计算机可读媒体可包含但不限于硬盘、可卸除磁盘、可卸除光盘(例如，紧凑型光盘及数字视频光盘)、磁带盒、存储器卡或棒、随机存取存储器(RAM)、只读存储器(ROM)及类似者，及/或可定位在自微调电路中或在自微调电路104安置在其中的主存储器裸片60的一部分中。

在操作中，例如激活主存储器裸片60的自微调电路104。一经激活，自微调电路104便测量到各种辅助存储器裸片62的延迟，确定最坏情况延迟，且编程(例如，初始化、配置或以其它方式设置)辅助存储器裸片62的每一修整电路88，使得通过产生由相应修整电路88引起的相应固定延迟而使辅助存储器裸片62具有一致(例如，相同)的总延迟。此过程也可经由主存储器裸片60的修整电路88应用于主存储器裸片60。以此方式，自微调电路104可操作以实施图9的流程图92中所说明的过程。

在一些实施例中，自微调电路104可在制造过程期间执行上述存储器堆叠58微调操作。另外及/或替代地，自微调电路104可在启动时(例如，当容置存储器装置的装置通电时)执行上述存储器堆叠58微调操作。此在例如存储器装置可依不同速度(即，具有不同的数据速率及/或时钟频率)操作的情形下可为有利的。因此，自微调电路104可用于鉴于存储器装置10的操作特性(例如，时钟频率)来修整存储器裸片60、62。

虽然本公开可易受各种修改及替代形式影响，但特定实施例已在图式中通过实例展示且已在本文中详细描述。然而，应理解，本公开不希望限于所揭示的特定形式。实际上，本公开希望涵盖落在如由以下所附权利要求书定义的本公开的精神及范围内的全部修改、等效物及替代例。

本文中呈现及主张的技术被参考及应用于具实践性质的材料对象及具体实例，其明确地改进本技术领域且因而并非抽象的、无形的或纯理论的。此外，如果随附于本说明书末尾的任何权利要求书含有被指定为“用于[执行][功能]…的手段”或“用于[执行][功能]…的步骤”的一或多个元素，那么希望此类元素根据35U.S.C.112(f)规定进行解释。然而，对于含有以任何其它方式指定的元素的任何权利要求书，希望此类元素不应根据35U.S.C.112(f)进行解释。