半导体结构及其制作方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

半导体结构的顶层导电层的表面覆盖有绝缘层，绝缘层填充于顶层导电层的凹槽中并形成气隙。然而，现有半导体结构在绝缘层形成过程中或形成完成后容易出现缺陷，导致绝缘层覆盖顶层导电层的严密性较差，使得半导体结构的稳定性较差。

发明内容

本申请的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种稳定性较佳的半导体结构。

本申请的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够提高半导体结构的稳定性的半导体结构的制作方法。

为实现上述目的，本申请采用如下技术方案：

根据本申请的一个方面，提供一种半导体结构，其中，包含第一导电层、第一阻挡层以及绝缘层；所述第一导电层包含至少两条第一走线，相邻两条所述第一走线之间形成有凹槽；所述第一阻挡层设置于所述凹槽的侧壁；所述绝缘层填充于所述凹槽，位于所述凹槽的所述绝缘层中形成有气隙。

根据本申请的其中一个实施例，所述第一阻挡层还设置于所述第一导电层的顶面和/或所述凹槽的底壁。

根据本申请的其中一个实施例，沿所述第一导电层的顶面指向所述第一导电层的底面的方向，所述气隙的延伸长度小于所述第一导电层的厚度。

根据本申请的其中一个实施例，半导体结构还包含第一介质层；所述第一介质层设置于所述第一导电层的底面；其中，所述凹槽贯穿所述第一导电层。

根据本申请的其中一个实施例，所述凹槽还贯穿所述第一介质层；其中，沿所述第一导电层的顶面指向所述第一导电层的底面的方向，所述气隙的延伸长度大于所述第一导电层的厚度，且小于所述第一导电层与所述第一介质层的厚度之和。

根据本申请的其中一个实施例，所述半导体结构还包含

第二介质层，位于所述第一介质层的下方；第二阻挡层，设置于所述第一介质层与所述第二介质层之间；以及第二导电层，包括多条第二走线，所述第二介质层设置于相邻两条第二走线之间，且所述第二走线通过贯穿所述第二阻挡层和所述第一介质层的第一互连结构连接于所述第一导电层。

根据本申请的其中一个实施例，所述凹槽贯穿所述第一介质层，并延伸至所述第二阻挡层，暴露于所述凹槽的所述第二阻挡层的顶面定义所述凹槽的底壁。

根据本申请的其中一个实施例，所述第一阻挡层与所述第二阻挡层的材质相同。

根据本申请的其中一个实施例，所述凹槽在所述第一导电层的顶面的正投影，与所述第一互连结构在所述第一导电层的顶面的正投影交错布置。

根据本申请的其中一个实施例，

所述半导体结构还包含至少一层第三导电层和至少一层第三阻挡层，所述第三导电层包括多条第三走线和第三介质层，所述第三介质层导电层设置于相邻两条所述第三走线之间，且所述第三阻挡层和所述第三导电层依次层叠设置于所述第二介质层的远离所述第二导电层的一侧；其中距离所述第二介质层最近的所述第三导电层通过贯穿所述第二介质层和所述第三阻挡层的第二互连结构与所述第二导电层连接，相邻两层第三导电层之间通过贯穿所述第三阻挡层和所述第三介质层的第三互连结构连接。

根据本申请的其中一个实施例，所述第一阻挡层的材质包含氮化硅。

根据本申请的其中一个实施例，所述绝缘层包含第一绝缘层以及第二绝缘层；所述第一绝缘层设置于所述第一导电层的顶面且填充所述凹槽，位于所述凹槽的所述第一绝缘层中形成有所述气隙；所述第二绝缘层设置于所述第一绝缘层和所述第一导电层的顶面。

根据本申请的其中一个实施例，所述第一绝缘层的材质包含氧化硅；和/ 或，所述第二绝缘层的材质包含氮化硅。

根据本申请的另一个方面，提供一种半导体器件，其中，所述半导体器件包含如上所述的半导体结构。

由上述技术方案可知，本申请提出的半导体结构及其制作方法的优点和积极效果在于：

本申请提出的半导体结构包含第一导电层、第一阻挡层以及绝缘层，第一导电层包含至少两条第一走线，且相邻两条第一走线之间形成有凹槽。本申请通过在凹槽的侧壁设置第一阻挡层，能够有效隔绝外界水汽由绝缘层侵入第一导电层和其他结构，同时能够利用第一阻挡层有效防止第一导电层的相邻第一走线之间的电迁移现象。

附图说明

通过结合附图考虑以下对本申请的优选实施例的详细说明，本申请的各种目标、特征和优点将变得更加显而易见。附图仅为本申请的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：

图1是根据一示例性实施例示出的半导体结构的层状示意图；

图2至图5分别是根据其他几个示例性实施例示出的半导体结构的层状示意图；

图6是根据一示例性实施例示出的半导体结构的制作方法的流程示意图；

图7至图10分别是图6示出的半导体结构的制作方法的几个步骤下的半导体结构的层状示意图；

图11至图15分别是根据另一示例性实施例示出的半导体结构的制作方法的几个步骤下的半导体结构的层状示意图。

附图标记说明如下：

110、210.器件层；

120、220、320、420、520.第一阻挡层；

130.绝缘层；

140、460.光刻胶层；

141、461.光刻图案开口；

231、331、431、531.第一绝缘层；

232、332、432、532.第二绝缘层；

310、410、510.第一介质层；

340、440、540.第二介质层；

350、450、550.第二阻挡层；

M1.第二导电层；

M2.第一导电层；

m.第一走线；

Via0、Via2.凹槽；

Via1.第一互连结构；

G.气隙；

S1～S4.步骤。

具体实施方式

体现本申请特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本申请能够在不同的实施例上具有各种的变化，其皆不脱离本申请的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本申请。

在对本申请的不同示例性实施例的下面描述中，参照附图进行，所述附图形成本申请的一部分，并且其中以示例方式显示了可实现本申请的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本申请范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本申请的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本申请的范围内。

参阅图1，其代表性地示出了本申请提出的半导体结构在第一实施例中的层状示意图。在该示例性实施例中，本申请提出的半导体结构是以应用于 DRAM(动态随机存取存储器，Dynamic random access memory)为例进行说明的。本领域技术人员容易理解的是，为将本申请的相关设计应用于其他类型的半导体结构中，而对下述的具体实施例做出多种改型、添加、替代、删除或其他变化，这些变化仍在本申请提出的半导体结构的原理的范围内。

如图1所示，在本实施例中，本申请提出的半导体结构至少包含第一导电层M2、第一阻挡层120以及绝缘层130。具体而言，该第一导电层M2设置于一器件层110上并与器件层110中的器件电连接，从而为器件层110中的器件传输信号，且第一导电层M2包含至少两条第一走线m，相邻的两条第一走线m之间形成有凹槽Via0。该第一阻挡层120设置于该凹槽Via0的侧壁。绝缘层130填充凹槽Via0，位于凹槽Via0的绝缘层130中形成有气隙G。通过上述设计，本申请能够利用第一阻挡层120有效隔绝外界水汽由绝缘层130侵入第一导电层M2和其他结构，同时能够利用第一阻挡层120 有效防止第一导电层M2的相邻第一走线m之间的电迁移现象 (electro-migration)。需说明的是，第一导电层M2与器件层110之间可以是直接接触也可以是通过其他导电层电连接。

在一些实施例中，如图1所示，在本实施例中，第一阻挡层120还可以设置于凹槽Via0的底壁。通过上述设计，半导体结构能够利用设置在凹槽 Via0的底壁的第一阻挡层120，进一步隔绝外界水汽经由凹槽Via0侵入器件层110。

如图2所示，在一些实施例中，本申请提出的半导体结构至少包含第一导电层M2、第一阻挡层220以及绝缘层231。具体而言，该第一导电层M2 设置于一器件层210上并于器件层210中的器件电连接，从而为器件层210 中的器件传输信号，且第一导电层M2包含至少两条第一走线m，相邻的两条第一走线m之间的顶面设置形成有凹槽Via0。该第一阻挡层220设置于该凹槽Via0的侧壁。绝缘层231填充凹槽Via0，位于凹槽Via0的绝缘层231 中形成有气隙G，通过上述设计，本申请能够利用第一阻挡层220有效隔绝外界水汽由绝缘层231侵入第一导电层M2和其他结构，同时能够利用第一阻挡层120有效防止第一导电层M2的相邻第一走线m之间的电迁移现象 (electro-migration)。需说明的是，第一导电层M2与器件层210之间可以是直接接触也可以是通过其他导电层电连接。

在一些实施例中，如图2所示，第一阻挡层220还设置于第一导电层 M2的顶面。半导体结构能够利用设置在第一导电层M2的顶面的第一阻挡层220，进一步隔绝外界水汽经由第一导电层M2的顶面的侵入。

在一些实施例中，如图1和图2所示，定义一参照方向，该参照方向是沿第一导电层M2的顶面指向第一导电层M2的底面。在参照方向上，气隙 G的延伸长度小于第一导电层M2的厚度。举例而言，气隙G的延伸长度与第一导电层M2的厚度的比值可以为1/2～4/5，例如1/2、4/7、3/5、4/5等。在一些实施例中，气隙G的延伸长度与第一导电层M2的厚度的比值，亦可小于1/2，或可大于4/5，例如3/8、7/8等，并不以此为限。另外，如图1所示，在一些实施例中，气隙G可以由凹槽Via0的顶部延伸至凹槽Via0的底部。换言之，在参照方向上，气隙G的延伸长度可以略小于(大致等于)第一导电层M2的厚度，且两者之间的尺寸差距可以为1nm～100nm。

如图3所示，在一些实施例中，半导体结构包含第一介质层310、第一导电层M2、第一阻挡层320、绝缘层、第二介质层340、第二阻挡层350以及第二导电层M1。具体而言，该第一导电层M2设置于该第一介质层310 的顶面，且第一导电层M2包含至少两条第一走线m，相邻的两条第一走线 m之间形成有凹槽Via2。该第一阻挡层320设置于该凹槽Via2的侧壁。该绝缘层可以包含第一绝缘层331以及第二绝缘层332。该第一绝缘层331设置于所述第一导电层的顶面且填充凹槽Via2，位于凹槽Via2的第一绝缘层 331中形成有气隙G。第二绝缘层332设置于第一绝缘层331的顶面。该第二介质层340位于第一介质层310的下方。该第二阻挡层350设置于第一介质层310的底面与第二介质层340的顶面之间。该第二导电层M1设置于第二介质层中340，第二导电层M1包含至少两条第二走线，且第二导电层M1 的各条第二走线分别通过贯穿第二阻挡层350和第一介质层310的第一互连结构Via1连接于第一导电层M2的各条第一走线m。

在一些实施例中，如图3所示，第一阻挡层320还可以设置于凹槽Via2 的底壁。通过上述设计，半导体结构能够利用设置在凹槽Via2的底壁的第一阻挡层320，进一步隔绝外界水汽经由第一介质层310的顶面的侵入。

如图4所示，在一些实施例中，第一阻挡层420还可以设置于第一导电层M2的顶面。通过上述设计，半导体结构能够利用设置在第一导电层M2 的顶面的第一阻挡层420，进一步隔绝外界水汽经由第一导电层M2的顶面的侵入。

如图3和图4所示，凹槽Via2在第一导电层M2的顶面的正投影，与第一互连结构Via1在第一导电层M2的顶面的正投影交错布置。

如图3所示，凹槽Via2可以贯穿第一介质层310，且凹槽Via2延伸至第二阻挡层350，暴露于凹槽Via2的第二阻挡层350的顶面定义凹槽Via2 的底壁，即第一阻挡层320设置于暴露于凹槽Via2的第二阻挡层350的顶面。在此基础上，定义一参照方向，该参照方向是沿第一导电层M2的顶面指向第一导电层M2的底面的方向，在参照方向上，气隙G的延伸长度大于第一导电层M2的厚度，且小于第一导电层M2与第一介质层310的厚度之和。通过上述设计，气隙G能够在参照方向上扩展至第一介质层310，据此能够有效减少第一导电层M2与第一介质层310之间的介电性，有利于减小RC 延迟。

在一些实施例中，如图3所示，在参照方向上，在气隙G的延伸长度大于第一导电层M2的厚度的基础上，气隙G的延伸长度与第一导电层M2与第一介质层310的厚度之和的比值可以为1/2～4/5，例如1/2、4/7、3/5、4/5 等，能够进一步较好地抑制第一导电层M2的第一走线m之间的电迁移现象。

在一些实施例中，气隙G的延伸长度与第一导电层M2与第一介质层310 的厚度之和的比值，亦可小于1/2，或可大于4/5，例如3/8、7/8等，并不以此为限。

在一些实施例中，如图3所示，气隙G可以由凹槽Via2的顶部延伸至凹槽Via2的底部。换言之，在参照方向上，气隙G的延伸长度可以略小于 (大致等于)第一导电层M2的厚度，且两者之间的尺寸差距可以为 1nm～100nm。

另外，如图5所示，在一些实施例中，在半导体结构还包含第二介质层 540、第二阻挡层550以及第二导电层M1的基础上，凹槽Via2亦可仅延伸至第一介质层510的顶面，即凹槽Via2未贯穿第一介质层510。此时，第一介质层510的顶面部分暴露于凹槽Via2，即第一介质层510的暴露于凹槽 Via2的部分顶面定义凹槽Via2的底壁。在此基础上，在参照方向上，气隙G 的延伸长度小于第一导电层M2的厚度。

可选地，第一阻挡层320与第二阻挡层350的材质可以相同，例如氮化硅。

可选地，互连结构Via1的材质可以包含钨(W)。

可选地，在本实施例中，第一阻挡层120的材质可以包含氮化硅(Si

可选地，如图1所示，在本实施例中，绝缘层130还可以覆盖第一导电层M2的顶面。

可选地，在本实施例中，绝缘层130的材质可以包含氧化硅(SiO

可选地，第一导电层M2的材料可以包括铝。

如图2所示，在一些实施例中，绝缘层可以包含第一绝缘层231以及第二绝缘层232。具体而言，该第一绝缘层231覆盖第一导电层M2并填充凹槽Via0，位于凹槽Via0的第一绝缘层231中形成有气隙G。该第二绝缘层 232设置于第一绝缘层231的顶面。在其他实施例中，第一绝缘层231亦可仅填充于凹槽Via0，且第二绝缘层232可以覆盖第一绝缘层231的顶面和第一导电层M2的顶面。

进一步地，第一绝缘层231的材质可以包含氧化硅。

进一步地，第二绝缘层232的材质可以包含氮化硅。

在一些实施例中，本申请的半导体结构还包含至少一层第三导电层和至少一层第三阻挡层，第三导电层包括多条第三走线和第三介质层，第三介质层导电层设置于相邻两条第三走线之间，且第三阻挡层和第三导电层依次层叠设置于第二介质层的远离第二导电层的一侧；其中

距离第二介质层最近的第三导电层通过贯穿第二介质层和第三阻挡层的第二互连结构与第二导电层连接，相邻两层第三导电层之间通过贯穿第三阻挡层和第三介质层的第三互连结构连接。

在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本申请原理的许多种半导体结构中的几个示例。应当清楚地理解，本申请的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何结构。

基于以上所述的半导体结构，本发明还提供了一种半导体器件，所述半导体器件包括如上所述的半导体结构。例如，所述半导体器件为存储器，所述存储器包括一存储单元阵列和一外围电路，所述外围电路即可包括所述半导体结构，以用于引出相应的信号。由于所述半导体结构中的RC延迟得以减小，相应的有利于改善所述存储器的整体性能。

基于上述对本申请提出的半导体结构的详细说明，以下将介绍本申请提出的半导体结构的制作方法的示例性实施例。

参阅图6，其代表性地示出了本申请提出的半导体结构的制作方法的流程示意图。在该示例性实施例中，本申请提出的制作方法是以应用于DRAM 为例进行说明的。本领域技术人员容易理解的是，为将本申请的相关设计应用于其他类型的半导体结构中，而对下述的具体实施例做出多种改型、添加、替代、删除或其他变化，这些变化仍在本申请提出的半导体结构的制作方法的原理的范围内。

如图6所示，本申请提出的半导体结构的制作方法包含：

步骤S1：提供一器件层，在器件层上形成第一导电层；

步骤S2：在第一导电层的顶面形成凹槽，凹槽将第一导电层分隔为至少两条走线；

步骤S3：在凹槽的侧壁形成第一阻挡层；

步骤S4：在凹槽中填充绝缘层，且位于凹槽的绝缘层中形成气隙。

以图1示出的半导体结构为例，参阅图7至图10，图7至图10和图1 中分别代表性地示出了半导体结构的制作方法的几个步骤下的半导体结构的层状示意图。

具体地，如图7所示，其具体示出了半导体结构在步骤S1中的层状示意图。在本实施例中，在该步骤S1中，半导体结构包含器件层110以及第一导电层M2。其中，第一导电层M2设置于器件层110的顶面。

可选地，在步骤S2中，可以通过刻蚀工艺去除部分第一导电层而形成至少两条走线，相邻两条走线之间形成凹槽，且刻蚀工艺中的刻蚀停止位置定义凹槽的槽底位置。例如，在半导体结构的第一实施例中，当通过刻蚀工艺去除部分第一导电层而形成凹槽时，刻蚀工艺的刻蚀停止位置是器件层的顶面。又如，在半导体结构的第三实施例中，当通过刻蚀工艺去除部分第一导电层而形成凹槽时，刻蚀工艺的刻蚀停止位置是第二阻挡层的顶面，即刻蚀工艺不仅去除部分第一导电层，还去除了部分第一介质层。

进一步地，基于通过刻蚀工艺去除部分第一导电层而形成凹槽的工艺设计，步骤S2可以包含以下步骤：

S21：在第一导电层的顶面设置光刻胶层；

S22：图案化光刻胶层，形成光刻图案开口；

S23：以图案化后的光刻胶层为掩膜，刻蚀第一导电层，形成凹槽，凹槽的位置与光刻图案开口相对应。

具体地，如图8所示，其具体示出了半导体结构在步骤S22中的层状示意图。在该步骤S22中，半导体结构包含器件层110、第一导电层M2以及图案化后的光刻胶层140。其中，光刻胶层140设置于第一导电层M2的顶面，且光刻胶层140经由图案化后形成光刻图案开口141。

具体地，如图9所示，其具体示出了半导体结构在步骤S23(或者步骤 2)中的层状示意图。在该步骤S22中，半导体结构包含器件层110以及第一导电层M2经部分去除后剩余的第一走线m。其中，第一导电层M2的暴露于光刻图案开口141的部分被刻蚀去除，从而形成多条第一走线m，相邻两条第一走线m之间形成凹槽Via0。

具体地，如图10所示，其具体示出了半导体结构在步骤S3中的层状示意图。在该步骤S3中，半导体结构包含器件层110、第一导电层M2以及第一阻挡层120。其中，第一阻挡层120设置于凹槽Via0的侧壁。在此基础上，第一阻挡层120还可以设置于凹槽Via0的底壁。

可选地，在步骤S3中，可以通过沉积工艺形成第一阻挡层，例如但不限于ALD工艺(原子层沉积Atomic layer deposition)或者CVD工艺(化学气相沉积Chemical VaporDeposition)。

具体地，如图1所示，其具体示出了半导体结构在步骤S4中的层状示意图。在该步骤S4中，半导体结构包含器件层110、第一导电层M2、第一阻挡层120以及绝缘层130。其中，绝缘层130设置于第一导电层M2的顶面，且绝缘层130填充凹槽Via0，位于凹槽Via0的绝缘层130中形成有气隙G。

可选地，在步骤S4中，绝缘层130还可以覆盖于第一导电层M2的顶面。

可选地，在步骤S4中，可以通过沉积工艺形成绝缘层130，且沉积过程中可以通过高密度等离子体控制气隙G的位置和大小。

以图4示出的半导体结构为例，参阅图11至图15，图11至图15和图4 中分别代表性地示出了半导体结构的制作方法的几个步骤下的半导体结构的层状示意图。

如图11所示，在步骤S1制备第一导电层M2之前，先在器件层110上依次形成第二导电层M1、第二介质层440、第二阻挡层450、第一介质层410 以及第一互连结构Via1，然后在第一介质层410上进行步骤S1-S4。其中，第一导电层M2设置于第一介质层410的顶面。第二导电层M1包括多条第二走线，第二介质层440设置于相邻两条第二走线之间且位于第一介质层410 的下方。第二阻挡层450设置于第二介质层440与第一介质层410之间。第二导电层M1通过贯穿第一介质层410和第二阻挡层450的第一互连结构 Via1连接于第一导电层M2。

需说明的是，在符合本申请的设计构思的各种可能的实施例中，半导体结构的制作方法可以适用于包含一层导电层的半导体结构，亦可适用于包含两层或两层以上导电层。例如，半导体结构包含两层或两层以上导电层时，可在步骤S1中提供包含两层或两层以上导电层的器件层，并在步骤S2中在位于顶层的导电层设置凹槽。

可选地，在步骤S2中，可以通过刻蚀工艺去除部分第一导电层M2而形成多条第一走线m，相邻两条第一走线m之间形成凹槽Via2。具体地，本实施例中的刻蚀停止位置是第二阻挡层450的顶面，即刻蚀工艺不仅去除了部分第一导电层M2，还去除了部分第一介质层410。

具体地，如图12所示，在步骤S22中，半导体结构包含器件层以及光刻胶层460。其中，光刻胶层460设置于第一导电层M2的顶面，且光刻胶层460经由图案化后形成光刻图案开口461。

具体地，如图13所示，在步骤S23(或者步骤2)中，第一导电层M2 的暴露于光刻图案开口461的部分被刻蚀去除，从而形成多条第一走线m，相邻两条第一走线m之间形成凹槽Via2。

具体地，如图14所示，在步骤S3中，半导体结构包含器件层以及第一阻挡层420。其中，第一阻挡层420设置于凹槽Via2的底壁及侧壁。

具体地，如图15所示，在步骤S4中，半导体结构包含器件层、第一阻挡层420以及第一绝缘层431。其中，第一绝缘层431填充凹槽Via2，位于凹槽Via2的第一绝缘层431中形成有气隙G。

可选地，在步骤S4中，第一绝缘层431还可以覆盖于第一导电层M2 的顶面。

可选地，如图15所示，在步骤S4中，可以通过沉积工艺形成第一绝缘层431，且沉积过程中可以通过高密度等离子体控制气隙G的位置和大小，例如控制气隙G在参照方向上的延伸长度可以略小于(大致等于)第一导电层M2的厚度。通过上述设计，气隙G能够在参照方向上扩展至第一介质层 410，据此能够有效减少第一导电层M2与第一介质层410之间的介电性，有利于减小RC延迟。

可选地，如图4所示，在设置第一绝缘层431的步骤之后，还可以在第一绝缘层431的顶面设置第二绝缘层432。

在此应注意，附图中示出而且在本说明书中描述的半导体结构的制作方法仅仅是能够采用本申请原理的许多种制作方法中的几个示例。应当清楚地理解，本申请的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的制作方法的任何细节或任何步骤。

综上所述，本申请提出的半导体结构包含第一导电层、第一阻挡层以及绝缘层，第一导电层包含至少两条走线，且相邻两条走线之间形成有凹槽。本申请通过在凹槽的侧壁设置第一阻挡层，能够有效隔绝外界水汽由绝缘层侵入第一导电层和其他结构，同时能够利用第一阻挡层有效防止第一导电层的相邻走线之间的电迁移现象。

以上详细地描述和/或图示了本申请提出的半导体结构及其制作方法的示例性实施例。但本申请的实施例不限于这里所描述的特定实施例，相反，每个实施例的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施例的每个组成部分和/或每个步骤也可与其它实施例的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/ 组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。

虽然已根据不同的特定实施例对本申请提出的半导体结构及其制作方法进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本申请的实施进行改动。