显示基板及显示装置
文献发布时间：2023-06-19 18:53:06
本申请是2019年11月29日申请的申请号为201980002737.8、发明名称为“显示基板及显示装置”的发明专利申请的分案申请。
技术领域
本公开实施例涉及一种显示基板及显示装置。
背景技术
在OLED(Organic Light-Emitting Diode，有机发光二极管)显示领域，随着高分辨率产品的快速发展，对显示基板的结构设计，例如像素和信号线的排布等都提出了更高的要求。
发明内容
本公开至少一实施例提供一种显示基板，包括衬底基板及位于所述衬底基板上的多个子像素。所述多个子像素布置为子像素阵列，所述子像素阵列的列方向为第一方向，行方向为第二方向，所述第一方向与所述第二方向交叉，至少一个所述子像素包括在所述衬底基板上的第一晶体管、第二晶体管、第三晶体管和存储电容，所述存储电容包括第一电容电极、第二电容电极和第三电容电极，所述第二电容电极与所述第三电容电极电连接；所述第二晶体管的第一极与所述存储电容的第一电容电极和所述第一晶体管的栅极电连接，所述第二晶体管的第二极配置为接收数据信号，所述第二晶体管的栅极配置为接收第一控制信号，所述第二晶体管配置为响应于所述第一控制信号将所述数据信号写入所述第一晶体管的栅极和所述存储电容，所述第一晶体管的第一极与所述存储电容的第二电容电极电连接，并配置为与发光元件电连接，所述第一晶体管的第二极配置为接收第一电源电压，所述第一晶体管配置为在所述第一晶体管的栅极的电压的控制下控制用于驱动所述发光元件的电流，所述第三晶体管的第一极与所述第一晶体管的第一极及所述存储电容的第二电容电极电连接，所述第三晶体管的第二极配置为与检测电路连接，所述第三晶体管的栅极配置为接收第二控制信号，所述第三晶体管配置为响应于所述第二控制信号通过所述检测电路检测所属的子像素的电特性；所述第二电容电极位于所述第一电容电极靠近所述衬底基板的一侧，所述第三电容电极位于所述第一电容电极远离所述衬底基板的一侧，且所述第一电容电极分别与第二电容电极和所述第三电容电极在垂直于所述衬底基板的方向至少部分重叠；所述第一电容电极具有在所述第二方向上彼此相对的第一电容电极侧边和第二电容电极侧边，所述第二电容电极具有在所述第二方向上彼此相对的第三电容电极侧边和第四电容电极侧边；所述第一电容电极侧边和第二电容电极侧边在所述衬底基板上的正投影位于所述第三电容电极侧边在所述衬底基板上的正投影和所述第四电容电极侧边在所述衬底基板上的正投影之间。
在一些示例中，所述第三电容电极具有在所述第二方向上彼此相对的第五电容电极侧边和第六电容电极侧边，所述第五电容电极侧边和第六电容电极侧边在所述衬底基板上的正投影位于所述第一电容电极侧边在所述衬底基板上的正投影和所述第二电容电极侧边在所述衬底基板上的正投影之间。
在一些示例中，所述第五电容电极侧边与所述第一电容电极侧边位于所述子像素的同一侧，所述第六电容电极侧边与所述第二电容电极侧边同位于所述子像素的另一侧；沿所述第一方向，所述第五电容电极侧边在所述衬底基板上的正投影和所述第一电容电极侧边在衬底基板上的投影的间距W2满足：W2≥a2+(b2-b3)/2，其中，a2为沿所述第二方向、所述第三电容电极对所述第一电容电极的对位误差，b2为沿所述第二方向、所述第一电容电极的设计值与实际值的差值，b3为沿所述第二方向、所述第三电容电极的设计值与实际值的差值。
在一些示例中，所述第一电容电极侧边和所述第三电容电极侧边位于所述子像素的同一侧，所述第二电容电极侧边和所述第四电容电极侧边同位于所述子像素的另一侧；沿所述第一方向，所述第一电容电极侧边在所述衬底基板上的正投影和所述第三电容电极侧边在衬底基板上的投影的间距W1满足：W1≥a1+(b1-b2)/2，其中，a1为沿所述第二方向、所述第一电容电极对所述第二电容电极的对位误差，b1为沿所述第二方向、所述第二电容电极的设计值与实际值的差值，b2为沿所述第二方向、所述第一电容电极的设计值与实际值的差值。
在一些示例中，所述第一电容电极在所述衬底基板上的正投影沿所述第一方向的中心线、所述第二电容电极在所述衬底基板上的正投影沿所述第一方向的中心线和所述第三电容电极在所述衬底基板上的正投影沿所述第一方向的中心线彼此重合。
在一些示例中，所述第一电容电极与所述第一晶体管的有源层、所述第二晶体管的有源层及所述第三晶体管的有源层同层设置；所述第一电容电极与所述第一晶体管的有源层为一体的结构，所述第一电容电极、所述第二晶体管的有源层、所述第三晶体管的有源层彼此绝缘。
在一些示例中，所述第二电容电极位于所述第一晶体管的有源层靠近所述衬底基板的一侧，且在所述衬底基板的正投影覆盖所述第一晶体管的有源层在衬底基板的正投影。
在一些示例中，所述第一晶体管的第一极、所述第三晶体管的第一极及所述第三电容电极为同一电极图案。
在一些示例中，所述第三晶体管的第一极通过第一过孔与所述第二电容电极电连接，从而将所述第二电容电极与所述第三电容电极电连接。
在一些示例中，所述第三晶体管的第一极还通过第二过孔所述第三晶体管的有源层电连接；沿所述第一方向，所述第一过孔与所述第二过孔位于所述第一电容电极的同一侧。
在一些示例中，所述第一过孔与所述第一电容电极在垂直于所述衬底基板的方向不重叠。
在一些示例中，在所述第一方向上，所述第一晶体管与第二晶体管位于所述第一电容电极的同一侧，并与所述第三晶体管位于所述第一电容电极的相对两侧。
在一些示例中，所述显示基板还包括从所述第一晶体管的栅极凸出的延伸部，所述延伸部从所述第一晶体管的栅极沿所述第二方向延伸并与所述第二晶体管的第一极在垂直于所述衬底基板的方向上至少部分重叠且电连接。
在一些示例中，所述第二晶体管的有源层包括第一极接触区、第二极接触区以及位于所述第一极接触区和所述第二极接触区之间的沟道区，所述第二晶体管的第一极通过通过第三过孔分别与所述第一极接触区、所述延伸部以及所述第一电容电极电连接。
在一些示例中，所述第三过孔沿所述第一方向延伸并暴露出所述延伸部的表面以及在所述第一方向上相对的两个侧面的至少部分。
在一些示例中，所述第二晶体管的第一极通过所述第一过孔包覆所述延伸部的所述两个侧面。
在一些示例中，所述第二电容电极与所述第二晶体管的第一极之间在所述第一方向上存在间隙，所述间隙在所述第一方向的最小尺寸的范围为0.5μm-6μm。
本公开至少一实施例还提供一种显示装置，包括上述显示基板和所述发光元件。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为本公开至少一实施例提供的显示基板的示意图之一；
图1B为本公开至少一实施例提供的显示基板中的像素电路图之一；
图1C-图1E为本公开实施例提供的像素电路的驱动方法的信号时序图；
图2A为本公开至少一实施例提供的一种显示基板的示意图之二；
图2B为图2A沿剖面线A-A’的剖视图；
图3为本公开至少一实施例提供的显示基板的示意图之三；
图4为本公开至少一实施例提供的显示基板的示意图之四；
图5为本公开至少一实施例提供的显示基板的示意图之五；
图6A为本公开至少一实施例提供的显示基板中的第一导电层的平面示意图；
图6B为本公开至少一实施例提供的显示基板中的半导体层的平面示意图；
图6C为本公开至少一实施例提供的显示基板中的第二导电层的平面示意图；
图6D为本公开至少一实施例提供的显示基板中的第三导电层的平面示意图；
图7为本公开至少一实施例提供的显示基板的示意图之六；
图8A为图7的部分放大示意图；
图8B为图8A沿剖面线B-B’的剖视图；
图8C为本公开另一实施例提供的显示基板的剖视图；
图9A为图7沿剖面线C-C’的剖视图；
图9B为本公开至少一实施例提供的显示基板中的像素电路图之二；
图10示意出了存储电容的波动对显示灰阶的影响；
图11A为本公开至少一实施例提供的显示基板的示意图之七；
图11B为图11A沿剖面线D-D’的剖视图；
图11C示意出了第一电容电极对位出现偏差的情形；
图12为本公开至少一实施例提供的显示面板的示意图；以及
图13为本公开至少一实施例提供的显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在OLED(Organic Light-Emitting Diode，有机发光二极管)显示领域，随着高分辨率产品的快速发展，对显示基板的结构设计，例如像素和信号线的排布等都提出了更高的要求。例如，相对于分辨率为4K的OLED显示装置，大尺寸、分辨率为8K的OLED显示装置由于需要设置的子像素单元的个数成倍增加，像素密度相应地成倍增大，信号线的线宽也相应变小，信号线的寄生电阻和寄生电容引起的阻容负载以及自身电阻都会变大。相应地，寄生电阻和寄生电容引起的信号延迟(RC delay)以及电压降(IR drop)、电压升(IR rise)等现象也会变得严重。这些现象会严重影响显示产品的显示品质。例如，电源线的电阻变大，使得高电源电压(VDD)线上的电压降会变大，低电源电压(VSS)线上的电压升会变大，这些都会导致位于不同位置的子像素所接收到的电源电压不同，从而引起色偏、显示不均等问题。
本公开的至少一个实施例提供的显示基板通过设置辅助电极线与电源线并联以降低电源线的电阻，从而有效缓解该电源线上的电压降或电压升现象，提高显示质量；同时，该显示基板通过对该辅助电极线的排布进行设计，可以尽量减小信号线之间的阻容负载所造成的色偏、显示不均等问题。
图1A是本公开至少一实施例提供的显示基板的框图。如图1A所示，显示基板10包括呈阵列排布的多个子像素100，例如，每个子像素100包括发光元件以及驱动该发光元件发光的像素电路。例如，该显示基板是有机发光二极管(OLED)显示基板，该发光元件为OLED。该显示基板还可以包括多条扫描线、多条数据线以用于为该多个子像素提供扫描信号(控制信号)和数据信号，从而驱动该多个子像素。根据需要，该显示基板还可以进一步包括电源线、检测线等。
该像素电路包括用于驱动发光元件发光的驱动子电路和用于检测该子像素电特性以实现外部补偿的检测子电路。本公开实施例对于该像素电路的具体结构不作限制。
图1B示出了一种用于该显示基板的一种3T1C像素电路的示意图。根据需要，该像素电路还可以进一步包括补偿电路、复位电路等，本公开的实施例对此不作限制。
请一并参照图1B和图1C，该像素电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容Cst。第二晶体管T2的第一极与存储电容Cst的第一电容电极和第一晶体管T1的栅极电连接，第二晶体管T2的第二极配置为接收数据信号GT，第二晶体管T2配置为响应于第一控制信号G1将该数据信号DT写入第一晶体管T1的栅极和存储电容Cst；第一晶体管T1的第一极与存储电容Cst的第二电容电极电连接，并配置为与发光元件的第一电极电连接，第一晶体管T1的第二极配置为接收第一电源电压V1(例如为高电源电压VDD)，第一晶体管T1配置为在第一晶体管T1的栅极的电压的控制下控制用于驱动发光元件的电流；第三晶体管T3的第一极与第一晶体管T1的第一极以及存储电容Cst的第二电容电极电连接，第三晶体管T3的第二极配置为与第一检测线130连接以连到外部检测电路11，第三晶体管T3配置为响应于第二控制信号G2检测所属的子像素的电特性以实现外部补偿；该电特性例如包括第一晶体管T1的阈值电压和/或载流子迁移率，或者发光元件的阈值电压、驱动电流等。该外部检测电路11例如为包括数模转换器(DAC)和模数转换器(ADC)等的常规电路，本公开的实施例对此不作赘述。
本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。需要说明的是，在下面的描述中均以图1B中的晶体管为N型晶体管为例进行说明，然而不作为对本公开的限制。
下面结合图1C-图1E所示的信号时序图对图1B所示的像素电路的工作原理进行说明，其中图1B示出了该像素电路在显示过程的信号时序图，图1C和图1D示出了该像素电路在检测过程的信号时序图。
例如，如图1B所示，每一帧图像的显示过程包括数据写入和复位阶段1以及发光阶段2。图1B示出了每个阶段中各个信号的时序波形。该3T1C像素电路的一种工作过程包括：在数据写入和复位阶段1，第一控制信号G1和第二控制信号G2均为开启信号，第二晶体管T2和第三晶体管T3导通，数据信号DT经第二晶体管T2传输至第一晶体管T1的栅极，第一开关K1关闭，模数转换器通过第一检测线130及第三晶体管T3向发光元件的第一电极(例如OLED的阳极)写入复位信号，第一晶体管T1导通并产生驱动电流将发光元件的第一电极充电至工作电压；；在发光阶段2，第一控制信号G1和第二控制信号G2均为关闭信号，由于存储电容Cst的自举效应，存储电容Cst两端的电压保持不变，第一晶体管T1工作在饱和状态且电流不变，并驱动发光元件发光。
例如，图1C示出了该像素电路在进行阈值电压的检测时的信号时序图。该3T1C像素电路的一种工作过程包括：第一控制信号G1和第二控制信号G2均为开启信号，第二晶体管T2和第三晶体管T3导通，数据信号DT经第二晶体管T2传输至第一晶体管T1的栅极；第一开关K1关闭，模数转换器通过第一检测线130及第三晶体管T3向发光元件的第一电极(节点S)写入复位信号，第一晶体管T1导通并对节点S进行充电直至第一晶体管截止，数模转换器对第一检测线130上的电压取样即可得到第一晶体管T1的阈值电压。该过程例如可以在显示装置关机时进行。
例如，图1C示出了该像素电路在进行阈值电压的检测时的信号时序图。该3T1C像素电路的一种工作过程包括：在第一阶段，第一控制信号G1和第二控制信号G2均为开启信号，第二晶体管T2和第三晶体管T3导通，数据信号DT经第二晶体管T2传输至第一晶体管T1的栅极；第一开关K1关闭，模数转换器通过第一检测线130及第三晶体管T3向发光元件的第一电极(节点S)写入复位信号；在第二阶段，第一控制信号G1为关闭信号，第二控制信号G1为开启信号，第二晶体管T2关断，第三晶体管T3导通，并将第一开关K1、第二开关K2断开以将第一检测线130浮置；由于存储电容Cst的自举效应，存储电容Cst两端的电压保持不变，第一晶体管T1工作在饱和状态且电流不变并驱动发光元件发光，然后数模转换器对第一检测线130上的电压取样，并结合发光电流的大小可以计算出第一晶体管T1中的载流子迁移率。例如，该过程可以在显示阶段之间的消隐阶段进行。
通过上述检测可以得到第一晶体管T1的电特性并实现相应的补偿算法。
例如，如图1A所示，显示基板10还可以包括数据驱动电路13和扫描驱动电路14。数据驱动电路13配置为根据需要(例如输入显示装置的图像信号)可发出数据信号，例如上述数据信号DT；每个子像素的像素电路还配置为接收该数据信号并将该数据信号施加至该第一晶体管的栅极。扫描驱动电路14配置为输出各种扫描信号，例如包括上述第一控制信号G1和第二控制信号G2，其例如为集成电路芯片(IC)或者为直接制备在显示基板上的栅驱动电路(GOA)。
例如，显示基板10还包括控制电路12。例如，控制电路12配置为控制数据驱动电路13施加数据信号，以及控制栅极驱动电路施加扫描信号。该控制电路12的一个示例为时序控制电路(T-con)。控制电路12可以为各种形式，例如包括处理器121和存储器122，存储器121包括可执行代码，处理器121运行该可执行代码以执行上述检测方法。
例如，处理器121可以是中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其它形式的处理装置，例如可以包括微处理器、可编程逻辑控制器(PLC)等。
例如，存储装置122可以包括一个或多个计算机程序产品，所述计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。在计算机可读存储介质上可以存储一个或多个计算机程序指令，处理器121可以运行该程序指令期望的功能。在计算机可读存储介质中还可以存储各种应用程序和各种数据，例如在上述检测方法中获取的电特性参数等。
图2A为本公开至少一个实施例提供的显示基板10的子像素的示意图，如图2A所示，该显示基板10包括衬底基板101，多个子像素100位于该衬底基板101上。多个子像素100布置为子像素阵列，该子像素阵列的列方向为第一方向D1，行方向为第二方向D2，第一方向D1与第二方向D2交叉，例如正交。图2A中示例性地示出了一行子像素中相邻的六个子像素，本公开的实施不限于此布局。
每一行子像素被划分为多个子像素组PG，每个子像素组包括沿所述第二方向依次排列的第一子像素P1、第二子像素P2和第三子像素P3。图2A仅示意性地示出了一行子像素中相邻的两个子像素组PG。例如，该第一子像素P1、第二子像素P2和第三子像素P3分别用于发出三原色(RGB)光从而每个子像素组构成一个像素单元。然而，本公开实施例对于每个子像素组多包括的子像素的个数不作限制。
该显示基板10还包括沿第一方向D1延伸的多条数据线110，该多条数据线110与该子像素阵列中的每一列子像素一一对应连接以为子像素提供数据信号。多条数据线被划分为与多个数据线组，与多个子像素组PG一一对应。
如图2A所示，每个数据线组包括分别与第一子像素P1、第二子像素P2和第三子像素P3连接的第一数据线DL1、第二数据线DL2和第三数据线DL3。对于每一个子像素组PG，与该子像素组PG对应连接的第一数据线DL1、第二数据线DL2和第三数据线DL3均位于该子像素组PG中的第一子像素P1和第三子像素P3之间。
如图2A所示，显示基板10还包括沿第一方向D1延伸的多条辅助电极线120，多条辅助电极线120用于与发光元件的第二电极电连接以提供第二电源电压V2，该第二电源电压例如为低电源电压VSS。多条辅助电极线120中的每一条与多条数据线110中的任意一条之间间隔有至少一列子像素100；也即，辅助电极线120不与任一数据线110直接相邻。通过这种设置，避免数据线因与辅助电极线直接相邻而引起阻容负载造成数据线上的信号延迟，进一步避免了该延迟导致的色偏、显示不均等不良问题。
例如，如图2A所示，对于每一行子像素，辅助电极线120通过过孔与该一行子像素中的各个子像素的发光元件的第二电极(公共电极)电连接，从而与多个发光元件的第二电极形成并联结构，从而降低施加第二电源电压的电阻。
图2B图2A沿A-A’剖面线的剖面图。结合参照图2A和图2B，显示基板10包括依次设置在衬底基板101上的第一绝缘层102、第二绝缘层103及第三绝缘层104，辅助电极线120例如位于第三绝缘层104上，显示基板10还包括位于辅助电极线120上的第四绝缘层105和第五绝缘层106。
例如，显示基板10还包括位于第五绝缘层106上的连接电极121，该辅助电极线120通过第四绝缘层105中的过孔301和第五绝缘层106中的过孔302与连接电极121电连接，并通过该连接电极121连接到发光元件的第二电极122。例如，该辅助电极线120与显示基板10中的数据线同层绝缘设置且材料相同(如图6D所示)。例如，该连接电极121与发光元件的第一电极(未示出)同层设置、材料相同且彼此绝缘。
例如，该发光元件为有机发光二极管，包括该第一电极、第二电极122和位于第一电极和第二电极122之间的发光层(未示出)。例如，该发光元件为顶发射结构，第一电极具有反射性而第二电极122具有透射性或半透射性。例如，第一电极为高功函数的材料以充当阳极，例如为ITO/Ag/ITO叠层结构；第二电极122为低功函数的材料以充当阴极，例如为半透射的金属或金属合金材料，例如为Ag/Mg合金材料。
例如，辅助电极线120的材料为金属材料，例如为金(Au)、银(Ag)、铜(Cu)、铝(Al)、钼(Mo)、镁(Mg)、钨(W)以及以上金属组合而成的合金材料。例如，辅助电极线120的材料也可以是导电金属氧化物材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化锌铝(AZO)等。
通过设置辅助电极线120与第二电极122并联，可以降低该第二电极122的电阻，从而缓解该第二电极122上存在电压升或电压降而造成的显示不均等不良问题。
此外，还可以进一步将辅助电极线120与其它电极并联设置以降低该辅助电极线120上的电阻，从而进一步降低该第二电极122上的电阻。例如结合参考图2A以及下图6C所示，辅助电极线120通过过孔304与第二导电层502中的连接电极126并联，该连接电极126与显示基板中的扫描线同层绝缘设置且材料相同。
例如，显示基板10还包括位于发光元件的第一电极上的像素界定层107。如图2A和2B所示，该连接电极121通过像素界定层107中的过孔303连接到发光元件的第二电极122。例如，该连接电极121与发光元件的第一电极同层设置但彼此绝缘。
如图2A和图2B所示，通过设置连接电极121将该发光元件的第二电极122与该辅助电极线120电连接，可以避免该第二电极122通过过孔与该辅助电极线120直接连接时过大的段差，由此可以避免过大的段差容易引发的导线断裂，相应地可以避免导线断裂造成的接触不良等问题。此外，第五绝缘层106中的过孔302在衬底基板101上的正投影覆盖第四绝缘层105中的过孔301在衬底基板101上的正投影，从而在过孔302与过孔301之间形成台阶，可以进一步避免该连接电极121因段差过大引起断裂而造成接触不良的问题。
此外，如图2A和图2B所示，像素界定层107中的过孔303在衬底基板101上的正投影覆盖第五绝缘层106中的过孔302在衬底基板101上的正投影，从而在过孔303与过孔302之间形成台阶，可以避免该第二电极122因在过孔303中的段差过大引起断裂，由此可以避免电极断裂造成的接触不良等问题。
例如，第一绝缘层102、第二绝缘层103、第三绝缘层104、第四绝缘层105例如为无机绝缘层，例如氧化硅、氮化硅、氮氧化硅等硅的氧化物、硅的氮化物或硅的氮氧化物，或者氧化铝、氮化钛等包括金属氮氧化物绝缘材料。例如，第五绝缘层106和像素界定层107分别为有机绝缘材料，例如为聚酰亚胺(PI)、丙烯酸酯、环氧树脂、聚甲基丙烯酸甲酯(PMMA)等有机绝缘材料。例如，第五绝缘层106为平坦化层。
例如，本公开的一些实施例提供的显示基板10的发光元件可以采用顶发射结构。例如，像素界定层107在对应在每个子像素处具有开口区，该开口区对应于发光元件的发光层材料的形成位置。图2A中用粗线条圆角矩形示出了每个子像素所对应的像素界定层107的开口区600。例如，该开口区600暴露出该发光元件的第一电极，从而使得发光材料可以形成于该第一电极上。例如，多个子像素对应的多个开口区600的形状和大小均相同，可以提高制作该显示基板10时的打印效率。或者，多个子像素对应的多个开口区600的形状和大小可以根据发出不同颜色的光的发光材料的发光效率、使用寿命等而改变，例如，可以将发光寿命较短的发光材料的打印面积(开口区)设置得较大，从而提高发光的稳定性。例如，可以将绿色子像素、红色子像素、蓝色子像素的开口区600的大小依次减小。
例如，如图2A所示，显示基板10还包括沿第一方向D1延伸的多条第一检测线130，该第一检测线130用于与子像素100中检测子电路(如第三晶体管T3)连接，并将该检测子电路连接到外部检测电路。例如，每条第一检测线130与多条数据线110中的任意一条之间间隔有至少一列所述子像素；也即，该第一检测线130不与任一数据线110直接相邻。通过这种设置，避免数据线因与该第一检测线直接相邻而引起阻容负载造成数据线上的信号延迟，进一步避免了该延迟导致的显示不均等不良问题。此外，由于数据线110上传输的信号通常为高频信号，将第一检测线130于数据线110设置为不直接相邻可以避免第一检测线130在外部补偿充电采样过程中收到高频信号串扰从而影响采样精度。
图3示出了本公开至少一实施例提供的显示基板的另一示意图，图4示出了与图3相应的显示基板的信号线示意图，图5为本公开另一实施例提供的显示基板的示意图。
图3中示例性地示出了一行子像素中相邻的十二个子像素100；图4中为了清楚起见，省略了子像素的具体结构；图5示意性地示出了多行子像素的情形。以下结合图2A、图3-图5对本公开实施例提供的显示基板中的各信号线的排布方式进行示例性说明，但是并不作为对本公开的限制。
如图3-图5所示，对于每一行子像素，沿第二方向D2，第n个子像素组PG
例如，结合参考图2A和图3，多条第一检测线130分别与多列第一子像素组单元PGU1对应连接，位于同一列的第一子像素组单元PGU1中的子像素的第三晶体管T3的第二极均与所对应的同一条第一检测线130电连接。
例如，每条第一检测线130位于所对应连接的第一子像素组单元PGU1中第n个子像素组PG
例如，如图3所示，多条辅助电极线120与多条第一检测线130一一对应设置，每条辅助电极线120与所对应的第一检测线130之间没有设置子像素而直接相邻。
例如，如图2B所示，第一检测线130与辅助电极线120同层绝缘设置且材料相同。
例如，可以将第一检测线130与其它电极并联设置以降低该第一检测线130上的电阻。例如结合参考图2A以及下图6C所示，第一检测线130通过过孔305与第二导电层502中的连接电极127并联，该连接电极127与显示基板中的扫描线同层绝缘设置且材料相同。
例如，如图3-图5所示，该显示基板110还包括沿第二方向D2延伸的多条检测线段131。每行子像素对应设置彼此间隔的多条检测线段131，该多条检测线段131分别与该行子像素中的多个第一子像素组单元PGU1一一对应连接，每个第一子像素组单元PGU1中的子像素中的第三晶体管T3的第二极均与所对应的一条检测线段131电连接。如图5所示，该多行子像素所对应的多条检测线段131排布成检测线阵列，该检测线阵列的列方向沿该第一方向D1。多条第一检测线130分别与检测线阵列中的多列检测线段131一一对应电连接，位于同一列的多条检测线段131分别与所对应的一条第一检测线130彼此相交且通过过孔201电连接以将该第一检测线连接至所对应的各子像素100中的第三晶体管T3。结合参照图3和图4，每个检测线段131分别通过过孔202与多对应的第一子像素组单元PGU1中的各子像素的第三晶体管T3的第二极电连接。
例如，该显示基板10还包括沿第一方向D1延伸的多条第一电源线140，多条第一电源线140配置为为多个子像素提供第一电源电压V1，该第一电源电压例如为高电源电压VDD。如图3和图4所示，任一第一电源线140与检测线段131在垂直于衬底基板101的方向上不交叠，也即该第一电源线140对应于相邻的检测线段131的间隔处设置。这种设置方式降低了信号线的交叠从而有效降低信号线之间的寄生电容以及由此引起的信号延迟。
例如，如图3和图4所示，每条第一电源线140与多条数据线110中的任意一条之间间隔有至少一列子像素；也即，第一电源线140不与任一数据线110直接相邻。通过这种设置，避免数据线因与第一电源线直接相邻而引起阻容负载造成数据线上的信号延迟，进一步避免了该延迟导致的色偏、显示不均等不良问题。
例如，任一第一电源线140与任一辅助电极线120之间间隔有至少一个子像素组PG。例如，如图3和图4所示，第一电源线140与辅助电极线120交替设置于相邻的子像素组PG之间。这种设置可以提高布线的均匀性，从而降低布线密度及短路风险。
例如，如图3和图4所示，多条第一电源线140分别与多列第二子像素组单元PGU2对应连接，位于同一列的第二子像素组单元PGU2中的子像素的第一晶体管T1的第二极均与所对应的一条第一电源线140电连接。
例如，如图3和图4所示，每条第一电源线140位于所对应连接的第二子像素组单元PGU2中第n+1个子像素组PG
例如，可以将第一电源线140与其它电极并联设置以降低该第一电源线140上的电阻。例如结合参考图2A以及下图6C所示，第一电源线140通过过孔306与第二导电层502中的连接电极128并联，该连接电极128与显示基板中的扫描线同层绝缘设置且材料相同。
例如，如图3和图4所示，该显示基板还包括沿第二方向D2延伸的多条电源线段141。每行子像素对应设置彼此间隔的多条电源线段141，该多条电源线段141分别与该行子像素中的多个第二子像素组单元PGU2一一对应连接，每个第二子像素组单元PGU2中的子像素中的第一晶体管T1的第二极均与所对应的一条检测线段131电连接。如图4所示，该多行子像素所对应的多条电源线段141排布成电源线阵列，该电源线阵列的列方向沿该第一方向D1。多条第一电源线140分别与电源线阵列中的多列电源线段141一一对应电连接，位于同一列的多条电源线段141分别与所对应的同一条第一电源线140彼此相交且通过过孔203电连接。
结合参照图3和图4，对于每一个第二子像素组单元PGU2，第一电源线140通过过孔204和与该第一电源线140相邻的子像素(第n+1个子像素组PG
例如，如图4所示，第一电源线140与子像素紧邻设置，也即该第一电源线140与子像素之间不存在其它信号线，从而使得该第一电源线140可以分别与左右两侧的子像素通过过孔204电连接。
结合参照图4和图5，电源线段141与第一检测线130和辅助电极线120中的任一个在垂直于衬底基板110的方向上均不交叠；也即该第一检测线130和辅助电极线120对应于相邻的电源线段141的间隔处设置。这种设置方式降低了信号线的交叠从而有效降低信号线之间的寄生电容以及由此引起的信号延迟。
例如，在一种显示基板中，可以采用一个网状电极提供第一电源电压，该显示基板中的多个子像素都连接至该网状电极上以接收第一电源电压，将采用这种网状电极的结构称为网状(mesh)结构。当采用网状结构的显示基板中的网状电极的任意一个位置发生不良(例如短路不良或断裂不良)，则会影响到该显示基板中的所有子像素。
如上所述，相对于网状结构，本公开的实施例提供的显示基板10中的第一电源线140采用的是非网状结构。即使当多条第一电源线140中的某一条发生不良时，它只会对与该条第一电源线140连接的子像素造成影响，而不会对于其它第一电源线140连接的子像素造成影响，从而可以提高该显示基板10的冗余度和稳定性；并且这种结构有利于该不良的检出。
例如，在该显示基板10出厂前，可以对该显示基板10进行检测以确定是否符合产品要求。例如，在检测阶段，可以通过分别检测多条第一电源线140上的电压、电流等参数来确定是否发生不良。相对于采用网状结构的显示面板，本公开的实施例提供的采用非网状结构的显示基板10可以定位发生不良的第一电源线140的位置，从而可以消除该不良。
结合参照图3和图4，例如，该显示基板10还包括沿第二方向D2延伸的多条第一扫描线150和多条第二扫描线160，每行子像素分别对应连接一条第一扫描线150和一条第二扫描线160。多条第一扫描线150分别与多行子像素中的第一晶体管T1的栅极连接以提供第一控制信号G1，多条第二扫描线160分别与多行子像素中的第三晶体管T3的栅极连接以提供第二控制信号G2。例如，该第一扫描线150与对应的一行子像素的第二晶体管T2的栅极为一体的结构(同一电极块)，该第二扫描线160分别与对应的一行子像素的第三晶体管T3的栅极为一体的结构(同一电极块)。
需要说明的是，为了清楚起见，图5中省略了该第一扫描线和第二扫描线。
例如，如图3和图4所示，对于每行子像素，沿第一方向D1，所对应的第一扫描线150与第二扫描线160分别位于该行子像素中的第一晶体管T1的两侧。
例如，如图4所示，每条第一扫描线150包括交替连接的第一部分151和第二部分152，第二部分152为环状结构，且在第一方向上D1，该第二部分152的尺寸大于第一部分151。每个第二部分152与数据线110、辅助电极线120、第一检测线130、第一电源线140中的至少一个在垂直于衬底基板101的方向上交叉。
类似地，每条第二扫描线160包括交替连接的第一部分161和第二部分162，第二部分162为环状结构，且在第一方向上D1，该第二部分162的尺寸大于第一部分161。每个第二部分162与数据线110、辅助电极线120、第一检测线130、第一电源线140中的至少一个在垂直于衬底基板101的方向上交叉。
通过将扫描线与数据线110、辅助电极线120、第一检测线130、第一电源线140交叉的部分设置为环状结构，也即双通道结构，可以有效提高器件的良率。例如，信号线交叉的位置容易因寄生电容发生静电击穿而导致短路不良，在检测过程中当检测到该环状结构的一个通道发生短路不良，可以将该通道切除(例如通过激光切割)，电路结构仍可以通过另一个通道进行正常工作。
由于该第二部分的宽度大于该第一部分的宽度，因此该第一部分夹在相邻的第二部分之间形成凹入结构。在版图设计中，可以对应该凹入结构进行过孔等结构的设计从而提高像素密度。
例如，如图3所示，第三晶体管T3的沟道区与第二扫描线160的第一部分161在垂直于衬底基板101的方向上交叠，且与第二扫描线160的第二部分162在垂直于所述衬底基板的方向上不重叠。例如，如图4所示，第三晶体管T3的第二极通过过孔206与第三晶体管T3的有源层电连接，该过孔206对应于该凹入结构设计，从而节省版图空间。
例如，相邻的信号线共同对应扫描线的同一第二部分从而可以减少第二部分的设计。例如，如图4所示，辅助电极线120余第一检测线130相邻设计，从而二者可以共同对应扫描线的同一第二部分，节省了版图空间。
例如，该第一扫描线150的第一部分151与对应的一行子像素的第二晶体管T2的栅极为一体的结构(同一电极块)，该第二扫描线160的第一部分161与对应的一行子像素的第三晶体管T3的栅极为一体的结构(同一电极块)。
本公开一些实施例提供的显示基板通过设置辅助电极线与发光元件的第二电极并联从而降低该第二电极上的电压降(或电压升)，从而提高显示基板的显示品质。本公开另一些实施例提供的显示基板通过降低发光元件的第一电极上的电压降(或电压升)来提高显示基板的显示品质。
如图1B所示，发光元件的第一电极与第一晶体管T1的第一极、第三晶体管T3的第一极以及存储电容Cst的第二电容电极均电连接并连接到节点S。此时，如果发光元件的第一电极与第一晶体管T1的第一极、第三晶体管T3的第一极、存储电容Cst的第二电容电极的电阻较大而引起较大的电压降，那么节点S处的电位将会有损失，从而影响对应的子像素实际要显示的灰阶值，造成色偏、显示不均等问题。
本公开一些实施例提供一种显示基板，通过将子像素中的第三晶体管T3的第一极与发光元件的连接的过孔与第三晶体管T3的第一极与第三晶体管的有源层连接的过孔，设置为在垂直于衬底基板的方向上至少部分重叠，拉近过孔之间的间距，缩短电荷移动的路径并降低导线上的电压降，提高显示基板的显示效果。
以下将对图2A所示的显示基板10中子像素的具体结构进行说明。为了方便说明，在以下的描述中用T1g、T1s、T1d、T1a分别表示第一晶体管T1的栅极、第一极、第二极和有源层，用T2g、T2s、T2d、T2a分别表示第二晶体管T2的栅极、第一极、第二极和有源层，用T3g、T3s、T3d、T3a分别表示第三晶体管T3的栅极、第一极、第二极和有源层，用Ca、Cb和Cc分别表示存储电容Cst的第一电容电极、第二电容电极和第三电容电极。
需要说明的是，本公开中所称的“同层设置”是指两种(或两种以上)结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的结构，它们的材料可以相同或不同。本公开中的“一体的结构”是指两种(或两种以上)结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的彼此连接的结构，它们的材料可以相同或不同。
图6A-图6D对应于图2A分别示出了该显示基板10的子像素中的第一导电层501、半导体层504、第二导电层502以及第三导电层503的图案，需要说明的是，图中仅示意性地示出了一行子像素中相邻的六个子像素的相应结构，但这不应作为对本公开的限制。该第一导电层501、第一绝缘层102、半导体层504、第二绝缘层103、第二导电层502、第三绝缘层104以及第三导电层503依次设置于衬底基板101上，从而形成如图2A所示的结构。
结合参照图2A和图6A，例如，该第一导电层501包括彼此绝缘的检测线段131、电源线段141以及存储电容Cst的第二电容电极Cb。
结合参照图2A和图6B，例如，该半导体层504包括彼此间隔的第一晶体管T1的有源层T1a、第二晶体管T2的有源层T2a和第三晶体管T3的有源层T3a。
结合参照图2A和图6C，例如，该第二导电层502包括彼此绝缘的第一扫描线150和第二扫描线160，还包括彼此绝缘的第一晶体管T1的栅极T1g、第二晶体管T2的栅极T2g和第三晶体管T3的栅极T3g。例如，该第一扫描线150与对应的一行子像素的第二晶体管T2的栅极T2g为一体的结构，该第二扫描线160分别与对应的一行子像素的第三晶体管T3的栅极T3g为一体的结构。
结合参照图2A和图6D，例如，该第三导电层503包括彼此绝缘的数据线110(DL1、DL2、DL3)、辅助电极线120、第一检测线130和第一电源线140，还包括第一晶体管T1的第一极T1s和第二极T1d、第二晶体管T2的第一极T2s和第二极T2d以及第三晶体管T3的第一极T3s和第二极T3d。例如，该第一电源线140和与之直接相邻的(最近的)子像素中的第一晶体管T1的第二极T1d为一体的结构。例如，每条数据线110和与之连接的子像素中的第二晶体管T2的第二极T2d为一体的结构。
例如，该半导体层504的材料包括但不限于硅基材料(非晶硅a-Si，多晶硅p-Si等)、金属氧化物半导体(IGZO，ZnO，AZO，IZTO等)以及有机物材料(六噻吩，聚噻吩等)。
例如，该第一导电层501、第二导电层502和第三导电层503的材料可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、钼(Mo)、镁(Mg)、钨(W)以及以上金属组合而成的合金材料；或者导电金属氧化物材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化锌铝(AZO)等。
例如，该半导体层504还包括该存储电容Cst的第一电容电极Ca，该第一电容电极Ca由该半导体层504经导体化处理得到；也即第一电容电极Ca与第一晶体管T1的有源层T1a、第二晶体管的有源层T2a及所述第三晶体管的有源层T3a同层设置。
例如，参照图2A和图6B，第一电容电极Ca与第二晶体管T2的有源层T2a彼此连接，第一电容电极Ca与第一晶体管的有源层T1a、第三晶体管的有源层T3a彼此间隔绝缘。如图6B所示，第一电容电极Ca与第二晶体管的有源层T2a彼此连接共同形成一个完整的图案部分。
例如，该显示基板10采用自对准工艺，利用第二导电层502作为掩膜对该半导体层504进行导体化处理(例如掺杂处理)，从而使得该半导体层504未被该第二导电层502覆盖的部分被导体化，从而得到该第一电容电极Ca，并使得各晶体管的有源层位于沟道区两侧的部分被导体化而形成分别第一极接触区及第二极接触区，该第一极接触区和第二极接触区分别用于与该晶体管的第一极和第二极电连接。图6B中示出了第一晶体管T1的有源层T1a的第一极接触区T1a1和第二极接触区T1a2、第二晶体管T2的有源层T2a的第一极接触区T2a1和第二极接触区T2a2、以及第三晶体管T3的有源层T3a的第一极接触区T3a1和第二极接触区T3a2。
例如，显示基板10还包括屏蔽层170，屏蔽层位于子像素100靠近衬底基板的一侧，且该屏蔽层170在衬底基板101上的正投影覆盖第一晶体管T1的有源层T1a在衬底基板101上的正投影。
第一晶体管T1作为像素电路的驱动晶体管，其电特性的稳定对于发光元件的发光特性非常重要。该屏蔽层170为不透光层，可以避免光线从衬底基板101的背面射入第一晶体管T1的有源层而引起第一晶体管T1的阈值电压的漂移，从而避免影响与之连接的对应的发光元件的发光特性。
例如，该屏蔽层170为不透光的导电材料，例如为金属或金属合金材料。这种设置可以缓解衬底基板101由于捕获电荷所导致的背沟道现象。
例如，该屏蔽层170与该存储电容Cst的第二电容电极Cb同层设置且材料相同。例如，该屏蔽层170与该存储电容Cst的第二电容电极Cb为同一电极块。在这种情形，该屏蔽层170连接到第三晶体管T3的第一极T3s从而避免该屏蔽层因浮置而在显示操作中发生电位变化而影响晶体管的阈值电压。
为了清楚起见，图7中示出了一个子像素的示意图，图8A是图7中区域F的放大示意图，图8B是图8A沿沿剖面线B-B’方向的剖视图。
结合参照图7、图8A和图8B，第三晶体管T3的第一极T3s通过过孔401(本公开实施例的第二过孔的一个示例)与第三晶体管T3的有源层T3a电连接，并配置为通过过孔402与发光元件125的第一电极123电连接。过孔401与过孔402在垂直于衬底基板101的方向上至少部分重叠。
例如，如图8B所示，第二绝缘层103与半导体层504在垂直于衬底基板101的方向上不重叠，从而方便对半导体层504进行到导体化处理；例如，在采用离子注入对半导体层504未被第二导电层502覆盖的区域进行导体化处理时，注入的离子可以不被第二绝缘层103阻挡。例如，第二绝缘层103仅对应于第二导电层502设置，也即第二绝缘层103与第二导电层502在垂直于衬底基板101的方向上重合。
例如，如图8A和8B所示，第三晶体管T3的第一极T3s通过过孔403(本公开实施例的第一过孔的一个示例)与存储电容Cst的第二电容电极Cb电连接，该过孔403和过孔401间隔设置且紧邻，也即二者之间不存在其他电路结构(例如其它过孔或走线)。例如，该过孔403和过孔401之间的间距尽量小，例如该过孔403和过孔401之间的最小间距为满足该显示基板10制作工艺中的设计规则(Design Rule)的最小尺寸从而可以保证过孔的良率。该设计规则与设备的工艺能力、制作工艺、过孔的深度及材料层的厚度等相关。
例如，如图8B所示，为了避免过孔403的制作工艺对相邻的第三晶体管T3的第一极接触区T3a1产生不利影响，该过孔403与该第一极接触区T3a1在衬底基板101上的正投影之间的最小间距L1需要满足该显示基板10制作工艺中过孔和走线之间的设计规则，例如该最小间距L1的范围为0.5μm-6μm，例如为2μm-4μm，3μm-4μm，例如为3.5μm。
通过将过孔403和过孔401相邻设置，拉近过孔之间的间距，可以进一步缩短电荷移动的路径并降低第三晶体管T3的第一极T3s上的电压降，避免节点S处电位的损失，提高显示基板的显示效果。
在另一些示例中，如图8C所示，第三晶体管T3的第一极T3s还可以通过该第一过孔401与第二电容电极Cb电连接。这种设置可以无需考虑多个过孔之间的设计规则，可以减小占用的版图空间，提高显示基板的集成度。
此外，如图8B所示，第三晶体管T3的第一极过孔401靠近子像素区的边缘，将发光元件的第一电极过孔402设置为与第一极过孔401重叠使得该过孔402可以容易避开发光元件125的发光层124的打印区域(也即该子像素的开口区)。结合参照图2B和图7，像素界定层107的开口区600不覆盖过孔401及过孔402，也即发光元件125的发光层124与过孔401和过孔402在垂直于衬底基板101的方向上不重叠。这样可以避免该过孔402处界面的不平整而造成的对发光层124的发光效率的影响。
如图7所示，第一晶体管T1的第一极通过过孔404与第二电容电极Cb电连接，该过孔404相较于第三晶体管的第一极过孔401更靠近子像素的中心，例如参考图2A，像素界定层107的开口区600覆盖过孔404，也即发光元件125的发光层124与过孔404在垂直于衬底基板101的方向上重叠。
例如，结合参照图7、图8A和图8B，第三晶体管T3的第一极T3s与存储电容Cst的第二电容电极Cb之间电连接的过孔403和第一电容电极Ca在垂直于衬底基板101的方向不重叠，该过孔403与第一电容电极Ca之间的间距尽量小从而使得第一电容电极Ca具有较大的面积以与第二电容电极Cb具有较大的重叠面积，由此可以增加存储电容Cst的容值。例如，该过孔403与第一电容电极Ca之间的最小间距L2为满足该显示基板10制作工艺中过孔和走线之间的设计规则(Design Rule)的最小尺寸从而可以保证过孔和走线的良率。该设计规则与设备的工艺能力、过孔的制作工艺以及过孔的深度、半导体层504的厚度等相关。例如，该过孔403和过孔401在衬底基板101上的正投影之间的最小间距L2的范围为0.5μm-6μm，例如为2μm-4μm，3μm-4μm，例如为3.5μm。
例如，如图7所示，第一晶体管T1、第二晶体管T2和第三晶体管T3的沟道长度方向彼此平行，例如均与第一方向D1平行。
例如，如图7所示，第三晶体管T3的第一极接触区T3a1经过孔401与第三晶体管T的第一极电连接，第三晶体管T3的沟道区T3a0沿第一方向D1的中心线基本位于该子像素100沿第一方向D1的中心线CL1上；例如，第三晶体管T3的沟道区T3a0沿第一方向D1的中心线与该子像素100沿第一方向D1的中心线CL1重合。
需要说明的是，所描述的子像素沿第一方向D1的中心线CL1是指由沿第一方向延伸的两条信号线所界定的该子像素所占的子像素区沿第一方向D1的中心线。
如前所述，由于第三晶体管T3的第二极与其第二极接触区连接的过孔206对应于第二扫描线160的凹入结构设置，因此将第三晶体管T3的沟道区T3a0沿该子像素的中心线CL1对称设置可以使得布线均匀、提高空间利用率从而提高像素密度。
例如，如图7所示，过孔401的中心与过孔403的中心分别位于第三晶体管T3的沟道区T3a0沿第一方向D1的中心线的两侧。
例如，结合参照图6B和图7，第一晶体管T1和第二晶体管T2分别位于该子像素沿第一方向D1的中心线CL1的两侧。第一晶体管T1的第一极T1s通过过孔404与第一晶体管T1的有源层T1a电连接，并与第一电容电极Ca电连接、第三晶体管T3的第一极T3s以及发光元件的第一电极电连接。
例如，存储电容Cst还包括第三电容电极Cc，该第三电容电极Cc与第二电容电极Cb电连接，且在垂直于衬底基板101的方向上，该第三电容电极Cc与第二电容电极Cb分别与第一电容电极Ca至少部分重叠从而形成并联电容的结构，增大存储电容Cst的电容值。例如，在垂直于衬底基板101的方向上，该第三电容电极Cc、第二电容电极Cb、第一电容电极Ca三者均彼此重叠。
例如，在垂直于衬底基板101的方向上，该第三电容电极Cc与第二电容电极Cb分别位于该第一电容电极Ca的两侧。例如，第三电容电极Cc位于第一电容电极Ca远离衬底基板101的一侧，第二电容电极Cb位于第一电容电极Ca靠近衬底基板101的一侧。
例如，第三电容电极Cc位于第三导电层503中。例如，如图6D所示，第一晶体管T1的第一极T1s、第三晶体管T3的第一极T3s及第三电容电极Cc为同一电极块；也即第三电容电极Cc与第二电容电极Cb通过过孔403电连接。
例如，如图7所示，第一方向D1上，过孔401与过孔403位于第一电容电极Ca的同一侧(图中的上侧)，且该过孔401与第三晶体管T3位于第一电容电极Ca的相对两侧。
例如，如图7所示，第一方向D1上，第一晶体管T1与第二晶体管T2均设置于第一电容电极Ca的同一侧，并与第三晶体管T3及过孔401位于该第一电容电极Ca的相对两侧。
在本公开另一些实施例中，如图7所示，显示基板10还包括从第一晶体管T1的栅极T1g凸出的延伸部180，该延伸部180为该栅极T1g沿第二方向D2延伸形成。例如，该延伸部180与第一晶体管T1的栅极T1g为同一电极图案。该延伸部180与第二晶体管T2的第一极T2s在垂直于衬底基板101的方向上至少部分重叠且电连接。在第一方向D1上，该第一晶体管T1的栅极T1g具有最靠近该第三电容电极Cc的第一侧边R1(上边缘)，该延伸部180具有最靠近该第三电容电极Cc的第二侧边R2(上边缘)，该第二侧边R2相对于该第一侧边R1向远离该第三电容电极Cc的方向(图中向下)凹入，也即在第一方向D1上，该第一侧边R1相较于该第二侧边R2更靠近该第三晶体管T3。
在第一方向D1上，该第三电容电极Cc具有最靠近该第二晶体管T2的第一极T2s的第三侧边R3(下边缘)，该第二晶体管T2的第一极T2s的具有最靠近该第三电容电极Cc的第四侧边R4(上边缘)，该第三侧边R3和第四侧边R4彼此相对且之间存在间隙。该延伸部180的第二侧边R2对应该间隙凹入。
结合参照图7和图6D，由于第二晶体管T2的第一极T2s沿第一方向D1延伸从而跨过该延伸部180与第一电容电极Ca电连接，同时还需要与第三电容电极Cc间隔绝缘，因此，将该延伸部180的第二侧边R2设置为向下凹入，也即将该第二侧边R2在第一方向上D1下移(朝第二晶体管T2沟道区的方向)，从而有助于将第三电容电极Cc的第三侧边R3(下边缘)(下移，使得第三电容电极Cc的面积变大，有助于提高存储电容Cst的电容。
例如，如图6C所示，在第一方向D1上，该延伸部180的尺寸(宽度)小于第一晶体管T1的栅极T1g的尺寸(宽度)。
例如，该第三侧边R3和第四侧边R4之间的间隙暴露第一电容电极Ca；例如，该间隙在第一方向D1的尺寸L3尽量小，例如为满足该显示基板10制作工艺中走线之间的设计规则(Design Rule)的最小尺寸从而可以保证良率。该设计规则与设备的工艺能力、第三导电层503的刻蚀工艺以及该第三导电层503的厚度等相关。例如，该尺寸L3的最小值的范围为0.5μm-6μm，例如为2μm-4μm，3μm-4μm，例如为3.5μm。这种设置可以尽量增大第三电容电极Cc的面积，从而有助于提高存储电容Cst的电容。
结合参照图6B、图8A和图8B，第三晶体管T3的有源层T3a包括沿第一方向D1依次布置且彼此电连接的主体区700和第一过孔区701，该主体区700包括第三晶体管T3的沟道区T3a0以及位于该沟道区T3a0远离该第一过孔区701一侧的第二极接触区T3a2，该沟道区的沟道长度方向沿第一方向D1。该第三晶体管T3的第一极T3s通过过孔401与该第一过孔区701电连接。
如图8A所示，第一过孔区701相对于主体区700沿第二方向D2偏移，从而使得该第三晶体管T3的有源层T3a包括连接主体区700与第一过孔区701的第一有源层侧边710，该第一有源层侧边710的延伸方向与第一方向D1和第二方向D2均相交。主体区700沿第一方向D1的中心线与第一过孔区701沿第一方向D1的中心线CL4不重合。例如，该第一过孔区701为该第三晶体管T3的第一极接触区T3a1的一部分或全部。例如，该第一过孔区701为该第一极接触区T3a1中与该第三晶体管T3的第一极T3s接触的区域。
例如，主体区700沿第一方向D1的中心线与子像素沿第一方向D1的中心线CL1重合，从而使得该主体区对应于第二扫描线460的凹入结构设置，这有利于提高子像素内的空间利用率。
如图8A所示，第三晶体管T3的第一极T3s通过过孔403与第二电容电极Cb电连接。第一过孔区701沿第一方向D1的中心线CL3位于该子像素沿第一方向D1的中心线CL1远离过孔403的一侧。例如，过孔403和过孔401分别在该中心线CL1的两侧。例如，过孔403和过孔401相对于该中心线CL1对称设置。
由于过孔401与过孔403沿第二方向D2并排设置，过孔401和过孔403分别设置在子像素沿第一方向D1的中心线CL1的两侧有助于提高空间利用率从而提高像素密度。因此，该第三晶体管T3的第一极接触区T3a1无法与第二极接触区T3a2相对于沟道区T3a0对称设置，而是在第二方向D2上发生偏移从而形成该第一过孔区701。
如图8A所示，该偏移导致第三晶体管T3的有源层T3a在第一过孔区701与主体区700的连接处出现较陡的坡度，导致电流流经的沟道宽度变窄，从而形成一个电阻突变的区域(电阻变大)。例如，该主体区700和该第一过孔区701均为矩形，该第一过孔区701与主体区700的连接的拐角θ1近似为90度。结合参照图1B，例如，在像素电路工作的复位阶段，第一开关K1关闭，模数转换器通过第一检测线及第三晶体管T3向发光元件的第一电极(例如OLED的阳极)写入复位信号，此时电流由发光元件的第一电极流向第三晶体管T3的有源层的第一过孔区701，再由第一过孔区701流向主体区700再流入检测线段131从而到达外部检测电路。图8A中示出了电荷(在该实施例中为电子)的移动方向，电荷在途经该有源层的拐角处时沟道宽度变窄。这会影响到节点S处的复位电压，从而影响到最终的显示灰阶。又如，在该像素电路工作的检测阶段，电流也由该发光元件的阳极流向检测线段131，该突变电阻会影响到所检测的子像素的电特性的准确性从而影响到补偿信号的准确性，最终也会影响发光元件发光电流的精度，从而影响显示画面的精度。例如，第三晶体管T3的第一极接触区T3a1的材料为半导体材料经导体化得到的导电材料，电阻较大，例如，当有源层的材料为金属氧化物半导体(例如IGZO)的情形，该金属氧化物半导体经导体化后的方块电阻达到千欧量级，导致主体区700与第一过孔区701之间的连接拐角处的电阻突变对电流的影响更为严重。
本公开至少一实施例提供的显示基板中，该第三晶体管T3的有源层T3a还包括连接主体区700与第一过孔区701的第一有源层侧边710，该第一有源层侧边710可以为直线或曲线(例如突出的圆弧形)，且第一有源层侧边710的延伸方向与第一方向D1和第二方向D2均相交，也即与第三晶体管T3的沟道长度(L)方向既不平行也不垂直，图8A中所示的示例以第一有源层侧边710为直线为例；从而使得该主体区700与第一过孔区701之间的坡度变缓，如图8A所示，该拐角角度由θ1变大为钝角θ2；其中，该拐角θ2为该第一有源层侧边710和与该第一有源层侧边710连接的第一过孔区701的侧边之间的角度。由此，该第一有源层侧边710扩宽了该有源层T3a在该连接处的沟道宽度，缓解了该连接处的电阻突变，提高了像素电路补偿信号及发光元件的发光电流的精度，从而提高了显示画面的精度。例如，如图8A所示，该第一有源层侧边710处所对应的最小沟道宽度W’与该第三晶体管T3的沟道区宽度W相同。
如图8A所示，该第三晶体管T3的有源层T3a还包括对应于该侧边701的第一补角区703，该第一补角区703包括该第一有源层侧边710。该第一补角区703为该主体区700朝向该第一过孔区701方向延伸而形成。例如，该第一补角区703为三角形，填充在该拐角处并与该主体区700、第一过孔区701为一体的结构；该第一有源层侧边710为直线形。然而，本公开实施例对于该第一补角区703的形状和该第一有源层侧边710的形状不作限制。
例如，如图8A所示，第三晶体管T3的第一极T3s通过过孔401与第一过孔区701电连接，并通过过孔403与第二电容电极Cb电连接。可以在保证过孔的制作良率的前提下将第一补角区703尽量做大以尽量扩宽沟道宽度。
例如，如图8A所示，第三晶体管T3的有源层T3a0在该侧边处710具有与该过孔403的最小距离L0。例如，该最小距离L0为满足该显示基板10制作工艺中过孔和走线之间的设计规则的最小尺寸从而可以保证过孔和走线的良率。该设计规则与设备的工艺能力、过孔的制作工艺以及过孔的深度、半导体层504的厚度等相关。例如，过孔403与该第一有源层侧边710在衬底基板101上的正投影之间的最小间距L0为0.5μm-6μm，例如为2μm-4μm，3μm-4μm，例如为3.5μm。
例如，如图8A所示，沿第一方向D1，过孔403与该第一补角区703重叠，并与第一过孔区701不重叠。
例如，如图8A所示，第一补角区403和第一过孔区701分别位于第三晶体管T3的沟道区沿第一方向D1的中心线的两侧。例如，如图8A所示，过孔403位于该侧边401远离该第三晶体管的沟道区沿第一方向D1的中心线的一侧。
如图8A所示，该主体区700还包括第二过孔区702，该第二过孔区位于沟道区T3a0在第一方向D1上远离第一过孔区702的一侧，并与第三晶体管T3的第二极T3s通过过孔206电连接。例如，该第二过孔区702可以是该第三晶体管T3的第二极接触区T3a2的一部分或者全部。
例如，结合参考图8A和图8B，检测线段131与第二电容电极Cb同层设置且彼此绝缘，第三晶体管T3的第二极T3s通过过孔202与该检测线段131电连接以连接到外部检测电路，过孔202位于过孔206远离沟道区T3a0的一侧。
例如，在基板空间允许的情形下，该第三晶体管T3的有源层T3a还可以包括第二补角区704，该第二补角区704位于该主体区700与第一过孔区701的连接处的另一拐角处，与该第一补角区703相对。
图9A示出了图7沿剖面线C-C’的剖视图。参考图7、图8B和图9A(也可一并参照图11A和图11B)，第一电容电极Ca与第二电容电极Cb正对形成第一电容C1，第一电容电极Ca与第三电容电极Cc正对形成第二电容电极C2，第二电容电极Cb与第三电容电极Cc通过过孔403电连接，也即存储电容Cst包括并联的第一电容C1与第二电容C2，由此增大存储电容Cst的电容值。图9B示出了对应于图9A所示显示基板的像素电路图。
结合参照图7和图9A，第二晶体管T2的第一极T2s通过过孔800(本公开实施例的第三过孔的一个示例)与其第一极接触区Ta1、该延伸部180(也即该第一晶体管T1的栅极T1g)以及该第一电容电极Ca电连接。该第二晶体管T2的第一极T2s通过一个过孔与该三部分电连接，比起通过多个过孔与该三部分分别进行电连接，可以减小占用的版图空间，提高布线密度，从而提高像素密度。
结合参照图7和图9A，该第二晶体管T2的第一极T2s沿第一方向D1延伸，跨越该延伸部180(与该延伸部180交叉)并通过该过孔800与第一电容电极Ca电连接。例如，该过孔800沿第一方向D1延伸，并暴露出该延伸部180的表面以及其在第一方向D1上相对的两个侧面的至少部分。该第二晶体管T2的第一极T2s包括第一部分S1、第二部分S2和第三部分S3，该第二部分S2与该延伸部180重叠，该第一部分S1和第三部分S3在第一方向D1上分别位于该第二部分S2的两侧。例如，通过该过孔800，该第一部分S1与第二晶体管T2的有源层T2a的第一极接触区T2a1电连接，该第二部分S2与该延伸部180直接接触电连接，这有助于增大接触面积降低电阻；该第三部分S3与第一电容电极Ca电连接。
例如，结合参考图7和图9A所示，第二晶体管T2的第一极T2s沿第一方向延伸，并通过该过孔800包覆该延伸部的两个侧面，这样使得第二晶体管T2的第一极T2s与该延伸部180具有较大的接触面积，从而降低二者的接触电阻。
例如，结合参考图6B和图9A，该显示基板20还可以包括连接部720，该连接部与该延伸部180在垂直于衬底基板101的方向重叠且与该第一电容电极Ca同层的连接部720，该连接部720将该第一电容电极Ca与第二晶体管T2的第一极接触区T2a1连接为一体的结构。该连接部720由于被该延伸部180遮挡而为未被导体化的部分。当该第二晶体管T2导通，将数据信号从该第二晶体管T2的第二极T2d传输至其第一极T2s及第一晶体管T1的栅极T1g时，该连接部720在其上方的延伸部180及该第二晶体管T2的第一极T2s中的数据信号的作用下导通，从而可以将该第二晶体管T2的第一极T2s与该第一电容电极Ca电连接。这样就在该第二晶体管T2的第一极T2s与该第一电容电极Ca之间形成了双通道结构，有助于降低通道电阻。
此外，该连接部将该第一电容电极Ca与该第二晶体管T2的第一极接触区T2a1连接为一体的结构(参考图6B)，从而将该第二晶体管T2的第一极接触区T2a1也纳入该第一电容电极Ca范围内。这样可以使得该第一电容电极Ca具有较大的面积，并且与该第二电容电极Cb具有较大的重叠面积，从而增大该存储电容Cst的容值。
例如，如图7和图9A所示，该第二电容电极Cb可以与该第二晶体管T2的第一极接触区T2a1在垂直于衬底基板的方向至少部分重叠，以与该第一电容电极具有更大的重叠面积从而提高存储电容Cst的容值。例如，该第二电容电极Cb与该第二晶体管T2的沟道区T2a0在垂直于衬底基板101的方向上不重叠。这是为了避免该第二电容电极Cb上的电位对于该第二晶体管T2的工作造成不利影响，例如防止该第二电容电极Cb上的电位对该第二晶体管T2的沟道区T2a0进行作用而导致该第二晶体管T2不能正常关闭、漏电流较大等问题。
随着高分辨率显示产品的发展，显示基板像素密度的提高，显示基板中的结构受到空间的制约变大。例如，存储电容Cst由于受到空间限制，电容值不容易做大，且电容基板的交叠面积直接影响到电容值。而由于工艺设备层别对位及刻蚀波动(又称为CD Bias)影响，像素间存储电容容值均一性变差。
图10示意示出了存储电容Cst对于子像素的影响。结合参照图1B，数据信号DT由第二晶体管T2写入第一晶体管T1的栅极节点G后，第一控制信号G1由高电平变为低电平的变化过程中，第一控制信号G1的变化值为ΔU，由于第二晶体管T2的栅极与第一极之间存在电容Cgs，与存储电容Cst串联，发生了耦合效应，第一晶体管T1的栅极节点G点电压被下拉的变化量ΔVp为：ΔVp＝(Cgs×ΔU)/(Cgs+Cst)。
在工艺确定的情况下，Cgs为固定值，存储电容Cst的大小和均一性会影响ΔVp从而影响显示画质；即不同子像素之间的存储电容Cst的差别会对显示画质造成波纹(Mura)不良。如图10所示，相同条件下，存储电容Cst从0.15pF变为0.16pF，其数据信号DT变化0.08V，若采用10比特驱动，则会产生约5个灰阶的变化，导致显示画质出现波纹不良。
在本公开又一些实施例提供的显示基板10中，存储电容Cst的第一电容电极Ca在衬底基板101上的正投影范围位于第二电容电极Cb在衬底基板的101上的正投影范围内。需要说明的是，本公开中的“A的投影范围位于B的投影范围内”不包括二者边缘部分重叠或完全重叠的情形。
本公开至少一实施例提供的显示基板通过对存储电容Cst的电容电极采用不同层别内缩设计，可以提高不同子像素中的存储电容Cst的容值一致性和稳定性，解决由于对位和刻蚀波动影响带来的电容不均一问题，最终提升高分辨率(PPI)显示产品的显示均一性。
图11A示出了本公开实施例提供的显示基板中存储电容Cst的部分放大示意图，图中示例性地示意出了该存储电容Cst的各电容电极在第二方向D2的边界。图11B示出了图11A沿剖面线D-D’的剖视图。
如图11A所示，第一电容电极Ca具有在第二方向D2上彼此相对的第一电容电极侧边Ca1和第二电容电极侧边Ca2，第二电容电极Cb具有在第二方向D2上彼此相对的第三电容电极侧边Cb1和第四电容电极侧边Cb2，第三电容电极Cc具有在第二方向D2上彼此相对的第五电容电极侧边Cc1和第六电容电极侧边Cc2；该第一电容电极侧边Ca1、第三电容电极侧边Cb1和第五电容电极侧边Cc1位于该子像素的同一侧，即第一侧(图11A中为左侧)，第二电容电极侧边Ca2、第四电容电极侧边Ca2和第六电容电极侧边Cc2位于该子像素的与该第一侧相对的第二侧(图11A中右侧)。
例如，该第一电容电极侧边Ca1、第二电容电极侧边Ca2、第三电容电极侧边Ca3、第四电容电极侧边Cb2、第五电容电极侧边Cc1和第六电容电极侧边Cc2均大致沿第一方向D1延伸，可以为直线结构，也可以为曲线结构，如折线形、波浪形等。
如图11A和图11B所示，第一电容电极侧边Ca1和第二电容电极侧边Ca2在衬底基板上的正投影位于第三电容电极侧边Cb1在衬底基板101上的正投影和第四电容电极侧边Cb2在衬底基板101上的正投影之间。
需要说明的是，上述情况指的是第一电容电极侧边Ca1的全部和第二电容电极侧边Ca2的全部在衬底基板上的正投影均位于第三电容电极侧边Cb1在衬底基板101上的正投影和第四电容电极侧边Cb2在衬底基板101上的正投影之间，且不包括正投影彼此交叉或重叠的情形。
由于第一电容电极Ca在第二方向D2上的投影范围位于第二电容电极Cb(下层电容电极)在第二方向的投影范围内且留有一定裕度，因此，即便在形成该电容电极时存在对位或刻蚀偏差，也可以保证该电容电极和与之相邻的下层电容电极有较大的重叠面积，这样可以缓解由于对位和刻蚀波动影响带来的电容不均一问题，最终提升高分辨率(PPI)显示产品的显示均一性。
例如，在第二方向D2上，第三电容电极Cc在衬底基板上的正投影范围在第一电容电极Ca在衬底基板101上的正投影范围内。
如图11A和11B所示，第五电容电极侧边Cc1和第六电容电极侧边Cc2在衬底基板上的正投影位于第一电容电极侧边Ca1在衬底基板101上的正投影和第二电容电极侧边Ca2在衬底基板101上的正投影之间。
如图11A和图11B所示，第一电容电极侧边Ca1在衬底基板101上的正投影位于该第三电容电极侧边Cb1在衬底基板101上的正投影的内侧，即靠近该第二电容电极Cb沿第一方向D1的中心线CL2的一侧；第二电容电极侧边Ca2在衬底基板101上的正投影位于该第四电容电极侧边Cb2在衬底基板101上的正投影的内侧，即靠近该第二电容电极Cb沿第一方向D1的中心线CL2的一侧。
第五电容电极侧边Cc1在衬底基板101上的正投影位于该第一电容电极侧边Ca1在衬底基板101上的正投影的内侧，即远离该第三电容电极侧边Cb1的一侧；第六电容电极侧边Cc2在衬底基板101上的正投影位于该第二电容电极侧边Ca2在衬底基板101上的正投影的内侧，即远离该第四电容电极侧边Cb2的一侧。
由于各电容电极在第二方向D2上的投影范围位于相邻的下层电容电极在第二方向的投影范围内且留有一定裕度，因此，即便在形成该电容电极时存在对位或刻蚀偏差，也可以保证该电容电极和与之相邻的下层电容电极有较大的重叠面积，这样可以缓解由于对位和刻蚀波动影响带来的电容不均一问题，最终提升高分辨率(PPI)显示产品的显示均一性。
如图11A和图11B所示，第一电容电极侧边Ca1在衬底基板101上的正投影和第三电容电极侧边Cb1在衬底基板101上的投影的间距为W1，第二电容电极侧边Ca2在衬底基板101上的正投影和第四电容电极侧边Cb2在衬底基板101上的正投影的间距为W3；第五电容电极侧边Cc1在衬底基板101上的正投影和第一电容电极侧边Ca1在衬底基板101上的投影的间距为W2，第六电容电极侧边Cc2在衬底基板101上的正投影和第二电容电极侧边Ca2在衬底基板101上的正投影的间距为W4。例如，对于不规则的电容电极图案，上述间距为最小间距。
例如，第一电容电极Ca在衬底基板101上的正投影沿第一方向D1的中心线、第二电容电极Cb在衬底基板101上的正投影沿第一方向D1的中心线和第三电容电极Cc在衬底基板101上的正投影沿第一方向D1的中心线彼此重合；也即W1＝W3，W2＝W4。由于上述对位及刻蚀偏差通常都是对称存在(如图11C所示)，因此这种设置可以有效提高空间利用率。
在对各材料层进行图案化工艺形以形成图案时一般会出现误差。例如在光刻工艺中，曝光阶段容易出现对位误差；而在刻蚀工艺中，刻蚀所得到的图案的实际尺寸比设计值小，出现设计值与实际值的差值(即“CD bias”)。因此，在实际设计中，需要对上述因素进行考虑而设计上述间距W1、W2。
例如，间距W1满足：W1≥a1+(b1-b2)/2；其中，a1为沿第二方向D2、第一电容电极Ca对第二电容电极Cb的对位误差(绝对值)，b1为沿第二方向D2、第二电容电极Cb的设计值与实际值的差值(又称“CD bias”)(绝对值)，b2为沿第二方向D2、第一电容电极Ca的设计值与实际值的差值(绝对值)。
例如，间距W2满足：W2≥a2+(b2-b3)/2；其中，a2为沿第二方向D2、第三电容电极Cc对第一电容电极Ca的对位误差(绝对值)，b2为沿第二方向D2、第一电容电极Ca的设计值与实际值的差值(绝对值)，b3为沿所述第二方向D2、第三电容电极Cc的设计值与实际值的差值(绝对值)。
通过上述设置，可以使得在出现上述对位误差及刻蚀波动的情形下，第一电容电极Ca在第二方向D2上的投影范围仍然落入第二电容电极Cb在第二方向的投影范围内，第三电容电极Cc在第二方向D2上的投影范围仍然落入第一电容电极Ca在第二方向的投影范围内，从而可以避免各子像素中的存储电容Cst因工艺波动而发生容值变化，提高存储电容Cst的容值的稳定性和一致性，从而提高显示的均一性。
例如，图11C示出了第一电容电极Ca形成时存在对位误差，而第一电容电极Ca在第二方向D2上的投影范围仍然落入第二电容电极Cb在第二方向的投影范围内，因此第一电容电极Ca与第二电容电极Cb的重叠面积所受的影响较小，提高了存储电容Cst的容值的稳定性和均一性。
本公开至少一实施例还提供一种显示面板，包括以上任一显示基板10。需要说明的是，参照图8B，本公开至少一实施例提供的上述显示基板10可以包括发光元件125，也可以不包括发光元件125，也即该发光元件125可以在显示基板10完成后在面板厂形成。在该显示基板10本身不包括发光元件125的情形下，本公开实施例提供的显示面板除了包括显示基板10之外，还进一步包括发光元件125。
例如，该显示面板为OLED显示面板，相应地其包括的显示基板10为OLED显示基板。如图12所示，例如，该显示面板20还包括设置于显示基板10上的封装层801和盖板802，该封装层801配置为对显示基板10上的发光元件进行密封以防止外界的湿气和氧向该发光元件及驱动电路的渗透而造成对器件的损坏。例如，封装层801包括有机薄膜或者包括有机薄膜及无机薄膜交替层叠的结构。例如，该封装层801与显示基板10之间还可以设置吸水层(未示出)，配置为吸收发光元件在前期制作工艺中残余的水汽或者溶胶。盖板802例如为玻璃盖板。例如，盖板802和封装层801可以为一体的结构。
本公开的至少一实施例还提供一种显示装置30，如图13所示，该显示装置30包括上述任一显示基板10或显示面板20，本实施例中的显示装置可以为：显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开的至少一实施例还提供上述显示基板的制作方法。以下将结合图2A和图6A-图6D对本公开实施例提供的显示基板的制作方法进行实例性说明，然而本公开实施例并不限于此。
该制作方法包括如下步骤S61-S65。
步骤S61：形成第一导电材料层，并对该第一导电材料层进行构图工艺从而形成如图6A所示的第一导电层501，也即形成彼此绝缘的检测线段131、电源线段141以及存储电容Cst的第二电容电极Cb。
步骤S62：在该第一导电层501上形成第一绝缘层102并在该第一绝缘层上形成半导体材料层，并对该半导体材料层进行构图工艺从而形成如图6B所示的半导体层504，也即形成彼此间隔的第一晶体管T1的有源层T1a、第二晶体管T2的有源层T2a和第三晶体管T3的有源层T3a。
步骤S63：在该半导体层504上形成第二绝缘层103并在该第二绝缘层上形成第二导电材料层，对该第二导电材料层进行构图工艺形成如图6C所示的第二导电层502，也即形成彼此绝缘的第一晶体管T1的栅极T1g、第二晶体管T2的栅极T2g和第三晶体管T3的栅极T3g。
例如，如图6C所示，该第二导电层502还包括彼此绝缘的第一扫描线150和第二扫描线160。
例如，该第一扫描线150与对应的一行子像素的第二晶体管T2的栅极T2g为一体的结构，该第二扫描线160分别与对应的一行子像素的第三晶体管T3的栅极T3g为一体的结构。
步骤S64：采用自对准工艺，利用该第二导电层502作为掩膜对该半导体层504进行导体化处理(例如掺杂处理)，从而使得该半导体层504未被该第二导电层502覆盖的部分被导体化，从而得到该第一电容电极Ca，并使得各晶体管的有源层位于沟道区两侧的部分被导体化而形成分别第一极接触区及第二极接触区，该第一极接触区和第二极接触区分别用于与该晶体管的第一极和第二极电连接。图6B中示出了第一晶体管T1的有源层T1a的第一极接触区T1a1和第二极接触区T1a2、第二晶体管T2的有源层T2a的第一极接触区T2a1和第二极接触区T2a2、以及第三晶体管T3的有源层T3a的第一极接触区T3a1和第二极接触区T3a2。
例如，在对该半导体层204进行导体化处理之前对第二绝缘层103进行刻蚀工艺，使得该第二绝缘层103未被该第二导电层502覆盖的区域全部被刻蚀，也即第二绝缘层103与第二导电层502在垂直于衬底基板101的方向上重合。这样，在采用离子注入对半导体层504未被第二导电层502覆盖的区域进行导体化处理时，注入的离子可以不被第二绝缘层103阻挡。
步骤S65：在该第二导电层502上形成第三绝缘层104并在该第三绝缘层104上形成第三导电材料层，对该第三导电材料层进行构图工艺形成如图6D所示的第三导电层503，也即形成第一晶体管T1的第一极T1s和第二极T1d、第二晶体管T2的第一极T2s和第二极T2d以及第三晶体管T3的第一极T3s和第二极T3d。
例如，该第二导电层还包括彼此绝缘的数据线110、辅助电极线120、第一检测线130和第一电源线140。
例如，如图6D所示，该第一电源线140和与之直接相邻的(最近的)子像素中的第一晶体管T1的第二极T1d为一体的结构。例如，每条数据线110和与之连接的子像素中的第二晶体管T2的第二极T2d为一体的结构。
这样就形成了图2A中所示的子像素的结构。
例如，该半导体材料层的材料包括但不限于硅基材料(非晶硅a-Si，多晶硅p-Si等)、金属氧化物半导体(IGZO，ZnO，AZO，IZTO等)以及有机物材料(六噻吩，聚噻吩等)。
例如，上述第一导电材料层、第二导电材料层和第三导电材料层的材料可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、钼(Mo)、镁(Mg)、钨(W)以及以上金属组合而成的合金材料；或者导电金属氧化物材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化锌铝(AZO)等。
例如，第一绝缘层102、第二绝缘层103、第三绝缘层104例如为无机绝缘层，例如氧化硅、氮化硅、氮氧化硅等硅的氧化物、硅的氮化物或硅的氮氧化物，或者氧化铝、氮化钛等包括金属氮氧化物绝缘材料。例如，这些绝缘层也可以是有机材料，例如聚酰亚胺(PI)、丙烯酸酯、环氧树脂、聚甲基丙烯酸甲酯(PMMA)等，本公开实施例对此不作限制。
例如，上述构图工艺可以采用常规的光刻工艺，例如包括光刻胶的涂布、曝光、显影、烘干、刻蚀等步骤。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。
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