一种半导体器件及其制备方法

技术领域

本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。

背景技术

在现有的某些半导体器件中，往往需要同时具备以下晶体管：低压MOS晶体管(LowVoltage Metal Oxide Semiconductor,LVMOS)和高压MOS晶体管(High Voltage MetalOxide Semiconductor,HVMOS)。浅沟槽隔离结构(Shallow Trench Isolation,STI)是集成电路中的重要部件，STI形成在衬底中用于隔离MOS(Metal Oxide Semiconductor)晶体管之间的电连接。

在集成电路制造工艺过程中，很容易造成漏极电流-栅极电压曲线双驼峰现象。

发明内容

本发明的目的在于提供一种半导体器件及半导体器件的制备方法，旨在改善MOS的Id-Vg曲线的双驼峰现象，以解除MOS对STI角度的限制，且不用增加额外的掩模板和工艺步骤。

一方面，本发明提供一种半导体器件，包括：

衬底，包括沿第一方向配置的有源区，以及位于所述有源区在垂直所述第一方向的第二方向两侧的隔离区；

位于所述衬底上的栅极，所述栅极沿所述第二方向延伸到所述有源区两侧的所述隔离区，所述栅极具有第一型掺杂离子，且所述栅极在对应所述有源区与隔离区的交界处具有第二型掺杂区，所述第二型掺杂区的掺杂类型与所述栅极中所述第一型掺杂离子的类型相反。

进一步优选的，所述栅极包括多晶硅且所述第一型掺杂离子为N型掺杂离子，所述第二型掺杂区为P型掺杂区。

进一步优选的，所述有源区的掺杂类型为P型，所述衬底的有源区中在所述第一方向的两端分别具有N型掺杂的源极和漏极。

进一步优选的，所述栅极包括多晶硅且所述第一型掺杂离子为P型掺杂离子，所述第二型掺杂区为N型掺杂区。

进一步优选的，还包括：

与所述栅极在所述第一方向的两侧连接的侧墙，所述侧墙在对应所述有源区与所述隔离区的交界处具有所述第二型掺杂区，所述第二型掺杂区在所述第一方向延伸。

另一方面，本发明提供一种半导体器件，包括：

提供衬底，所述衬底包括沿第一方向配置的有源区，以及位于所述有源区在垂直所述第一方向的第二方向两侧的隔离区；

在所述衬底上方形成栅极，所述栅极沿所述第二方向延伸到有源区两侧的所述隔离区，所述栅极具有第一型掺杂离子，且所述栅极在对应所述有源区与隔离区的交界处具有第二型掺杂区，所述第二型掺杂区的掺杂类型与所述栅极中所述第一型掺杂离子的类型相反。

进一步优选的，所述在所述衬底上方形成栅极的步骤，包括：

形成沿所述第二方向延伸的栅极，所述栅极延伸到所述有源区两侧的所述隔离区；

向所述栅极进行所述第一型的离子注入；

在所述栅极对应所述有源区与隔离区的交界处进行所述第二型的离子注入，以形成所述第二型掺杂区。

进一步优选的，所述向所述栅极进行所述第一型的离子注入的步骤，包括：

向所述栅极进行N型离子注入；

所述在所述栅极对应所述有源区与隔离区的交界处进行所述第二型的离子注入的步骤，包括：在所述栅极对应所述有源区与隔离区的交界处进行P型离子注入。

进一步优选的，所述向所述栅极进行所述第一型的离子注入的步骤，包括：

向所述栅极进行P型离子注入；

所述在所述栅极对应所述有源区与隔离区的交界处进行所述第二型的离子注入的步骤，包括：在所述栅极对应所述有源区与隔离区的交界处进行N型离子注入。

进一步优选的，还包括：

形成与所述栅极在所述第一方向的两侧连接的侧墙；

对所述侧墙在对应所述有源区与隔离区的交界处进行所述第二型的离子注入，以使所述第二型掺杂区在所述第一方向延伸到所述侧墙。

本发明的有益效果是：提供一种半导体器件及其制备方法，包括衬底和位于衬底上的栅极，该衬底包括沿第一方向配置的有源区和位于有源区在第二方向两侧的隔离区。该栅极沿第二方向延伸到有源区两侧的隔离区，该栅极具有第一型掺杂离子且在对应所述有源区与隔离区的交界处具有第二型掺杂区，该第二型掺杂区的掺杂类型与该栅极中第一型掺杂离子的类型相反。本发明通过在具有第一型掺杂离子的栅极中形成相反类型的第二型掺杂区，且形成的区域位于栅极与有源区的交界处(即有源区边缘)，因此能够减小有源区边缘的电场(在栅极施加相同电压情况下，在有源区边缘产生的电场比其他位置小)，即有源区边缘对应的沟道边缘区域更不容易或更晚反型，所以能够抑制沟道边缘区域提前开启，即提高了沟道边缘区域的电压阈值，改善了Id-Vg曲线的双驼峰现象。

附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。

图1是本发明第一实施例提供的半导体器件的结构示意图；

图2是本发明第一实施例提供的图1中半导体器件在A-A1处的剖面结构示意图；

图3是本发明第二实施例提供的半导体器件的结构示意图；

图4是本发明第三实施例提供的半导体器件的制备方法的流程示意图；

图5a-5d是本发明第三实施例提供的半导体器件制备过程中的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。

应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。

如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸；“垂直”是指垂直于衬底的方向。

需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。

在这些半导体器件的制备过程中，为了避免出现漏极电流-栅极电压(Id-Vg)曲线的双驼峰现象，HVMOS要求STI与衬底上表面的夹角<76度，而LVMOS或者比LVMOS更低电压的晶体管要求STI的角度尽可能接近90度。造成漏极电流-栅极电压曲线双驼峰现象的一个重要原因是，在集成电路制造工艺过程中，由于后续的热氧化、退火等热处理工艺时的高温作用，阱区(衬底)中掺入的硼会扩散进入浅沟槽隔离(STI)结构，从而导致阱区中的硼损失(boronloss)。硼损失严重时，会导致器件边缘提前开启，从而使Id-Vg曲线出现双驼峰(Id-Vgcurvedoublehump)现象。另一方面，STI与衬底有源区的角落处为斜面，导致有源区边缘的栅极氧化层厚度偏薄，进而导致有源区边缘器件过早开启，从而导致Id-Vg曲线出现双驼峰现象。

现有技术的一个解决办法是，通过采用双STI工艺同时满足HVMOS和LVMOS的角度要求来改善双驼峰现象，但是双STI工艺需要采用多道刻蚀工艺，导致成本高昂。

请参阅图1，图1是本发明第一实施例提供的半导体器件的结构示意图。该半导体器件10包括衬底11和位于所述衬底11上的栅极12。衬底11包括沿第一方向(X)配置的有源区111和位于所述有源区111在垂直所述第一方向(X)的第二方向(Y)两侧的隔离区112，浅沟槽隔离(Shallow Trench Isolation,STI)结构1121形成于衬底11的隔离区112，有源区111在所述第一方向(X)的两端分别具有源极1111和漏极1112。该半导体器件10还包括位于衬底11和栅极12之间的栅极绝缘层(图中未示出)，栅极绝缘层位于有源区111的上方。

栅极12沿第二方向(Y)延伸到有源区111两侧的隔离区112，所述栅极12具有第一型掺杂离子，且所述栅极12在对应所述有源区111与隔离区112的交界处具有第二型掺杂区121，所述第二型掺杂区121的掺杂类型与所述栅极12中所述第一型掺杂离子的类型相反。该半导体器件10可以为HVMOS，也可以为LVMOS。

具体的，在一实施例中，有源区111的掺杂类型为P型，有源区111在所述第一方向(X)的两端分别具有N型掺杂的源极1111和漏极1112。所述栅极12包括多晶硅且所述第一型掺杂离子为N型掺杂离子，所述第二型掺杂区121为P型掺杂区。当栅极12上施加电压(正压)时，栅极12与衬底11之间会形成电场，电场的作用促使衬底11中有源区111的电子在衬底11的上表面聚集，当电子累积到一定数量，衬底11在有源区111的上表面会反型成N型导电沟道，使源极1111和漏极1112之间导通。其中，使源极1111和漏极1112导通的电压为阈值电压或开启电压。

在另一实施例中，有源区111的掺杂类型为N型，有源区111在所述第一方向(X)的两端分别具有P型掺杂的源极1111和漏极1112。所述栅极12包括多晶硅且所述第一型掺杂离子为P型掺杂离子，所述第二型掺杂区121为N型掺杂区。当栅极12上施加电压(负压)时，栅极12与衬底11之间会形成电场，电场的作用促使衬底11中有源区111的空穴在衬底11的上表面聚集，当空穴累积到一定数量，衬底11在有源区111的上表面会反型成P型的导电沟道，使源极1111和漏极1112之间导通。其中，使源极1111和漏极1112导通的电压为阈值电压。

请参阅图2，图2是本发明第一实施例提供的图1中半导体器件在A-A1处的剖面结构示意图，Z方向同时垂直于X和Y方向。栅极绝缘层13位于衬底11和栅极12之间，且位于有源区111，隔离区112形成有浅沟槽隔离结构1121。在实例应用中，利用刻蚀工艺形成的浅沟槽隔离结构的顶部尺寸大、底部尺寸小，即浅沟槽隔离结构表现为斜面，所述浅沟槽隔离结构与衬底11上表面的夹角为θ。θ越大，浅沟槽隔离结构在夹角处的表面B的弯曲程度越大，会导致栅极绝缘层13的厚度偏薄，从而导致有源区111与隔离区112的交界处(即有源区111的边缘)的器件过早开启。有源区111的边缘经后续热扩散处理后造成衬底的掺杂损失(硼损失)，这也会导致有源区111的边缘器件(沟道边缘区域)过早开启。沟道边缘区域过早开启(表明此处的压阈值较低)，就会导致Id-Vg曲线出现双驼峰现象，这表明在电压阈值区域漏电流会增加，在模型建立的时候也会导致误差。

可以理解的是，图1指的有源区111与隔离区112的交界处，在图2中指的是有源区111与隔离区112上表面的交界处C-C1。栅极12在有源区111与隔离区112的交界处具有第二型掺杂区121，且第二型掺杂区121的一部分位于有源区111的上方，另一部分位于隔离区112的上方，即第二型掺杂区121一部分与栅极绝缘层13接触，另一部分与衬底11的浅沟槽隔离结构的上表面接触。

由于第二型掺杂区121的掺杂类型为P型掺杂区时，栅极12中第一型掺杂离子为N型掺杂离子，第二型掺杂区121的掺杂类型为N型掺杂区时，栅极12中第一型掺杂离子为P型掺杂离子，即第二型掺杂区121的掺杂类型与所述栅极12中所述第一型掺杂离子的类型相反。因此本实施例能够减小有源区111边缘的电场(在栅极施加相同电压情况下，在有源区边缘产生的电场比其他位置小)，即有源区111边缘对应的沟道边缘区域更不容易或更晚反型，所以能够抑制沟道边缘区域提前开启，即可以提高沟道边缘区域的电压阈值，改善Id-Vg曲线的双驼峰现象。可以理解的是，对于P型沟道，由于电压阈值为负压，所以提高电压阈值相当于减小阈值电压的值。

在本实施例中，第二型掺杂区121的另一部分位于隔离区112的上方能够更好的改善双驼峰现象，即能够保证第二型掺杂区121改善双驼峰现象的效果。

请参阅图3，图3是本发明第二实施例提供的半导体器件的结构示意图。为了便于理解，本实施例与第一实施例相同的结构采用相同的标号。该半导体器件20与第一实施例提供的半导体器件10的区别在于，该半导体器件20还包括与所述栅极12在第一方向(X)的两侧连接的侧墙14，所述侧墙14在对应所述有源区111与隔离区112的交界处具有所述第二型掺杂区121，即所述第二型掺杂区121在所述第一方向(X)延伸到栅极12两侧的侧墙14。

在本实施例中，第二型掺杂区121在Y方向延伸到侧墙14，因此第二型掺杂区121的覆盖面积更大，能完全覆盖有源区111的边缘区域，这样可以保证第二型掺杂区121能够提高有源区111边缘的阈值电压(开启电压)。

请参阅图4，图4是本发明第三实施例提供的半导体器件的制备方法的流程示意图。请同时参阅图5a-5d，图5a-5d是本发明第三实施例提供的半导体器件制备过程中的结构示意图。以上述半导体器件20为例，制备该半导体器件20包括以下步骤S1-S5。

请参见图1中的步骤S1和图5a。

步骤S1：提供衬底11，所述衬底11包括沿第一方向(X)配置的有源区111，以及位于所述有源区111在垂直所述第一方向(X)的第二方向(Y)两侧的隔离区112。

衬底11可以为半导体衬底，例如可以为硅(Si)、锗(Ge)、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。在其他实施例中，该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如Si/SiGe等。

具体的，对衬底11进行刻蚀形成沟槽，然后在所述沟槽中填充绝缘材料以在衬底11内形成位于隔离区112的浅沟槽隔离结构1121，浅沟槽隔离结构1121可以间隔设置以定义出沿第一方向(X)延伸的有源区111，可以采用掩模板在有源区111进行第二型离子注入。在本实施例中，隔离区112位于有源区111的两侧，在一些实施例中，隔离区112还可以包围有源区111的四周，以将多个有源区111隔离。

在本实施例中，形成有源区111之后，还包括对有源区111在第一方向(X)的两端进行第一型离子注入，以形成掺杂的源极1111和漏极1112。

请参见图1中的步骤S2-S3和图5b。

步骤S2：形成沿所述第二方向(Y)延伸的栅极12，所述栅极12延伸到所述有源区111两侧的所述隔离区112。

在本实施例中，可以先在有源区111衬底11的上表面形成栅极氧化层，再在栅极氧化层上形成多晶硅作为栅极12，栅极12沿第二方向(Y)延伸到有源区111两侧的隔离区112。

步骤S3：向所述栅极12进行所述第一型的离子注入。

在本实施例中，可以采用全面离子注入工艺对所述多晶硅层进行全面的第一型离子注入。

请参见图1中的步骤S4和图5c。

步骤S4：形成与所述栅极12在所述第一方向(X)的两侧连接的侧墙14。

可以采用沉积和刻蚀工艺在栅极12的第一方向(X)的两侧形成侧墙14，以保护栅极12，也可以减少热载流子注入(Hot Carrier Injection,HCI)效应。

请参见图1中的步骤S5和图5d。

步骤S5：在所述栅极12和侧墙14对应所述有源区111与隔离区112的交界处进行所述第二型的离子注入，以形成所述第二型掺杂区121。

在本实施例中，对有源区111与隔离区112的交界区域的栅极12和侧墙14进行第二型离子注入，以形成所述第二型掺杂区121，所述第二型掺杂区121在第一方向(X)延伸到两侧的侧墙14。在一些实施例中，若没有形成侧墙14，则只对栅极12在有源区111与隔离区112的交界区域进行二次离子注入，形成在第一方向(X)延伸的第二型掺杂区域121(可以参见图1)。由于第二型掺杂区121与第一型离子的掺杂类型相反，因此可以避免沟道边缘区域提前开启，以改善Id-Vg曲线的双驼峰现象。

具体的，在一实施例中，可以向有源区111进行P型离子注入，在有源区111的两端中形成N型掺杂的源极1111和漏极1112，向栅极12进行全面的N型离子注入，且在栅极12对应有源区111与隔离区112的交界处进行二次P型离子注入。

在另一实施例中，可以向有源区111进行N型离子注入，在有源区111的两端形成P型掺杂的源极1111和漏极1112，向栅极12进行全面的P型离子注入，且在栅极12对应有源区111与隔离区112的交界处再进行N型离子注入。

本发明实施例提供的半导体器件的制备方法，在形成MOS的工艺中，先对栅极12进行全面的第一型离子注入，再对栅极12对应有源区111与隔离区112的交界区域进行二次离子注入，以形成第二型掺杂区121，该制备方法不需要增加额外的掩模板和工艺步骤，就可以提高有源区111边缘(沟道边缘区域)的开启电压，从而解决MOS的Id-Vg曲线的双驼峰现象，打开MOS对STI角度的限制。

以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。